JP2004206241A - データ転送制御方法及びその回路 - Google Patents
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Abstract
【課題】DMA転送におけるデータ転送の効率を向上させる。
【解決手段】2つのDMA設定レジスタセットRS11、RS12を備えることにより、メモリMM11、M12、I/Oインタフェース回路I/O11の間において、先行するデータ転送の期間中に次の転送のための設定を行なうことを可能とすることで、先行するデータ転送の終了後に、直ちに次のデータ転送を開始することができるため、データ転送の効率が向上する。
【選択図】 図1
【解決手段】2つのDMA設定レジスタセットRS11、RS12を備えることにより、メモリMM11、M12、I/Oインタフェース回路I/O11の間において、先行するデータ転送の期間中に次の転送のための設定を行なうことを可能とすることで、先行するデータ転送の終了後に、直ちに次のデータ転送を開始することができるため、データ転送の効率が向上する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、データ転送制御方法及びその回路に関する。
【0002】
【従来の技術】
一方のメモリから他方のメモリ、またはあるメモリからI/Oインタフェース回路を介して外部の装置との間で直接データ転送を行うDMA(Direct Memory Access)を行う従来のデータ転送制御回路の回路構成を図7に示す。
【0003】
プロセッサPRC101、DMAコントローラDMAC101、バスブリッジBB、メモリM101及びM102、I/Oインタフェース回路I/O101のそれぞれが、バスブリッジBB101で接続されたプロセッサバスPB101又はメモリI/OバスMB101に接続されている。
【0004】
プロセッサバスPB101には、プロセッサPRC101が接続され、またDMA内部バスIB101を介してDMAコントローラDMAC101が有するDMA設定レジスタセットRS101が接続されている。メモリI/OバスMB101には、DMA内部バスIB102を介してDMAコントローラDMAC101が有するDMAデータ制御回路DCC101が接続され、またメモリM101、メモリM102がそれぞれ接続されている。
【0005】
このような構成を備えたデータ転送制御回路において、DMA転送を行う動作手順について以下に述べる。
【0006】
1)DMA転送に必要な情報が、プロセッサPRC101からプロセッサバスPB101、DMA内部バスIB101を介してDMA設定レジスタセットRS101に書き込まれる。
【0007】
2)DMAコントローラDMAC101がメモリI/OバスMB101の使用権を得るため、DMA設定レジスタセットRS101からプロセッサPRC101ヘDMAリクエスト信号RS101が送られる。
【0008】
3)プロセッサPRC101が、メモリI/OバスMB101をDMAコントローラDMAC101に開放するため、バスブリッジBB101に対してメモリI/OバスMB101の開放処理を行う。
【0009】
4)プロセッサPRC101が、メモリI/OバスMB101を開放したことをDMAコントローラDMAC101へ伝えるため、DMAアクノリッジ信号AS101を送る。
【0010】
5)メモリI/OバスMB101の使用権を得たことで、DMA転送に必要な情報を、DMA制御信号CS101によりDMA設定レジスタセットRS101からDMAデータ制御回路DCC101に伝える。
【0011】
6)メモリM101のデータが、メモリI/OバスMB101を介してDMAデータ制御回路DCC101に転送される。
【0012】
7)DMAデータ制御回路DCC101からメモリM102へ、メモリM101のデータがメモリI/OバスMB101を介して転送される。
【0013】
8)メモリM102へのデータの転送が完了すると、DMAコントローラDMAC101が、メモリI/OバスMB101の使用権をプロセッサPRC101へ戻す。
【0014】
ここで、DMA設定レジスタセットRS101は、以下のレジスタ群から構成されている。
【0015】
1)ソースアドレスレジスタ(転送先のアドレスを指定)
2)ディスティネーションレジスタ(転送先のアドレスを指定)
3)ソースアドレスインクリメントレジスタ(ソースアドレスの増減値を設定)
4)ディスティネーションアドレスインクリメントレジスタ(ディスティネーションアドレスの増減値を設定)
5)DMAカウントレジスタ(転送バイト数を設定)
6)DMAチャネルステータスレジスタ(直前のDMA転送のステータスをクリア)
7)DMAチャネルコントロールレジスタ(転送モードの設定)
従来の回路構成を用いて、DMA転送を連続的に行った場合のタイミングフローを図8に示す。
【0016】
DMA設定レジスタセットRS101にDMA転送に必要な情報をセットし(a期間)、DMA転送を行う(b期間)。
【0017】
DMA転送を新たな転送設定で継続して行う場合、DMA設定レジスタセットRS101の設定を、ソフトウェアで再設定する必要がある(c期間)。
【0018】
この再設定はDMA転送中(b期間)は行うことができず、転送が終了するまで待たなければならない(c期間)。
【0019】
このため、頻繁に設定を変えながら転送を行うと、レジスタを再設定する時間は転送できない期間(c期間)となり、データ転送効率を低下させる原因となる。
【0020】
例えば、図9に示されたように、1命令につき1つのクロックサイクル動作を必要とし、1つのレジスタ設定を行う際には3サイクルを必要とする場合を考えると、7つのレジスタの全てに設定するのに最低21サイクルが必要となる。このため、21サイクルの期間中、DMA転送を行うことができないことになる。
【0021】
【発明が解決しようとする課題】
上述したように、従来はDMA転送を連続的に行う際に、DMA設定レジスタセットの再設定をDMA転送期間中は行うことができず、転送が終了するまで待たなければならないため、転送効率が低いという問題があった。
【0022】
本発明は上記事情に鑑み、連続的なDMA転送における転送効率を向上させることが可能なデータ転送制御方法及びその回路を提供することを目的とする。
【0023】
【課題を解決するための手段】
本発明のデータ転送制御回路は、DMA転送に必要な転送情報を与えられて格納する少なくとも二つのDMA設定レジスタセットと、
DMA内部バスに接続されており、前記DMA設定レジスタセットのいずれか一方に格納された前記転送情報に基づいて、前記DMA内部バスに接続された少なくとも二つの回路の間でのDMA転送を制御するDMAデータ制御回路とを備え、
一方の前記DMA設定レジスタセットに格納されたi回目のDMA転送用の前記転送情報に基づいて前記DMAデータ制御回路が前記i回目のDMA転送を制御する動作に並行して、他方の前記DMA設定レジスタセットに(i+1)回目のDMA転送用の前記転送情報が与えられて格納されることを特徴とする。
【0024】
また本発明のデータ転送制御回路は、さらに、前記DMA設定レジスタセットに接続され、それぞれの前記DMA設定レジスタセットの書き込み可能又は不可に関する状態を制御するステートマシン制御回路を備え、
i回目のDMA転送用の転送情報を一方の前記DMA設定レジスタセットが与えられて書き込み、この書き込みが終了し、前記DMA設定レジスタに書き込んだDMA起動ビットがオン状態になると、前記ステートマシン制御回路がDMA転送のリクエスト信号を外部に出力し、前記ステートマシン制御回路がDMA転送のアクノリッジ信号を外部から与えられ、
前記一方のDMA設定レジスタセットに格納された前記転送情報に基づき、前記DMAデータ制御回路が、前記少なくとも二つのメモリ、あるいは前記少なくとも一つのメモリとI/Oインタフェース回路との間でのDMA転送を制御し、この動作と並行して、(i+1)回目のDMA転送用の転送情報を他方の前記DMA設定レジスタセットが与えられて書き込むことを特徴とする。
【0025】
また本発明のデータ転送制御回路は、プロセッサと、
前記プロセッサに接続されたプロセッサバスと、
少なくとも二つのメモリ、あるいは少なくとも一つのメモリとI/Oインタフェース回路とに接続されたメモリI/Oバスと、
前記プロセッサバスと前記メモリI/Oバスとを接続し又は分離するバスブリッジと、
第1のDMA内部バスを介して前記プロセッサバスに接続されており、前記プロセッサからDMA転送に必要な転送情報を与えられて格納する少なくとも二つのDMA設定レジスタセットと、
前記DMA設定レジスタセットに接続され、それぞれの前記DMA設定レジスタセットの書き込み可能又は不可に関する状態を制御するステートマシン制御回路と、
第2のDMA内部バスを介して前記メモリI/Oバスに接続されており、前記DMA設定レジスタセットに格納された前記転送情報に基づいて、前記DMA内部バスに接続された少なくとも二つのメモリ、あるいは少なくとも一つのメモリとI/Oインタフェース回路との間でのDMA転送を制御するDMAデータ制御回路とを備え、
前記プロセッサから出力されたi回目のDMA転送用の転送情報を一方の前記DMA設定レジスタセットが書き込み、この書き込みが終了し、前記DMA設定レジスタに書き込んだDMA起動ビットがオン状態になると、前記ステートマシン制御回路が前記プロセッサへDMA転送のリクエスト信号を出力し、
前記プロセッサが前記バスブリッジを制御して前記プロセッサバスと前記メモリI/Oバスとを分離し、前記ステートマシン制御回路にDMA転送のアクノリッジ信号を出力し、
前記一方のDMA設定レジスタセットに格納された前記転送情報に基づき、前記DMAデータ制御回路が、前記少なくとも二つのメモリ、あるいは前記少なくとも一つのメモリとI/Oインタフェース回路との間でのDMA転送を制御し、この動作と並行して、前記プロセッサから出力された(i+1)回目のDMA転送用の転送情報を他方の前記DMA設定レジスタセットが書き込むことを特徴とする。
【0026】
あるいは本発明のデータ転送制御回路は、バスブリッジの替わりに、独立した第1、第2のプロセッサバスと、これにそれぞれ独立して接続された第1、第2のメモリI/Oバスとを備え、DMA転送の制御と転送情報の書き込みとに対してそれぞれ独立して用いるものである。
【0027】
また本発明のデータ転送制御方法は、それぞれの上記構成を用いてDMA転送制御を行う方法である。
【0028】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0029】
(1)実施の形態1
本発明の実施の形態1によるデータ転送制御回路の回路構成を図1に示す。
【0030】
DMAコントローラDMAC11は、二つのDMA設定レジスタセットRS11及びRS12と、DMAデータ制御回路DCC11とを備えている。
【0031】
DMA設定レジスタセットRS11には、DMAリクエスト信号RSS11を、外部に設けられ図示されていないプロセッサに転送し、DMAアクノリッジ信号AS11をプロセッサから与えられる信号線が接続され、外部に設けられ図示されていないプロセッサバスに接続されたDMA内部バスIB11が接続され、DMAデータ制御回路DCC11にDMA制御信号CS11を出力する信号線が接続されている。
【0032】
DMA設定レジスタセットRS12には、DMAリクエスト信号RSS11をプロセッサに転送し、DMAアクノリッジ信号AS11をプロセッサから与えられる信号線が接続され、プロセッサバスに接続されたDMA内部バスIB11が接続され、DMAデータ制御回路DCC11にDMA制御信号CS12を出力する信号線が接続されている。
【0033】
DMAデータ制御回路DCC11は、外部に設けられ図示されていない少なくとも二つのメモリやI/Oインタフェース回路が接続された、外部に設けられ図示されていないメモリI/Oバスに接続されたDMA内部バスIB12が接続されている。
【0034】
以下に、DMAコントローラDMAC11内部の動作を説明する。
【0035】
1)プロセッサが実行するソフトウェアにより二つのDMA設定レジスタセットRS11、RS12のうち一方(RS11)を特定し、一回目のDMA転送に必要な情報がプロセッサからDMA内部バスIB101を通り、DMA設定レジスタセットRS11へ書き込まれる。
【0036】
2)DMA設定レジスタセットRS11から、DMAリクエスト信号RSS11が発信されてプロセッサへ転送される。
【0037】
3)プロセッサからDMAアクノリッジ信号AS11が発信され、DMA設定レジスタセットRS11が受信する。
【0038】
4)一回目のDMA転送を行なうため、DMA転送に必要な情報がDMA制御信号CS11としてDMA設定レジスタセットRS11からDMAデータ制御回路DCC11へ転送される。
【0039】
5)DMAデータ制御回路DCC11が、一回目のDMA転送動作をDMA内部バスIB12を用いて制御する。これにより、DMA内部バスIB12に接続されたメモリI/Oバスにおいて、メモリ間、あるいはメモリとI/Oインタフェース回路との間で一回目のDMA転送が行われる。
【0040】
この間、プロセッサが実行するソフトウェアにより二つのDMA設定レジスタセットRS11、RS12のうち他方(RS12)を特定し、二回目のDMA転送に必要な情報がプロセッサからDMA内部バスIB11を通り、DMA設定レジスタセットRS12へ格納される。
【0041】
6)DMA設定レジスタセットRS12から、DMAリクエスト信号RSS11が発信されてプロセッサへ転送される。
【0042】
7)プロセッサがDMAアクノリッジ信号AS11を発信し、DMA設定レジスタセットRS12が受信する。
【0043】
8)二回目のDMA転送を行なうため、DMA転送に必要な情報がDMA制御信号CS12としてDMA設定レジスタセットRS12からDMAデータ制御回路DCC11へ転送される。
【0044】
9)DMAデータ制御回路DCC11が二回目のDMA転送動作を、DMA内部バスIB12を用いて制御する。これにより、DMA内部バスIB12に接続されたメモリI/Oバスにおいて、メモリ間、あるいはメモリとI/Oインタフェース回路との間で二回目のDMA転送が行われる。
【0045】
この間、プロセッサが実行するソフトウェアにより二つのDMA設定レジスタセットRS11、RS12のうち、一回目と同様に一方(RS11)を特定し、三回目のDMA転送に必要な情報がプロセッサからDMA内部バスIB11を通り、DMA設定レジスタセットRS11へ格納される。
【0046】
これ以降、上記動作2)〜9)を繰り返す。
【0047】
本実施の形態1によれば、DMA設定レジスタセットを二つ備えたことで、(i+1)(iは1以上の整数)回目のDMA転送を行うために必要な情報をDMA設定レジスタセットに設定することを、i回目のDMA転送期間中に行うことができるので、i回目のDMA転送が終了するまで待つ必要が無く、転送効率が向上する。
【0048】
(2)実施の形態2
本発明の実施の形態2によるデータ転送制御回路の回路構成を図2に示す。
【0049】
DMAコントローラDMAC21は、二つのDMA設定レジスタセットRS21及びRS22と、DMAデータ制御回路DCC21と、さらにステートマシン制御回路SMCC21とを備えている。
【0050】
DMA設定レジスタセットRS21には、外部に設けられ図示されていないプロセッサに接続されたDMA内部バスIB21が接続され、DMAデータ制御回路DCC21にDMA制御信号CS21を出力する信号線が接続され、ステートマシン制御回路SMCC21にステート信号SS21を出力し、ステート信号SS22をステートマシン制御回路SMCC21から与えられる信号線が接続されている。
【0051】
DMA設定レジスタセットRS22には、外部に設けられ図示されていないプロセッサバスに接続されたDMA内部バスIB22が接続され、DMAデータ制御回路DCC21にDMA制御信号CS22を出力する信号線が接続され、ステートマシン制御回路SMCC21にステート信号SS23を出力し、ステート信号SS24をステートマシン制御回路SMCC21から与えられる信号線が接続されている。
【0052】
ステートマシン制御回路SMCC21は、プロセッサにDMAリクエスト信号RSS21を転送し、DMAアクノリッジ信号AS21をプロセッサから与えられ、リセット信号R21を与えられる信号線が接続されている。
【0053】
DMAデータ制御回路DCC21は、外部に設けられ図示されていない少なくとも二つのメモリやI/Oインタフェース回路が接続された、外部に設けられ図示されていないメモリI/Oバスに接続されたDMA内部バスIB22が接続されている。
【0054】
以下に、DMAコントローラDMAC21内部の動作を説明する。
【0055】
1)本実施の形態2では上記実施の形態1と異なり、プロセッサが実行するソフトウェアにより、二つのDMA設定レジスタセットRS21、RS22のうち一方を特定する必要が無く、DMA設定レジスタセットが1つ配置されている場合と同様なプログラムで動作することができる。これは、ステートマシン制御回路SMCC21の制御により、DMA設定レジスタセットRS21、RS22のうちいずれか一方のみが転送情報の書き込みが可能となり、他方は書き込み不可となることによる。一回目のDMA転送に必要な情報がプロセッサからDMA内部バスIB21を通り、一方のDMA設定レジスタセットRS21に書き込まれる。
【0056】
2)DMA設定レジスタセットRS21からステート信号SS22を通じて、ステートマシン制御回路SMCC21にDMA転送要求が出される。
【0057】
3)ステートマシン制御回路SMCC21からプロセッサへ、DMAリクエスト信号RSS21が発信される。
【0058】
4)プロセッサからDMAアクノリッジ信号AS21が発信され、ステートマシン制御回路SMCC21が受信する。
【0059】
5)DMA転送可能であることが、ステート信号SS21によりDMA設定レジスタセットRS11に発信される。
【0060】
6)一回目のDMA転送を行なうため、DMA転送に必要な情報が、DMA制御信号CS21を通してDMA設定レジスタセットRS21からDMAデータ制御回路DCC21へ転送される。
【0061】
7)DMAデータ制御回路DCC21が、一回目のDMA転送動作をDMA内部バスIB22を用いて制御する。
【0062】
これにより、DMA内部バスIB22に接続されたメモリI/Oバスにおいて、メモリ間、あるいはメモリとI/Oインタフェース回路との間で一回目のDMA転送が行われる。
【0063】
この間、プロセッサがソフトウェアを実行することにより、二回目のDMA転送に必要な情報がDMA内部バスIB21を通り、DMA設定レジスタセットRS22に書き込まれる。
【0064】
8)DMA設定レジスタセットRS22から、それぞれステート信号SS24を通じて、ステートマシン制御回路SMCC21にDMA転送要求が出される。
【0065】
9)ステートマシン制御回路SMCC22からプロセッサへ、DMAリクエスト信号RSS23が発信される。
【0066】
10)プロセッサからDMAアクノリッジ信号AS21が発信され、ステートマシン制御回路SMCC21が受信する。
【0067】
11)DMA転送可能であることが、ステート信号SS23によりDMA設定レジスタセットRS22に発信される。
【0068】
12)二回目のDMA転送を行なうため、DMA転送に必要な情報が、DMA制御信号CS22を通してDMA設定レジスタセットRS22からDMAデータ制御回路DCC21へ転送される。
【0069】
13)DMAデータ制御回路DCC21が、二回目のDMA転送動作をDMA内部バスIB22を用いて制御する。
【0070】
これにより、DMA内部バスIB22に接続されたメモリI/Oバスにおいて、メモリ間、あるいはメモリとI/Oインタフェース回路との間で二回目のDMA転送が行われる。
【0071】
この間、プロセッサがソフトウェアを実行することにより、三回目のDMA転送に必要な情報がDMA内部バスIB21を通り、DMA設定レジスタセットRS21に格納される。
【0072】
これ以降、本実施の形態では上記動作2)〜13)を繰り返す。
【0073】
本実施の形態2によっても、上記実施の形態1と同様に、DMA設定レジスタセットを二つ備えたことで、(i+1)回目のDMA転送を行うために必要な情報をDMA設定レジスタセットに設定することを、i回目のDMA転送期間中に行うことができるので、i回目のDMA転送が終了するまで待つ必要が無く、転送効率が向上する。
【0074】
また本実施の形態2によれば、ステートマシン制御回路SMCC21を設けたことにより、プロセッサが実行するソフトウェアによって二つのDMA設定レジスタセットRS11、RS12のうちのいずれか一方を特定する必要が無く、DMA設定レジスタセットが1つ配置されている場合と同様に簡易なプログラムで動作させることができる。
【0075】
(3)実施の形態3
本発明の実施の形態3のDMAコントローラDMAC31について、図3を用いて説明する。
【0076】
上記実施の形態2のデータ転送制御回路は、プロセッサ、メモリ、I/Oインタフェース回路、さらにはプロセッサに接続されたプロセッサバス、メモリ、I/Oインタフェース回路に接続されたメモリI/Oバス、プロセッサバスとメモリ/IOバスとを接続するバスブリッジを備えておらず、外部に配置されたこれらのものとの間でDMAコントローラDMAC21がデータの送受信を行う。
【0077】
これに対し、本実施の形態3によるデータ転送制御回路は、プロセッサPRC31、二つのメモリM31及びM32、I/Oインタフェース回路I/O31、プロセッサバスPB31、メモリI/OバスMB31、バスブリッジBB31を備えている点で、上記実施の形態2と相違する。またこのデータ転送制御回路は、上記実施の形態2と同様の構成として、DMA設定レジスタセットRS31及びRS32、ステートマシン制御回路SMCC31、DMAデータ制御回路DCC31を有するDMAコントローラDMAC31を備えている。
【0078】
バスブリッジBB31を介してプロセッサバスPB31とメモリI/OバスMB31とが接続されている。
【0079】
DMA設定レジスタセットRS31には、プロセッサPRC31に接続されたプロセッサバスPB31に接続されているDMA内部バスIB31が接続され、DMAデータ制御回路DCC31にDMA制御信号CS31を出力する信号線が接続され、ステートマシン制御回路SMCC31にステート信号SS32を出力し、ステート信号SS31をステートマシン制御回路SMCC31から与えられる信号線が接続されている。
【0080】
DMA設定レジスタセットRS32には、DMA内部バスIB31が接続され、DMAデータ制御回路DCC32にDMA制御信号CS34を出力する信号線が接続され、ステートマシン制御回路SMCC31にステート信号SS34を出力し、ステート信号SS33をステートマシン制御回路SMCC31から与えられる信号線が接続されている。
【0081】
DMAデータ制御回路DCC31には、メモリI/OバスMB31に接続されたDMA内部バスIB32が接続されている。
【0082】
ステートマシン制御回路SMCC31には、プロセッサPRC31にDMAリクエスト信号RSS31を転送し、DMAアクノリッジ信号AS31をプロセッサPRC31から与えられ、リセット信号R31を与えられる信号線が接続されている。
【0083】
以下に、本実施の形態3の動作について説明する。
【0084】
1)一回目のDMA転送に必要な情報が、プロセッサPRC31からプロセッサバスPB31、DMA内部バスIB31を通り、DMA設定レジスタセットRS31へ書き込まれる。
【0085】
2)DMA設定レジスタセットRS31から、ステート信号SS32を通じて、ステートマシン制御回路SMCC31にDMA転送要求が出される。
【0086】
3)ステートマシン制御回路SMCC31からプロセッサPRC31へ、DMAリクエスト信号RSS31が発信される。
【0087】
4)プロセッサPRC31がメモリI/OバスMB31をDMAコントローラDMAC31に開放するため、バスブリッジBB31に対してメモリI/OバスMB31の開放処理を行う。これにより、プロセッサバスPB31とメモリI/OバスMB31とが分離される。
【0088】
5)プロセッサPRC31が、メモリI/OバスMB31を開放したことをDMAコントローラDMAC31に伝えるため、DMAアクノリッジ信号AS31を発信する。
【0089】
6)DMAアクノリッジ信号AS31を、ステートマシン制御回路SMCC31が受信する。
【0090】
7)DMA転送可能であることが、ステート信号SS31によりDMA設定レジスタセットRS31に発信される。
【0091】
8)一回目のDMA転送を行なうため、DMA転送に必要な情報が、DMA制御信号CS31を通してDMA設定レジスタセットRS31からDMAデータ制御回路DCC31へ転送される。
【0092】
9)DMAデータ制御回路DCC31が、一回目のDMA転送動作をDMA内部バスIB32を用いて制御する。具体的には、DMAデータ制御回路DCC31が、DMA設定レジスタセットR31からのDMA転送情報に従い、メモリM31からデータを受け取る。
【0093】
10)DMAデータ制御回路DCC31が、メモリM31から受け取ったデータをメモリM32、あるいはI/Oインタフェース回路I/O31を通じて外部に接続された装置へ転送する。
【0094】
11)上記9)、10)の期間中に、プロセッサPRC31がソフトウェアを実行することにより、二回目のDMA転送に必要な情報が、プロセッサPRC31からプロセッサバスPB31、DMA内部バスIB31を通り、DMA設定レジスタセットRS32へ与えられて格納される。
【0095】
12)DMA設定レジスタセットRS32から、ステート信号SS34が出力されてステートマシン制御回路SMCC31にDMA転送要求が出される。
【0096】
13)ステートマシン制御回路SMCC31から、プロセッサPRC31にDMAリクエスト信号RSS31が出される。
【0097】
14)プロセッサPRC31がバスブリッジBB31を制御してプロセッサバスPB31からメモリI/OバスMB31を分離し、DMAアクノリッジ信号AS31をステートマシン制御回路SMCC31に出力する。
【0098】
15)ステートマシン制御回路SMCC31から、DMA転送が可能であることを伝えるステート信号SS33がDMA設定レジスタセットRS32に出される。
【0099】
16)二回目のDMA転送を行なうため、DMA転送の情報がDMA制御信号CS32としてDMA設定レジスタセットRS32からDMAデータ制御回路DCC31に転送される。
【0100】
17)DMAデータ制御回路DCC31が、DMA設定レジスタセットRS32からのDMA転送情報に従い、メモリM31からデータを受け取る。
【0101】
18)DMAデータ制御回路DCC31が、メモリM31から受け取ったデータをメモリM32、あるいはI/Oインタフェース回路I/O31に転送する。
【0102】
この間、プロセッサPRC31がソフトウェアを実行することにより、三回目のDMA転送に関する情報がDMA内部バスIB31を通り、DMA設定レジスタセットRS31、RS32へ格納される。
【0103】
これ以降、本実施の形態3では上記2)〜18)の動作を繰り返す。
【0104】
上記動作を図4にタイミングフローとして示す。
【0105】
a期間)この期間は、プロセッサがメモリI/OバスMB31を使用する権利を有する。DMA設定レジスタセットRS31に対して一回目のDMA転送に必要な情報の設定を行う。DMA設定レジスタセットRS31が有する複数のレジスタのうち最後のレジスタへの設定が終わると、DMAリクエスト信号RSS31がステートマシン制御回路SMCC31からプロセッサPRC31へ出力され、プロセッサPRC31がメモリI/OバスMB31の開放を了解するとDMAアクノリッジ信号がAS31がプロセッサPRC31からステートマシン制御回路SMCC31へ出力される。
【0106】
b期間)この期間は、DMAコントローラDMAC31がメモリI/OバスMB31を使用する権利を有する。DMA設定レジスタセットRS31に設定された情報に従い、DMAデータ制御回路SMCC31が1回目のDMA転送の制御を行う。この期間中にDMA転送動作に平行して、DMAレジスタセットRS32に対して二回目のDMA転送に必要な情報の設定を行う。DMAレジスタセットRS32が有する複数のレジスタのうち最後のレジスタへの設定が終わると、DMAリクエスト信号RSS31がステートマシン制御回路SMCC31からプロセッサPRC31へ出力され、プロセッサPRC31がメモリI/OバスMB31の開放を了解するとDMAアクノリッジ信号がAS31がプロセッサPRC31からステートマシン制御回路SMCC31へ出力される。
【0107】
c期間)この期間もb期間と同様に、DMAコントローラDMAC31がメモリI/OバスMB31を使用する権利を有する。DMA設定レジスタセットRS32に設定された情報に従い、DMAデータ制御回路SMCC31が二回目のDMA転送の制御を行う。この期間中にDMA転送動作に平行して、DMAレジスタセットRS31に対して三回目のDMA転送に必要な情報の設定を行う。DMAレジスタセットRS31が有する複数のレジスタのうち最後のレジスタへの設定が終わると、DMAリクエスト信号RSS31がステートマシン制御回路SMCC31からプロセッサPRC31へ出力され、プロセッサPRC31がメモリI/OバスMB31の開放を了解するとDMAアクノリッジ信号がAS31がプロセッサPRC31からステートマシン制御回路SMCC31へ出力される。
【0108】
d期間)この期間もb期間、c期間と同様に、DMAコントローラDMAC31がメモリI/OバスMB31を使用する権利を有する。DMA設定レジスタセットRS31に設定された情報に従い、DMAデータ制御回路SMCC31が三回目のDMA転送の制御を行う。この期間中にDMA転送動作に平行して、DMAレジスタセットRS32に対して四回目のDMA転送に必要な情報の設定を行う。DMAレジスタセットRS32が有する複数のレジスタのうち最後のレジスタへの設定が終わると、DMAリクエスト信号RSS31がステートマシン制御回路SMCC31からプロセッサPRC31へ出力され、プロセッサPRC31がメモリI/OバスMB31の開放を了解するとDMAアクノリッジ信号がAS31がプロセッサPRC31からステートマシン制御回路SMCC31へ出力される。
【0109】
本実施の形態3における、ステートマシン制御回路SMCC31の動作について、図5を用いて説明する。
【0110】
1)図示されていない初期化回路からリセット信号R31がステートマシン制御回路SMCC31に入力されると、ステートマシン制御回路SMCC31が初期状態になる。
【0111】
状態1)初期状態になると、ステートマシン制御回路SMCC31の制御によってDMA設定レジスタセットRS31のリード/ライトが可能(enable)状態、DMA設定レジスタRS32のリード/ライトは不可能(disable)状態となる。
【0112】
この期間中に、一回目のDMA転送に必要な情報がプロセッサPRC31からDMA内部バスIB31を通りDMA設定レジスタセットRS31に書き込まれる。
【0113】
状態2)DMA設定レジスタセットRS31に情報が書き込まれると、DMA設定レジスタセットRS31における起動ビット(DMA設定レジスタセットRS31における内部信号)がON状態になり、DMA設定レジスタセットRS331に設定された転送情報に基づくDMA転送を行うため、ステートマシン制御回路SMCC31がDMAリクエスト信号RSS31をプロセッサPRCに出力する。
【0114】
この期間中に、ステートマシン制御回路SMCC31の制御によってDMA設定レジスタセットRS32のリード/ライトが可能(enable)、DMA設定レジスタセットRS31のリード/ライトが不可能(disable)となる。
【0115】
この状態は、プロセッサPRC31からステートマシン制御回路SMCC31にDMAアクノリッジ信号AS31が与えられるまでの間、保持される。
【0116】
状態3)プロセッサPRC31からDMAアクノリッジ信号AS31がステートマシン制御回路SMCC31に入力されると、DMA設定レジスタセットRS31に設定された情報に従うDMA転送が可能となる。DMA設定レジスタセットRS31の設定情報が、DMA制御信号CS31としてDMAデータ制御回路DCC31へ転送される。DMAデータ制御回路DCC31により、メモリM1とメモリM2との間、あるいはメモリM1又はM2とI/Oインタフェース回路I/O31との間でのDMA転送が行われる。
【0117】
またこの状態3において、プロセッサPRC31から次のDMAに関する要求がある場合、二回目のDMA転送に必要な情報がプロセッサPRC31からDMA内部バスIB31を通りDMA設定レジスタセットRS32へ書き込まれる。この状態3は、一回目のDMA転送が終了し、かつ二回目のDMA転送情報がDMA設定レジスタセットRS32に書き込まれるまでの間、保持される。
【0118】
状態4)DMA設定レジスタセットRS32に転送情報が書き込まれると、DMA設定レジスタセットRS32に含まれる起動ビット(DMA設定レジスタセットRS32の内部信号)がON状態になり、DMA設定レジスタセットRS32に設定された情報に基づく転送を行うため、DMAリクエスト信号RSS31をプロセッサPRC31に出力する。この期間中に、ステートマシン制御回路SMCC31の制御によってDMA設定レジスタセットRS31のリード/ライトが可能(enable)、DMA設定レジスタセットRS32のリード/ライトが不可能(disable)となる。この状態4は、プロセッサPRC31からDMAアクノリッジ信号AS31がステートマシン制御回路SMCC31に入力されるまでの間、保持される。
【0119】
また、DMA設定レジスタセットRS32の起動ビットが立たない場合、即ち二回目のDMA転送がない場合は、この状態4には移らず、状態3から状態1へ戻る。
【0120】
状態5)DMAアクノリッジ信号AS31がステートマシン制御回路SMCC31に入力されると、DMA設定レジスタセットR32に設定された転送情報に基づくDMA転送が可能となる。DMA設定レジスタセットRS32の設定情報が、DMA制御信号CS32としてDMAデータ制御回路DCC31に転送される。DMAデータ制御回路DCC31の制御により、メモリM1とメモリM2との間、あるいはメモリM1又はM2とI/Oインタフェース回路I/O31との間でのDMA転送が行われる。
【0121】
プロセッサPRC31から三回目のDMA転送要求がある場合、三回目のDMA転送に必要な情報がプロセッサPRC31からDMA内部バスIB31を通りDMA設定レジスタセットRS31に書き込まれる。この状態5は、三回目のDMA転送が終了し、かつ四回目のDMA転送情報がDMA設定レジスタセットRS32に書き込まれるまでの間、保持される。
【0122】
状態6)DMA設定レジスタセットRS31に転送情報が書き込まれると、DMA設定レジスタセットRS31の起動ビットがON状態になる。ステートマシン制御回路SMCC31からプロセッサPRC31にDMAリクエスト信号RSS31が出力される。
【0123】
この期間中に、ステートマシン制御回路SMCC31の制御によってDMA設定レジスタセットRS32のリード/ライトが可能(enable)、DMA設定レジスタセットRS31のリード/ライトが不可能(disable)となる。
【0124】
この状態6は、DMAアクノリッジ信号AS31がステートマシン制御回路SMCC31に入力されるまで保持される。また、DMA設定レジスタセットRS31の起動ビットが立たない場合、即ち次のDMA転送要求が無い場合は、この状態6には移らず、状態5から状態1へ戻る。
【0125】
本実施の形態3によれば上記実施の形態2と同様に、DMA設定レジスタセットを二つ備えたことで、(i+1)回目のDMA転送を行うために必要な情報をDMA設定レジスタセットに設定することを、i回目のDMA転送期間中に行うことができるので、i回目のDMA転送が終了するまで待つ必要が無く、転送効率が向上する。
【0126】
また本実施の形態3によれば、ステートマシン制御回路SMCC31を設けたことにより、プロセッサが実行するソフトウェアによって二つのDMA設定レジスタセットRS31、RS32のうちのいずれか一方を特定する必要が無く、DMA設定レジスタセットが1つ配置されている場合と同様に簡易なプログラムで動作させることができる。
【0127】
(4)実施の形態4
本発明の実施の形態4について、図6を用いて説明する。
【0128】
上記実施の形態3では、1本のプロセッサバスPB31とメモリI/OバスMB31とがバスブリッジBB31により接続あるいは分離されるのに対し、本実施の形態は、独立した二つのプロセッサバスPB41及びPB42が設けられている点で相違する。
【0129】
他の構成は、上記実施の形態3と同様に、DMAコントローラDMAC41、プロセッサPRC41、メモリM41及びM42を有し、またDMAコントローラDMAC41は、DMA設定レジスタセットRS41及びRS42、ステートマシン制御回路SMCC41、DMAデータ制御回路DCC41を有する。
【0130】
DMA設定レジスタセットRS41には、プロセッサPRC41に接続された二本のプロセッサバスPB41、PB42にそれぞれ接続されているDMA内部バスIB41、IB42が接続され、DMAデータ制御回路DCC41にDMA制御信号CS41を出力する信号線が接続され、ステートマシン制御回路SMCC41にステート信号SS42を出力し、ステート信号SS41をステートマシン制御回路SMCC41から与えられる信号線が接続されている。
【0131】
DMA設定レジスタセットRS42には、プロセッサPRC41に接続された二本のプロセッサバスPB41、PB42にそれぞれ接続されているDMA内部バスIB41、IB42が接続され、DMAデータ制御回路DCC41にDMA制御信号CS42を出力する信号線が接続され、ステートマシン制御回路SMCC41にステート信号SS44を出力し、ステート信号SS43をステートマシン制御回路SMCC41から与えられる信号線が接続されている。
【0132】
DMAデータ制御回路DCC41には、メモリI/OバスMB41、MB42にそれぞれ接続されたDMA内部バスIB43、IB44が接続されている。
【0133】
ステートマシン制御回路SMCC41には、プロセッサPRC41にDMAリクエスト信号RSS41を転送し、DMAアクノリッジ信号AS41をプロセッサPRC31から与えられ、またプロセッサPRC41、あるいは図示されていない初期化回路からリセット信号R41を与えられる信号線が接続されている。
【0134】
本実施の形態4では、DMA転送に必要な情報設定をプロセッサバスPB41とDMA内部バスIB41とを用いて行っている時、プロセッサバスPB42とDMA内部データバスIB42とを用いて、メモリM41とメモリM42との間、あるいはメモリM41又はM42とI/Oインタフェース回路I/O41との間でDMA転送を行う。
【0135】
逆に、DMA転送に必要な情報設定をプロセッサバスPB42とDMA内部バスIB42とを用いて行っている時、プロセッサバスPB41とDMA内部データバスIB41とを用いて、メモリM41とメモリM42との間、あるいはメモリM41又はM42とI/Oインタフェース回路I/O41との間でDMA転送を行う。
【0136】
二本のプロセッサバスPB41及びPB42、メモリI/OバスMB41及びMB42が設けられている点を除き、他の構成及び転送動作は上記実施の形態3と同様であり、説明を省略する。
【0137】
本実施の形態4によれば、上記実施の形態2、3と同様に、DMA設定レジスタセットを二つ備えたことで、(i+1)回目のDMA転送を行うために必要な情報をDMA設定レジスタセットに設定することを、i回目のDMA転送期間中に行うことができるので、i回目のDMA転送が終了するまで待つ必要が無く、転送効率が向上する。
【0138】
また本実施の形態4によれば、上記実施の形態3と同様に、ステートマシン制御回路SMCC41を設けたことにより、プロセッサが実行するソフトウェアによって二つのDMA設定レジスタセットRS41、RS42のうちのいずれか一方を特定する必要が無く、DMA設定レジスタセットが1つ配置されている場合と同様に簡易なプログラムで動作させることができる。
【0139】
さらに、本実施の形態4によれば、独立した二本のプロセッサバスPB41及びPB42を設け、それぞれをメモリI/OバスMB41及び42に接続した構成を有することで、メモリI/OバスMB41、MB42のいずれか一方を転送情報の書き込みに使用し、他方をメモリM41、M42、I/Oインタフェース回路I/O41間でのDMA転送に使用することで、メモリI/Oバスの使用権に関する制御をより容易に行うことができる。
【0140】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲を超えない範囲で様々に変形することが可能である。
【0141】
例えば、DMA設定レジスタセットを3つ以上備え、順に設定情報を書き込んで転送情報を制御するように構成することもできる。この場合は、DMA設定レジスタセットRS1、RS2、…、RSn(nは3以上の整数)を備える場合を考えると、期間1でDMA設定レジスタセットRS1に設定情報を書き込み、期間2でDMA設定レジスタセットRS1に書き込まれた設定情報に従ってDMA転送制御を行う動作と並行してDMA設定レジスタセットRS2に設定情報を書き込み、期間3でDMA設定レジスタセットRS2に書き込まれた設定情報に従ってDMA転送制御を行う動作と並行してDMA設定レジスタセットRS3に設定情報を書き込み、…、期間nでDMA設定レジスタセットRS(n−1)に書き込まれた設定情報に従ってDMA転送制御を行う動作と並行してDMA設定レジスタセットRSnに設定情報を書き込み、期間n+1でDMA設定レジスタセットRSnに書き込まれた設定情報に従ってDMA転送制御を行う動作と並行してDMA設定レジスタセットRS1に設定情報を書き込むことになる。
【0142】
【発明の効果】
以上説明したように、本発明のデータ転送制御回路によれば、2つのDMA設定レジスタセットを備え、メモリやI/Oインタフェース回路の間において、先行するデータ転送の期間中に次の転送のための転送情報の設定をDMA設定レジスタセットに行なうことを可能とすることで、先行するデータ転送の終了後に直ちに次のデータ転送を開始することができるため、データ転送の効率が向上する。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態によるデータ転送制御回路の構成を示すブロック図。
【図2】本発明の第2の実施の形態によるデータ転送制御回路の構成を示すブロック図。
【図3】本発明の第3の実施の形態によるデータ転送制御回路の構成を示すブロック図。
【図4】同データ転送制御回路における転送制御方法の手順を示す説明図。
【図5】同データ転送制御回路におけるステートマシン制御回路の動作を示す説明図。
【図6】本発明の第4の実施の形態によるデータ転送制御回路の構成を示すブロック図。
【図7】従来のデータ転送制御回路の構成を示すブロック図。
【図8】同データ転送制御回路における転送制御方法の手順を示す説明図。
【図9】同データ転送制御方法において必要な命令を示した説明図。
【符号の説明】
DMAC11、DMAC21、DMAC31、DMAC41 DMAコントローラDMAC
RS11、RS12、RS21、RS22、RS31、RS32、RS41、RS42 DMA設定レジスタセットRS
DCC11、DCC21、DCC31、DCC41 DMAデータ制御回路DCC
IB11、IB12、IB21、IB22、IB31、IB32、IB41、IB42 DMA内部バスIB
CS11、CS12、CS21、CS22、CS31、CS32、CS41、CS42 DMA制御信号CS
RSS11、RSS21、RSS31、RSS41 DMAリクエスト信号RSS
AS11、AS21、AS31、AS41 DMAアクノリッジ信号AS
R21、R31、R41 リセット信号
SMCC21、SMCC31、SMCC41 ステートマシン制御回路SMCCSS21〜SS24、SS31〜SS34、SS41〜S44 ステート信号SS
PRC31、PRC41 プロセッサPRC
PB31、PB41、PB42 プロセッサバス
I/Oインタフェース回路I/O31 I/Oインタフェース回路I/Oインタフェース回路
MB31 メモリI/OバスMB
M41、M42 メモリM
【発明の属する技術分野】
本発明は、データ転送制御方法及びその回路に関する。
【0002】
【従来の技術】
一方のメモリから他方のメモリ、またはあるメモリからI/Oインタフェース回路を介して外部の装置との間で直接データ転送を行うDMA(Direct Memory Access)を行う従来のデータ転送制御回路の回路構成を図7に示す。
【0003】
プロセッサPRC101、DMAコントローラDMAC101、バスブリッジBB、メモリM101及びM102、I/Oインタフェース回路I/O101のそれぞれが、バスブリッジBB101で接続されたプロセッサバスPB101又はメモリI/OバスMB101に接続されている。
【0004】
プロセッサバスPB101には、プロセッサPRC101が接続され、またDMA内部バスIB101を介してDMAコントローラDMAC101が有するDMA設定レジスタセットRS101が接続されている。メモリI/OバスMB101には、DMA内部バスIB102を介してDMAコントローラDMAC101が有するDMAデータ制御回路DCC101が接続され、またメモリM101、メモリM102がそれぞれ接続されている。
【0005】
このような構成を備えたデータ転送制御回路において、DMA転送を行う動作手順について以下に述べる。
【0006】
1)DMA転送に必要な情報が、プロセッサPRC101からプロセッサバスPB101、DMA内部バスIB101を介してDMA設定レジスタセットRS101に書き込まれる。
【0007】
2)DMAコントローラDMAC101がメモリI/OバスMB101の使用権を得るため、DMA設定レジスタセットRS101からプロセッサPRC101ヘDMAリクエスト信号RS101が送られる。
【0008】
3)プロセッサPRC101が、メモリI/OバスMB101をDMAコントローラDMAC101に開放するため、バスブリッジBB101に対してメモリI/OバスMB101の開放処理を行う。
【0009】
4)プロセッサPRC101が、メモリI/OバスMB101を開放したことをDMAコントローラDMAC101へ伝えるため、DMAアクノリッジ信号AS101を送る。
【0010】
5)メモリI/OバスMB101の使用権を得たことで、DMA転送に必要な情報を、DMA制御信号CS101によりDMA設定レジスタセットRS101からDMAデータ制御回路DCC101に伝える。
【0011】
6)メモリM101のデータが、メモリI/OバスMB101を介してDMAデータ制御回路DCC101に転送される。
【0012】
7)DMAデータ制御回路DCC101からメモリM102へ、メモリM101のデータがメモリI/OバスMB101を介して転送される。
【0013】
8)メモリM102へのデータの転送が完了すると、DMAコントローラDMAC101が、メモリI/OバスMB101の使用権をプロセッサPRC101へ戻す。
【0014】
ここで、DMA設定レジスタセットRS101は、以下のレジスタ群から構成されている。
【0015】
1)ソースアドレスレジスタ(転送先のアドレスを指定)
2)ディスティネーションレジスタ(転送先のアドレスを指定)
3)ソースアドレスインクリメントレジスタ(ソースアドレスの増減値を設定)
4)ディスティネーションアドレスインクリメントレジスタ(ディスティネーションアドレスの増減値を設定)
5)DMAカウントレジスタ(転送バイト数を設定)
6)DMAチャネルステータスレジスタ(直前のDMA転送のステータスをクリア)
7)DMAチャネルコントロールレジスタ(転送モードの設定)
従来の回路構成を用いて、DMA転送を連続的に行った場合のタイミングフローを図8に示す。
【0016】
DMA設定レジスタセットRS101にDMA転送に必要な情報をセットし(a期間)、DMA転送を行う(b期間)。
【0017】
DMA転送を新たな転送設定で継続して行う場合、DMA設定レジスタセットRS101の設定を、ソフトウェアで再設定する必要がある(c期間)。
【0018】
この再設定はDMA転送中(b期間)は行うことができず、転送が終了するまで待たなければならない(c期間)。
【0019】
このため、頻繁に設定を変えながら転送を行うと、レジスタを再設定する時間は転送できない期間(c期間)となり、データ転送効率を低下させる原因となる。
【0020】
例えば、図9に示されたように、1命令につき1つのクロックサイクル動作を必要とし、1つのレジスタ設定を行う際には3サイクルを必要とする場合を考えると、7つのレジスタの全てに設定するのに最低21サイクルが必要となる。このため、21サイクルの期間中、DMA転送を行うことができないことになる。
【0021】
【発明が解決しようとする課題】
上述したように、従来はDMA転送を連続的に行う際に、DMA設定レジスタセットの再設定をDMA転送期間中は行うことができず、転送が終了するまで待たなければならないため、転送効率が低いという問題があった。
【0022】
本発明は上記事情に鑑み、連続的なDMA転送における転送効率を向上させることが可能なデータ転送制御方法及びその回路を提供することを目的とする。
【0023】
【課題を解決するための手段】
本発明のデータ転送制御回路は、DMA転送に必要な転送情報を与えられて格納する少なくとも二つのDMA設定レジスタセットと、
DMA内部バスに接続されており、前記DMA設定レジスタセットのいずれか一方に格納された前記転送情報に基づいて、前記DMA内部バスに接続された少なくとも二つの回路の間でのDMA転送を制御するDMAデータ制御回路とを備え、
一方の前記DMA設定レジスタセットに格納されたi回目のDMA転送用の前記転送情報に基づいて前記DMAデータ制御回路が前記i回目のDMA転送を制御する動作に並行して、他方の前記DMA設定レジスタセットに(i+1)回目のDMA転送用の前記転送情報が与えられて格納されることを特徴とする。
【0024】
また本発明のデータ転送制御回路は、さらに、前記DMA設定レジスタセットに接続され、それぞれの前記DMA設定レジスタセットの書き込み可能又は不可に関する状態を制御するステートマシン制御回路を備え、
i回目のDMA転送用の転送情報を一方の前記DMA設定レジスタセットが与えられて書き込み、この書き込みが終了し、前記DMA設定レジスタに書き込んだDMA起動ビットがオン状態になると、前記ステートマシン制御回路がDMA転送のリクエスト信号を外部に出力し、前記ステートマシン制御回路がDMA転送のアクノリッジ信号を外部から与えられ、
前記一方のDMA設定レジスタセットに格納された前記転送情報に基づき、前記DMAデータ制御回路が、前記少なくとも二つのメモリ、あるいは前記少なくとも一つのメモリとI/Oインタフェース回路との間でのDMA転送を制御し、この動作と並行して、(i+1)回目のDMA転送用の転送情報を他方の前記DMA設定レジスタセットが与えられて書き込むことを特徴とする。
【0025】
また本発明のデータ転送制御回路は、プロセッサと、
前記プロセッサに接続されたプロセッサバスと、
少なくとも二つのメモリ、あるいは少なくとも一つのメモリとI/Oインタフェース回路とに接続されたメモリI/Oバスと、
前記プロセッサバスと前記メモリI/Oバスとを接続し又は分離するバスブリッジと、
第1のDMA内部バスを介して前記プロセッサバスに接続されており、前記プロセッサからDMA転送に必要な転送情報を与えられて格納する少なくとも二つのDMA設定レジスタセットと、
前記DMA設定レジスタセットに接続され、それぞれの前記DMA設定レジスタセットの書き込み可能又は不可に関する状態を制御するステートマシン制御回路と、
第2のDMA内部バスを介して前記メモリI/Oバスに接続されており、前記DMA設定レジスタセットに格納された前記転送情報に基づいて、前記DMA内部バスに接続された少なくとも二つのメモリ、あるいは少なくとも一つのメモリとI/Oインタフェース回路との間でのDMA転送を制御するDMAデータ制御回路とを備え、
前記プロセッサから出力されたi回目のDMA転送用の転送情報を一方の前記DMA設定レジスタセットが書き込み、この書き込みが終了し、前記DMA設定レジスタに書き込んだDMA起動ビットがオン状態になると、前記ステートマシン制御回路が前記プロセッサへDMA転送のリクエスト信号を出力し、
前記プロセッサが前記バスブリッジを制御して前記プロセッサバスと前記メモリI/Oバスとを分離し、前記ステートマシン制御回路にDMA転送のアクノリッジ信号を出力し、
前記一方のDMA設定レジスタセットに格納された前記転送情報に基づき、前記DMAデータ制御回路が、前記少なくとも二つのメモリ、あるいは前記少なくとも一つのメモリとI/Oインタフェース回路との間でのDMA転送を制御し、この動作と並行して、前記プロセッサから出力された(i+1)回目のDMA転送用の転送情報を他方の前記DMA設定レジスタセットが書き込むことを特徴とする。
【0026】
あるいは本発明のデータ転送制御回路は、バスブリッジの替わりに、独立した第1、第2のプロセッサバスと、これにそれぞれ独立して接続された第1、第2のメモリI/Oバスとを備え、DMA転送の制御と転送情報の書き込みとに対してそれぞれ独立して用いるものである。
【0027】
また本発明のデータ転送制御方法は、それぞれの上記構成を用いてDMA転送制御を行う方法である。
【0028】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0029】
(1)実施の形態1
本発明の実施の形態1によるデータ転送制御回路の回路構成を図1に示す。
【0030】
DMAコントローラDMAC11は、二つのDMA設定レジスタセットRS11及びRS12と、DMAデータ制御回路DCC11とを備えている。
【0031】
DMA設定レジスタセットRS11には、DMAリクエスト信号RSS11を、外部に設けられ図示されていないプロセッサに転送し、DMAアクノリッジ信号AS11をプロセッサから与えられる信号線が接続され、外部に設けられ図示されていないプロセッサバスに接続されたDMA内部バスIB11が接続され、DMAデータ制御回路DCC11にDMA制御信号CS11を出力する信号線が接続されている。
【0032】
DMA設定レジスタセットRS12には、DMAリクエスト信号RSS11をプロセッサに転送し、DMAアクノリッジ信号AS11をプロセッサから与えられる信号線が接続され、プロセッサバスに接続されたDMA内部バスIB11が接続され、DMAデータ制御回路DCC11にDMA制御信号CS12を出力する信号線が接続されている。
【0033】
DMAデータ制御回路DCC11は、外部に設けられ図示されていない少なくとも二つのメモリやI/Oインタフェース回路が接続された、外部に設けられ図示されていないメモリI/Oバスに接続されたDMA内部バスIB12が接続されている。
【0034】
以下に、DMAコントローラDMAC11内部の動作を説明する。
【0035】
1)プロセッサが実行するソフトウェアにより二つのDMA設定レジスタセットRS11、RS12のうち一方(RS11)を特定し、一回目のDMA転送に必要な情報がプロセッサからDMA内部バスIB101を通り、DMA設定レジスタセットRS11へ書き込まれる。
【0036】
2)DMA設定レジスタセットRS11から、DMAリクエスト信号RSS11が発信されてプロセッサへ転送される。
【0037】
3)プロセッサからDMAアクノリッジ信号AS11が発信され、DMA設定レジスタセットRS11が受信する。
【0038】
4)一回目のDMA転送を行なうため、DMA転送に必要な情報がDMA制御信号CS11としてDMA設定レジスタセットRS11からDMAデータ制御回路DCC11へ転送される。
【0039】
5)DMAデータ制御回路DCC11が、一回目のDMA転送動作をDMA内部バスIB12を用いて制御する。これにより、DMA内部バスIB12に接続されたメモリI/Oバスにおいて、メモリ間、あるいはメモリとI/Oインタフェース回路との間で一回目のDMA転送が行われる。
【0040】
この間、プロセッサが実行するソフトウェアにより二つのDMA設定レジスタセットRS11、RS12のうち他方(RS12)を特定し、二回目のDMA転送に必要な情報がプロセッサからDMA内部バスIB11を通り、DMA設定レジスタセットRS12へ格納される。
【0041】
6)DMA設定レジスタセットRS12から、DMAリクエスト信号RSS11が発信されてプロセッサへ転送される。
【0042】
7)プロセッサがDMAアクノリッジ信号AS11を発信し、DMA設定レジスタセットRS12が受信する。
【0043】
8)二回目のDMA転送を行なうため、DMA転送に必要な情報がDMA制御信号CS12としてDMA設定レジスタセットRS12からDMAデータ制御回路DCC11へ転送される。
【0044】
9)DMAデータ制御回路DCC11が二回目のDMA転送動作を、DMA内部バスIB12を用いて制御する。これにより、DMA内部バスIB12に接続されたメモリI/Oバスにおいて、メモリ間、あるいはメモリとI/Oインタフェース回路との間で二回目のDMA転送が行われる。
【0045】
この間、プロセッサが実行するソフトウェアにより二つのDMA設定レジスタセットRS11、RS12のうち、一回目と同様に一方(RS11)を特定し、三回目のDMA転送に必要な情報がプロセッサからDMA内部バスIB11を通り、DMA設定レジスタセットRS11へ格納される。
【0046】
これ以降、上記動作2)〜9)を繰り返す。
【0047】
本実施の形態1によれば、DMA設定レジスタセットを二つ備えたことで、(i+1)(iは1以上の整数)回目のDMA転送を行うために必要な情報をDMA設定レジスタセットに設定することを、i回目のDMA転送期間中に行うことができるので、i回目のDMA転送が終了するまで待つ必要が無く、転送効率が向上する。
【0048】
(2)実施の形態2
本発明の実施の形態2によるデータ転送制御回路の回路構成を図2に示す。
【0049】
DMAコントローラDMAC21は、二つのDMA設定レジスタセットRS21及びRS22と、DMAデータ制御回路DCC21と、さらにステートマシン制御回路SMCC21とを備えている。
【0050】
DMA設定レジスタセットRS21には、外部に設けられ図示されていないプロセッサに接続されたDMA内部バスIB21が接続され、DMAデータ制御回路DCC21にDMA制御信号CS21を出力する信号線が接続され、ステートマシン制御回路SMCC21にステート信号SS21を出力し、ステート信号SS22をステートマシン制御回路SMCC21から与えられる信号線が接続されている。
【0051】
DMA設定レジスタセットRS22には、外部に設けられ図示されていないプロセッサバスに接続されたDMA内部バスIB22が接続され、DMAデータ制御回路DCC21にDMA制御信号CS22を出力する信号線が接続され、ステートマシン制御回路SMCC21にステート信号SS23を出力し、ステート信号SS24をステートマシン制御回路SMCC21から与えられる信号線が接続されている。
【0052】
ステートマシン制御回路SMCC21は、プロセッサにDMAリクエスト信号RSS21を転送し、DMAアクノリッジ信号AS21をプロセッサから与えられ、リセット信号R21を与えられる信号線が接続されている。
【0053】
DMAデータ制御回路DCC21は、外部に設けられ図示されていない少なくとも二つのメモリやI/Oインタフェース回路が接続された、外部に設けられ図示されていないメモリI/Oバスに接続されたDMA内部バスIB22が接続されている。
【0054】
以下に、DMAコントローラDMAC21内部の動作を説明する。
【0055】
1)本実施の形態2では上記実施の形態1と異なり、プロセッサが実行するソフトウェアにより、二つのDMA設定レジスタセットRS21、RS22のうち一方を特定する必要が無く、DMA設定レジスタセットが1つ配置されている場合と同様なプログラムで動作することができる。これは、ステートマシン制御回路SMCC21の制御により、DMA設定レジスタセットRS21、RS22のうちいずれか一方のみが転送情報の書き込みが可能となり、他方は書き込み不可となることによる。一回目のDMA転送に必要な情報がプロセッサからDMA内部バスIB21を通り、一方のDMA設定レジスタセットRS21に書き込まれる。
【0056】
2)DMA設定レジスタセットRS21からステート信号SS22を通じて、ステートマシン制御回路SMCC21にDMA転送要求が出される。
【0057】
3)ステートマシン制御回路SMCC21からプロセッサへ、DMAリクエスト信号RSS21が発信される。
【0058】
4)プロセッサからDMAアクノリッジ信号AS21が発信され、ステートマシン制御回路SMCC21が受信する。
【0059】
5)DMA転送可能であることが、ステート信号SS21によりDMA設定レジスタセットRS11に発信される。
【0060】
6)一回目のDMA転送を行なうため、DMA転送に必要な情報が、DMA制御信号CS21を通してDMA設定レジスタセットRS21からDMAデータ制御回路DCC21へ転送される。
【0061】
7)DMAデータ制御回路DCC21が、一回目のDMA転送動作をDMA内部バスIB22を用いて制御する。
【0062】
これにより、DMA内部バスIB22に接続されたメモリI/Oバスにおいて、メモリ間、あるいはメモリとI/Oインタフェース回路との間で一回目のDMA転送が行われる。
【0063】
この間、プロセッサがソフトウェアを実行することにより、二回目のDMA転送に必要な情報がDMA内部バスIB21を通り、DMA設定レジスタセットRS22に書き込まれる。
【0064】
8)DMA設定レジスタセットRS22から、それぞれステート信号SS24を通じて、ステートマシン制御回路SMCC21にDMA転送要求が出される。
【0065】
9)ステートマシン制御回路SMCC22からプロセッサへ、DMAリクエスト信号RSS23が発信される。
【0066】
10)プロセッサからDMAアクノリッジ信号AS21が発信され、ステートマシン制御回路SMCC21が受信する。
【0067】
11)DMA転送可能であることが、ステート信号SS23によりDMA設定レジスタセットRS22に発信される。
【0068】
12)二回目のDMA転送を行なうため、DMA転送に必要な情報が、DMA制御信号CS22を通してDMA設定レジスタセットRS22からDMAデータ制御回路DCC21へ転送される。
【0069】
13)DMAデータ制御回路DCC21が、二回目のDMA転送動作をDMA内部バスIB22を用いて制御する。
【0070】
これにより、DMA内部バスIB22に接続されたメモリI/Oバスにおいて、メモリ間、あるいはメモリとI/Oインタフェース回路との間で二回目のDMA転送が行われる。
【0071】
この間、プロセッサがソフトウェアを実行することにより、三回目のDMA転送に必要な情報がDMA内部バスIB21を通り、DMA設定レジスタセットRS21に格納される。
【0072】
これ以降、本実施の形態では上記動作2)〜13)を繰り返す。
【0073】
本実施の形態2によっても、上記実施の形態1と同様に、DMA設定レジスタセットを二つ備えたことで、(i+1)回目のDMA転送を行うために必要な情報をDMA設定レジスタセットに設定することを、i回目のDMA転送期間中に行うことができるので、i回目のDMA転送が終了するまで待つ必要が無く、転送効率が向上する。
【0074】
また本実施の形態2によれば、ステートマシン制御回路SMCC21を設けたことにより、プロセッサが実行するソフトウェアによって二つのDMA設定レジスタセットRS11、RS12のうちのいずれか一方を特定する必要が無く、DMA設定レジスタセットが1つ配置されている場合と同様に簡易なプログラムで動作させることができる。
【0075】
(3)実施の形態3
本発明の実施の形態3のDMAコントローラDMAC31について、図3を用いて説明する。
【0076】
上記実施の形態2のデータ転送制御回路は、プロセッサ、メモリ、I/Oインタフェース回路、さらにはプロセッサに接続されたプロセッサバス、メモリ、I/Oインタフェース回路に接続されたメモリI/Oバス、プロセッサバスとメモリ/IOバスとを接続するバスブリッジを備えておらず、外部に配置されたこれらのものとの間でDMAコントローラDMAC21がデータの送受信を行う。
【0077】
これに対し、本実施の形態3によるデータ転送制御回路は、プロセッサPRC31、二つのメモリM31及びM32、I/Oインタフェース回路I/O31、プロセッサバスPB31、メモリI/OバスMB31、バスブリッジBB31を備えている点で、上記実施の形態2と相違する。またこのデータ転送制御回路は、上記実施の形態2と同様の構成として、DMA設定レジスタセットRS31及びRS32、ステートマシン制御回路SMCC31、DMAデータ制御回路DCC31を有するDMAコントローラDMAC31を備えている。
【0078】
バスブリッジBB31を介してプロセッサバスPB31とメモリI/OバスMB31とが接続されている。
【0079】
DMA設定レジスタセットRS31には、プロセッサPRC31に接続されたプロセッサバスPB31に接続されているDMA内部バスIB31が接続され、DMAデータ制御回路DCC31にDMA制御信号CS31を出力する信号線が接続され、ステートマシン制御回路SMCC31にステート信号SS32を出力し、ステート信号SS31をステートマシン制御回路SMCC31から与えられる信号線が接続されている。
【0080】
DMA設定レジスタセットRS32には、DMA内部バスIB31が接続され、DMAデータ制御回路DCC32にDMA制御信号CS34を出力する信号線が接続され、ステートマシン制御回路SMCC31にステート信号SS34を出力し、ステート信号SS33をステートマシン制御回路SMCC31から与えられる信号線が接続されている。
【0081】
DMAデータ制御回路DCC31には、メモリI/OバスMB31に接続されたDMA内部バスIB32が接続されている。
【0082】
ステートマシン制御回路SMCC31には、プロセッサPRC31にDMAリクエスト信号RSS31を転送し、DMAアクノリッジ信号AS31をプロセッサPRC31から与えられ、リセット信号R31を与えられる信号線が接続されている。
【0083】
以下に、本実施の形態3の動作について説明する。
【0084】
1)一回目のDMA転送に必要な情報が、プロセッサPRC31からプロセッサバスPB31、DMA内部バスIB31を通り、DMA設定レジスタセットRS31へ書き込まれる。
【0085】
2)DMA設定レジスタセットRS31から、ステート信号SS32を通じて、ステートマシン制御回路SMCC31にDMA転送要求が出される。
【0086】
3)ステートマシン制御回路SMCC31からプロセッサPRC31へ、DMAリクエスト信号RSS31が発信される。
【0087】
4)プロセッサPRC31がメモリI/OバスMB31をDMAコントローラDMAC31に開放するため、バスブリッジBB31に対してメモリI/OバスMB31の開放処理を行う。これにより、プロセッサバスPB31とメモリI/OバスMB31とが分離される。
【0088】
5)プロセッサPRC31が、メモリI/OバスMB31を開放したことをDMAコントローラDMAC31に伝えるため、DMAアクノリッジ信号AS31を発信する。
【0089】
6)DMAアクノリッジ信号AS31を、ステートマシン制御回路SMCC31が受信する。
【0090】
7)DMA転送可能であることが、ステート信号SS31によりDMA設定レジスタセットRS31に発信される。
【0091】
8)一回目のDMA転送を行なうため、DMA転送に必要な情報が、DMA制御信号CS31を通してDMA設定レジスタセットRS31からDMAデータ制御回路DCC31へ転送される。
【0092】
9)DMAデータ制御回路DCC31が、一回目のDMA転送動作をDMA内部バスIB32を用いて制御する。具体的には、DMAデータ制御回路DCC31が、DMA設定レジスタセットR31からのDMA転送情報に従い、メモリM31からデータを受け取る。
【0093】
10)DMAデータ制御回路DCC31が、メモリM31から受け取ったデータをメモリM32、あるいはI/Oインタフェース回路I/O31を通じて外部に接続された装置へ転送する。
【0094】
11)上記9)、10)の期間中に、プロセッサPRC31がソフトウェアを実行することにより、二回目のDMA転送に必要な情報が、プロセッサPRC31からプロセッサバスPB31、DMA内部バスIB31を通り、DMA設定レジスタセットRS32へ与えられて格納される。
【0095】
12)DMA設定レジスタセットRS32から、ステート信号SS34が出力されてステートマシン制御回路SMCC31にDMA転送要求が出される。
【0096】
13)ステートマシン制御回路SMCC31から、プロセッサPRC31にDMAリクエスト信号RSS31が出される。
【0097】
14)プロセッサPRC31がバスブリッジBB31を制御してプロセッサバスPB31からメモリI/OバスMB31を分離し、DMAアクノリッジ信号AS31をステートマシン制御回路SMCC31に出力する。
【0098】
15)ステートマシン制御回路SMCC31から、DMA転送が可能であることを伝えるステート信号SS33がDMA設定レジスタセットRS32に出される。
【0099】
16)二回目のDMA転送を行なうため、DMA転送の情報がDMA制御信号CS32としてDMA設定レジスタセットRS32からDMAデータ制御回路DCC31に転送される。
【0100】
17)DMAデータ制御回路DCC31が、DMA設定レジスタセットRS32からのDMA転送情報に従い、メモリM31からデータを受け取る。
【0101】
18)DMAデータ制御回路DCC31が、メモリM31から受け取ったデータをメモリM32、あるいはI/Oインタフェース回路I/O31に転送する。
【0102】
この間、プロセッサPRC31がソフトウェアを実行することにより、三回目のDMA転送に関する情報がDMA内部バスIB31を通り、DMA設定レジスタセットRS31、RS32へ格納される。
【0103】
これ以降、本実施の形態3では上記2)〜18)の動作を繰り返す。
【0104】
上記動作を図4にタイミングフローとして示す。
【0105】
a期間)この期間は、プロセッサがメモリI/OバスMB31を使用する権利を有する。DMA設定レジスタセットRS31に対して一回目のDMA転送に必要な情報の設定を行う。DMA設定レジスタセットRS31が有する複数のレジスタのうち最後のレジスタへの設定が終わると、DMAリクエスト信号RSS31がステートマシン制御回路SMCC31からプロセッサPRC31へ出力され、プロセッサPRC31がメモリI/OバスMB31の開放を了解するとDMAアクノリッジ信号がAS31がプロセッサPRC31からステートマシン制御回路SMCC31へ出力される。
【0106】
b期間)この期間は、DMAコントローラDMAC31がメモリI/OバスMB31を使用する権利を有する。DMA設定レジスタセットRS31に設定された情報に従い、DMAデータ制御回路SMCC31が1回目のDMA転送の制御を行う。この期間中にDMA転送動作に平行して、DMAレジスタセットRS32に対して二回目のDMA転送に必要な情報の設定を行う。DMAレジスタセットRS32が有する複数のレジスタのうち最後のレジスタへの設定が終わると、DMAリクエスト信号RSS31がステートマシン制御回路SMCC31からプロセッサPRC31へ出力され、プロセッサPRC31がメモリI/OバスMB31の開放を了解するとDMAアクノリッジ信号がAS31がプロセッサPRC31からステートマシン制御回路SMCC31へ出力される。
【0107】
c期間)この期間もb期間と同様に、DMAコントローラDMAC31がメモリI/OバスMB31を使用する権利を有する。DMA設定レジスタセットRS32に設定された情報に従い、DMAデータ制御回路SMCC31が二回目のDMA転送の制御を行う。この期間中にDMA転送動作に平行して、DMAレジスタセットRS31に対して三回目のDMA転送に必要な情報の設定を行う。DMAレジスタセットRS31が有する複数のレジスタのうち最後のレジスタへの設定が終わると、DMAリクエスト信号RSS31がステートマシン制御回路SMCC31からプロセッサPRC31へ出力され、プロセッサPRC31がメモリI/OバスMB31の開放を了解するとDMAアクノリッジ信号がAS31がプロセッサPRC31からステートマシン制御回路SMCC31へ出力される。
【0108】
d期間)この期間もb期間、c期間と同様に、DMAコントローラDMAC31がメモリI/OバスMB31を使用する権利を有する。DMA設定レジスタセットRS31に設定された情報に従い、DMAデータ制御回路SMCC31が三回目のDMA転送の制御を行う。この期間中にDMA転送動作に平行して、DMAレジスタセットRS32に対して四回目のDMA転送に必要な情報の設定を行う。DMAレジスタセットRS32が有する複数のレジスタのうち最後のレジスタへの設定が終わると、DMAリクエスト信号RSS31がステートマシン制御回路SMCC31からプロセッサPRC31へ出力され、プロセッサPRC31がメモリI/OバスMB31の開放を了解するとDMAアクノリッジ信号がAS31がプロセッサPRC31からステートマシン制御回路SMCC31へ出力される。
【0109】
本実施の形態3における、ステートマシン制御回路SMCC31の動作について、図5を用いて説明する。
【0110】
1)図示されていない初期化回路からリセット信号R31がステートマシン制御回路SMCC31に入力されると、ステートマシン制御回路SMCC31が初期状態になる。
【0111】
状態1)初期状態になると、ステートマシン制御回路SMCC31の制御によってDMA設定レジスタセットRS31のリード/ライトが可能(enable)状態、DMA設定レジスタRS32のリード/ライトは不可能(disable)状態となる。
【0112】
この期間中に、一回目のDMA転送に必要な情報がプロセッサPRC31からDMA内部バスIB31を通りDMA設定レジスタセットRS31に書き込まれる。
【0113】
状態2)DMA設定レジスタセットRS31に情報が書き込まれると、DMA設定レジスタセットRS31における起動ビット(DMA設定レジスタセットRS31における内部信号)がON状態になり、DMA設定レジスタセットRS331に設定された転送情報に基づくDMA転送を行うため、ステートマシン制御回路SMCC31がDMAリクエスト信号RSS31をプロセッサPRCに出力する。
【0114】
この期間中に、ステートマシン制御回路SMCC31の制御によってDMA設定レジスタセットRS32のリード/ライトが可能(enable)、DMA設定レジスタセットRS31のリード/ライトが不可能(disable)となる。
【0115】
この状態は、プロセッサPRC31からステートマシン制御回路SMCC31にDMAアクノリッジ信号AS31が与えられるまでの間、保持される。
【0116】
状態3)プロセッサPRC31からDMAアクノリッジ信号AS31がステートマシン制御回路SMCC31に入力されると、DMA設定レジスタセットRS31に設定された情報に従うDMA転送が可能となる。DMA設定レジスタセットRS31の設定情報が、DMA制御信号CS31としてDMAデータ制御回路DCC31へ転送される。DMAデータ制御回路DCC31により、メモリM1とメモリM2との間、あるいはメモリM1又はM2とI/Oインタフェース回路I/O31との間でのDMA転送が行われる。
【0117】
またこの状態3において、プロセッサPRC31から次のDMAに関する要求がある場合、二回目のDMA転送に必要な情報がプロセッサPRC31からDMA内部バスIB31を通りDMA設定レジスタセットRS32へ書き込まれる。この状態3は、一回目のDMA転送が終了し、かつ二回目のDMA転送情報がDMA設定レジスタセットRS32に書き込まれるまでの間、保持される。
【0118】
状態4)DMA設定レジスタセットRS32に転送情報が書き込まれると、DMA設定レジスタセットRS32に含まれる起動ビット(DMA設定レジスタセットRS32の内部信号)がON状態になり、DMA設定レジスタセットRS32に設定された情報に基づく転送を行うため、DMAリクエスト信号RSS31をプロセッサPRC31に出力する。この期間中に、ステートマシン制御回路SMCC31の制御によってDMA設定レジスタセットRS31のリード/ライトが可能(enable)、DMA設定レジスタセットRS32のリード/ライトが不可能(disable)となる。この状態4は、プロセッサPRC31からDMAアクノリッジ信号AS31がステートマシン制御回路SMCC31に入力されるまでの間、保持される。
【0119】
また、DMA設定レジスタセットRS32の起動ビットが立たない場合、即ち二回目のDMA転送がない場合は、この状態4には移らず、状態3から状態1へ戻る。
【0120】
状態5)DMAアクノリッジ信号AS31がステートマシン制御回路SMCC31に入力されると、DMA設定レジスタセットR32に設定された転送情報に基づくDMA転送が可能となる。DMA設定レジスタセットRS32の設定情報が、DMA制御信号CS32としてDMAデータ制御回路DCC31に転送される。DMAデータ制御回路DCC31の制御により、メモリM1とメモリM2との間、あるいはメモリM1又はM2とI/Oインタフェース回路I/O31との間でのDMA転送が行われる。
【0121】
プロセッサPRC31から三回目のDMA転送要求がある場合、三回目のDMA転送に必要な情報がプロセッサPRC31からDMA内部バスIB31を通りDMA設定レジスタセットRS31に書き込まれる。この状態5は、三回目のDMA転送が終了し、かつ四回目のDMA転送情報がDMA設定レジスタセットRS32に書き込まれるまでの間、保持される。
【0122】
状態6)DMA設定レジスタセットRS31に転送情報が書き込まれると、DMA設定レジスタセットRS31の起動ビットがON状態になる。ステートマシン制御回路SMCC31からプロセッサPRC31にDMAリクエスト信号RSS31が出力される。
【0123】
この期間中に、ステートマシン制御回路SMCC31の制御によってDMA設定レジスタセットRS32のリード/ライトが可能(enable)、DMA設定レジスタセットRS31のリード/ライトが不可能(disable)となる。
【0124】
この状態6は、DMAアクノリッジ信号AS31がステートマシン制御回路SMCC31に入力されるまで保持される。また、DMA設定レジスタセットRS31の起動ビットが立たない場合、即ち次のDMA転送要求が無い場合は、この状態6には移らず、状態5から状態1へ戻る。
【0125】
本実施の形態3によれば上記実施の形態2と同様に、DMA設定レジスタセットを二つ備えたことで、(i+1)回目のDMA転送を行うために必要な情報をDMA設定レジスタセットに設定することを、i回目のDMA転送期間中に行うことができるので、i回目のDMA転送が終了するまで待つ必要が無く、転送効率が向上する。
【0126】
また本実施の形態3によれば、ステートマシン制御回路SMCC31を設けたことにより、プロセッサが実行するソフトウェアによって二つのDMA設定レジスタセットRS31、RS32のうちのいずれか一方を特定する必要が無く、DMA設定レジスタセットが1つ配置されている場合と同様に簡易なプログラムで動作させることができる。
【0127】
(4)実施の形態4
本発明の実施の形態4について、図6を用いて説明する。
【0128】
上記実施の形態3では、1本のプロセッサバスPB31とメモリI/OバスMB31とがバスブリッジBB31により接続あるいは分離されるのに対し、本実施の形態は、独立した二つのプロセッサバスPB41及びPB42が設けられている点で相違する。
【0129】
他の構成は、上記実施の形態3と同様に、DMAコントローラDMAC41、プロセッサPRC41、メモリM41及びM42を有し、またDMAコントローラDMAC41は、DMA設定レジスタセットRS41及びRS42、ステートマシン制御回路SMCC41、DMAデータ制御回路DCC41を有する。
【0130】
DMA設定レジスタセットRS41には、プロセッサPRC41に接続された二本のプロセッサバスPB41、PB42にそれぞれ接続されているDMA内部バスIB41、IB42が接続され、DMAデータ制御回路DCC41にDMA制御信号CS41を出力する信号線が接続され、ステートマシン制御回路SMCC41にステート信号SS42を出力し、ステート信号SS41をステートマシン制御回路SMCC41から与えられる信号線が接続されている。
【0131】
DMA設定レジスタセットRS42には、プロセッサPRC41に接続された二本のプロセッサバスPB41、PB42にそれぞれ接続されているDMA内部バスIB41、IB42が接続され、DMAデータ制御回路DCC41にDMA制御信号CS42を出力する信号線が接続され、ステートマシン制御回路SMCC41にステート信号SS44を出力し、ステート信号SS43をステートマシン制御回路SMCC41から与えられる信号線が接続されている。
【0132】
DMAデータ制御回路DCC41には、メモリI/OバスMB41、MB42にそれぞれ接続されたDMA内部バスIB43、IB44が接続されている。
【0133】
ステートマシン制御回路SMCC41には、プロセッサPRC41にDMAリクエスト信号RSS41を転送し、DMAアクノリッジ信号AS41をプロセッサPRC31から与えられ、またプロセッサPRC41、あるいは図示されていない初期化回路からリセット信号R41を与えられる信号線が接続されている。
【0134】
本実施の形態4では、DMA転送に必要な情報設定をプロセッサバスPB41とDMA内部バスIB41とを用いて行っている時、プロセッサバスPB42とDMA内部データバスIB42とを用いて、メモリM41とメモリM42との間、あるいはメモリM41又はM42とI/Oインタフェース回路I/O41との間でDMA転送を行う。
【0135】
逆に、DMA転送に必要な情報設定をプロセッサバスPB42とDMA内部バスIB42とを用いて行っている時、プロセッサバスPB41とDMA内部データバスIB41とを用いて、メモリM41とメモリM42との間、あるいはメモリM41又はM42とI/Oインタフェース回路I/O41との間でDMA転送を行う。
【0136】
二本のプロセッサバスPB41及びPB42、メモリI/OバスMB41及びMB42が設けられている点を除き、他の構成及び転送動作は上記実施の形態3と同様であり、説明を省略する。
【0137】
本実施の形態4によれば、上記実施の形態2、3と同様に、DMA設定レジスタセットを二つ備えたことで、(i+1)回目のDMA転送を行うために必要な情報をDMA設定レジスタセットに設定することを、i回目のDMA転送期間中に行うことができるので、i回目のDMA転送が終了するまで待つ必要が無く、転送効率が向上する。
【0138】
また本実施の形態4によれば、上記実施の形態3と同様に、ステートマシン制御回路SMCC41を設けたことにより、プロセッサが実行するソフトウェアによって二つのDMA設定レジスタセットRS41、RS42のうちのいずれか一方を特定する必要が無く、DMA設定レジスタセットが1つ配置されている場合と同様に簡易なプログラムで動作させることができる。
【0139】
さらに、本実施の形態4によれば、独立した二本のプロセッサバスPB41及びPB42を設け、それぞれをメモリI/OバスMB41及び42に接続した構成を有することで、メモリI/OバスMB41、MB42のいずれか一方を転送情報の書き込みに使用し、他方をメモリM41、M42、I/Oインタフェース回路I/O41間でのDMA転送に使用することで、メモリI/Oバスの使用権に関する制御をより容易に行うことができる。
【0140】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲を超えない範囲で様々に変形することが可能である。
【0141】
例えば、DMA設定レジスタセットを3つ以上備え、順に設定情報を書き込んで転送情報を制御するように構成することもできる。この場合は、DMA設定レジスタセットRS1、RS2、…、RSn(nは3以上の整数)を備える場合を考えると、期間1でDMA設定レジスタセットRS1に設定情報を書き込み、期間2でDMA設定レジスタセットRS1に書き込まれた設定情報に従ってDMA転送制御を行う動作と並行してDMA設定レジスタセットRS2に設定情報を書き込み、期間3でDMA設定レジスタセットRS2に書き込まれた設定情報に従ってDMA転送制御を行う動作と並行してDMA設定レジスタセットRS3に設定情報を書き込み、…、期間nでDMA設定レジスタセットRS(n−1)に書き込まれた設定情報に従ってDMA転送制御を行う動作と並行してDMA設定レジスタセットRSnに設定情報を書き込み、期間n+1でDMA設定レジスタセットRSnに書き込まれた設定情報に従ってDMA転送制御を行う動作と並行してDMA設定レジスタセットRS1に設定情報を書き込むことになる。
【0142】
【発明の効果】
以上説明したように、本発明のデータ転送制御回路によれば、2つのDMA設定レジスタセットを備え、メモリやI/Oインタフェース回路の間において、先行するデータ転送の期間中に次の転送のための転送情報の設定をDMA設定レジスタセットに行なうことを可能とすることで、先行するデータ転送の終了後に直ちに次のデータ転送を開始することができるため、データ転送の効率が向上する。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態によるデータ転送制御回路の構成を示すブロック図。
【図2】本発明の第2の実施の形態によるデータ転送制御回路の構成を示すブロック図。
【図3】本発明の第3の実施の形態によるデータ転送制御回路の構成を示すブロック図。
【図4】同データ転送制御回路における転送制御方法の手順を示す説明図。
【図5】同データ転送制御回路におけるステートマシン制御回路の動作を示す説明図。
【図6】本発明の第4の実施の形態によるデータ転送制御回路の構成を示すブロック図。
【図7】従来のデータ転送制御回路の構成を示すブロック図。
【図8】同データ転送制御回路における転送制御方法の手順を示す説明図。
【図9】同データ転送制御方法において必要な命令を示した説明図。
【符号の説明】
DMAC11、DMAC21、DMAC31、DMAC41 DMAコントローラDMAC
RS11、RS12、RS21、RS22、RS31、RS32、RS41、RS42 DMA設定レジスタセットRS
DCC11、DCC21、DCC31、DCC41 DMAデータ制御回路DCC
IB11、IB12、IB21、IB22、IB31、IB32、IB41、IB42 DMA内部バスIB
CS11、CS12、CS21、CS22、CS31、CS32、CS41、CS42 DMA制御信号CS
RSS11、RSS21、RSS31、RSS41 DMAリクエスト信号RSS
AS11、AS21、AS31、AS41 DMAアクノリッジ信号AS
R21、R31、R41 リセット信号
SMCC21、SMCC31、SMCC41 ステートマシン制御回路SMCCSS21〜SS24、SS31〜SS34、SS41〜S44 ステート信号SS
PRC31、PRC41 プロセッサPRC
PB31、PB41、PB42 プロセッサバス
I/Oインタフェース回路I/O31 I/Oインタフェース回路I/Oインタフェース回路
MB31 メモリI/OバスMB
M41、M42 メモリM
Claims (8)
- DMA(Direct Memory Access)転送に必要な転送情報を与えられて格納する少なくとも二つのDMA設定レジスタセットと、
DMA内部バスに接続されており、前記DMA設定レジスタセットのいずれか一方に格納された前記転送情報に基づいて、前記DMA内部バスに接続された少なくとも二つの回路の間でのDMA転送を制御するDMAデータ制御回路と、
を備え、
一方の前記DMA設定レジスタセットに格納されたi(iは1以上の整数)回目のDMA転送用の前記転送情報に基づいて前記DMAデータ制御回路が前記i回目のDMA転送を制御する動作に並行して、他方の前記DMA設定レジスタセットに(i+1)回目のDMA転送用の前記転送情報が与えられて格納されることを特徴とするデータ転送制御回路。 - DMA転送に必要な転送情報を与えられて格納する少なくとも二つのDMA設定レジスタセットと、
前記DMA設定レジスタセットに接続され、それぞれの前記DMA設定レジスタセットの書き込み可能又は不可に関する状態を制御するステートマシン制御回路と、
DMA内部バスに接続されており、前記DMA設定レジスタセットのいずれか一方に格納された前記転送情報に基づいて前記DMA内部バスに接続された少なくとも二つの回路の間でのDMA転送を制御するDMAデータ制御回路と、
を備え、
i回目のDMA転送用の転送情報を一方の前記DMA設定レジスタセットが与えられて書き込み、この書き込みが終了し、前記DMA設定レジスタに書き込んだDMA起動ビットがオン状態になると、前記ステートマシン制御回路がDMA転送のリクエスト信号を外部に出力し、前記ステートマシン制御回路がDMA転送のアクノリッジ信号を外部から与えられ、
前記一方のDMA設定レジスタセットに格納された前記転送情報に基づき、前記DMAデータ制御回路がi回目のDMA転送を制御し、この動作と並行して、(i+1)回目のDMA転送用の転送情報を他方の前記DMA設定レジスタセットが与えられて書き込むことを特徴とするデータ転送制御回路。 - プロセッサと、
前記プロセッサに接続されたプロセッサバスと、
少なくとも二つのメモリ、あるいは少なくとも一つのメモリとI/Oインタフェース回路とに接続されたメモリI/Oバスと、
前記プロセッサバスと前記メモリI/Oバスとを接続し又は分離するバスブリッジと、
第1のDMA内部バスを介して前記プロセッサバスに接続されており、前記プロセッサからDMA転送に必要な転送情報を与えられて格納する少なくとも二つのDMA設定レジスタセットと、
前記DMA設定レジスタセットに接続され、それぞれの前記DMA設定レジスタセットの書き込み可能又は不可に関する状態を制御するステートマシン制御回路と、
第2のDMA内部バスを介して前記メモリI/Oバスに接続されており、前記DMA設定レジスタセットに格納された前記転送情報に基づいて、前記DMA内部バスに接続された少なくとも二つのメモリ、あるいは少なくとも一つのメモリとI/Oインタフェース回路との間でのDMA転送を制御するDMAデータ制御回路と、
を備え、
前記プロセッサから出力されたi回目のDMA転送用の転送情報を一方の前記DMA設定レジスタセットが書き込み、この書き込みが終了し、前記DMA設定レジスタに書き込んだDMA起動ビットがオン状態になると、前記ステートマシン制御回路が前記プロセッサへDMA転送のリクエスト信号を出力し、
前記プロセッサが前記バスブリッジを制御して前記プロセッサバスと前記メモリI/Oバスとを分離し、前記ステートマシン制御回路にDMA転送のアクノリッジ信号を出力し、
前記一方のDMA設定レジスタセットに格納された前記転送情報に基づき、前記DMAデータ制御回路が、前記少なくとも二つのメモリ、あるいは前記少なくとも一つのメモリとI/Oインタフェース回路との間でのDMA転送を制御し、この動作と並行して、前記プロセッサから出力された(i+1)回目のDMA転送用の転送情報を他方の前記DMA設定レジスタセットが書き込むことを特徴とするデータ転送制御回路。 - プロセッサと、
前記プロセッサにそれぞれ接続された第1及び第2のプロセッサバスと、
少なくとも二つのメモリ、あるいは少なくとも一つのメモリとI/Oインタフェース回路とに接続され、前記第1のプロセッサバスに接続された第1のメモリI/Oバスと、
前記少なくとも二つのメモリ、あるいは前記少なくとも一つのメモリとI/Oインタフェース回路とに接続され、前記第2のプロセッサバスに接続された第2のメモリI/Oバスと、
第1のDMA内部バスを介して前記第1のプロセッサバスに接続され、第2のDMA内部バスを介して前記第2のプロセッサバスに接続されており、前記プロセッサからDMA転送に必要な転送情報を与えられて格納する少なくとも二つのDMA設定レジスタセットと、
前記DMA設定レジスタセットに接続され、それぞれの前記DMA設定レジスタセットの書き込み可能又は不可に関する状態を制御するステートマシン制御回路と、
第3のDMA内部バスを介して前記第1のメモリI/Oバスに接続され、第4のDMA内部バスを介して前記第2のメモリI/Oバスに接続されており、前記DMA設定レジスタセットに格納された前記転送情報に基づいて、前記少なくとも二つのメモリ、あるいは少なくとも一つのメモリとI/Oインタフェース回路との間でのDMA転送を制御するDMAデータ制御回路と、
を備え、
前記プロセッサから出力されたi回目のDMA転送用の転送情報を、前記第1のプロセッサバス及び前記第1のDMA内部バスを介して与えられて一方の前記DMA設定レジスタセットが書き込み、この書き込みが終了し、前記DMA設定レジスタに書き込んだDMA起動ビットがオン状態になると、前記ステートマシン制御回路が前記プロセッサへDMA転送のリクエスト信号を出力し、
前記プロセッサが前記ステートマシン制御回路にDMA転送のアクノリッジ信号を出力し、
前記一方のDMA設定レジスタセットに格納された前記転送情報に基づき、前記DMAデータ制御回路が、前記第3のDMA内部バス及び前記第1のメモリI/Oバス、あるいは前記第4のDMA内部バス及び前記第2のメモリI/Oバスを用いて、前記少なくとも二つのメモリ、あるいは前記少なくとも一つのメモリとI/Oインタフェース回路との間でのDMA転送を制御し、この動作と並行して、前記プロセッサから出力された(i+1)回目のDMA転送用の転送情報を、前記第2のプロセッサバス及び前記第2のDMA内部バス、あるいは前記第1のプロセッサバス及び前記第1のDMA内部バスを介して与えられて他方の前記DMA設定レジスタセットが書き込むことを特徴とするデータ転送制御回路。 - DMA転送に必要な転送情報を与えられて格納する少なくとも二つのDMA設定レジスタセットと、
DMA内部バスに接続されており、前記DMA設定レジスタセットのいずれか一方に格納された前記転送情報に基づいて、前記DMA内部バスに接続された少なくとも二つの回路の間でのDMA転送を制御するDMAデータ制御回路とを用いてデータ転送を制御する方法であって、
i回目のDMA転送用の転送情報を、一方の前記DMA設定レジスタセットに書き込むステップと、
この転送情報に基づいて、前記DMAデータ制御回路が前記i回目のDMA転送を制御する動作に並行して、他方の前記DMA設定レジスタセットに(i+1)回目のDMA転送用の転送情報を格納するステップと、
を備えることを特徴とするデータ転送制御方法。 - DMA転送に必要な転送情報を与えられて格納する少なくとも二つのDMA設定レジスタセットと、
前記DMA設定レジスタセットに接続され、それぞれの前記DMA設定レジスタセットの書き込み可能又は不可に関する状態を制御するステートマシン制御回路と、
DMA内部バスに接続されており、前記DMA設定レジスタセットのいずれか一方に格納された前記転送情報に基づいて、前記DMA内部バスに接続された少なくとも二つの回路の間でのDMA転送を制御するDMAデータ制御回路とを用いて、データ転送を制御する方法であって、
i回目のDMA転送用の転送情報を一方の前記DMA設定レジスタセットに書き込み、この書き込みが終了すると前記ステートマシン制御回路によってDMA転送のリクエスト信号を外部に出力するステップと、
前記ステートマシン制御回路がDMA転送のアクノリッジ信号を外部から与えられるステップと、
前記一方のDMA設定レジスタセットに格納された前記転送情報に基づき、前記DMAデータ制御回路によってi回目のDMA転送を制御し、この動作と並行して、(i+1)回目のDMA転送用の転送情報を他方の前記DMA設定レジスタセットに書き込むステップと、
を備えることを特徴とするデータ転送制御方法。 - プロセッサと、
前記プロセッサに接続されたプロセッサバスと、
少なくとも二つのメモリ、あるいは少なくとも一つのメモリとI/Oインタフェース回路とに接続されたメモリI/Oバスと、
前記プロセッサバスと前記メモリI/Oバスとを接続し又は分離するバスブリッジと、
第1のDMA内部バスを介して前記プロセッサバスに接続されており、前記プロセッサからDMA転送に必要な転送情報を与えられて格納する少なくとも二つのDMA設定レジスタセットと、
前記DMA設定レジスタセットに接続され、それぞれの前記DMA設定レジスタセットの書き込み可能又は不可に関する状態を制御するステートマシン制御回路と、
第2のDMA内部バスを介して前記メモリI/Oバスに接続されており、前記DMA設定レジスタセットに格納された前記転送情報に基づいて前記DMA内部バスに接続された少なくとも二つのメモリ、あるいは少なくとも一つのメモリとI/Oインタフェース回路との間でのDMA転送を制御するDMAデータ制御回路とを用いてデータ転送を制御する方法であって、
前記プロセッサから出力されたi回目のDMA転送用の転送情報を一方の前記DMA設定レジスタセットに書き込み、この書き込みが終了し、前記DMA設定レジスタに書き込んだDMA起動ビットがオン状態になると、前記ステートマシン制御回路によって前記プロセッサへDMA転送のリクエスト信号を出力するステップと、
前記プロセッサによって前記バスブリッジを制御して前記プロセッサバスと前記メモリI/Oバスとを分離し、前記ステートマシン制御回路にDMA転送のアクノリッジ信号を出力するステップと、
前記一方のDMA設定レジスタセットに格納された前記転送情報に基づき、前記DMAデータ制御回路によって、前記少なくとも二つのメモリ、あるいは前記少なくとも一つのメモリとI/Oインタフェース回路との間でのDMA転送を制御し、この動作と並行して、前記プロセッサから出力された(i+1)回目のDMA転送用の転送情報を他方の前記DMA設定レジスタセットに書き込むステップと、
を備えることを特徴とするデータ転送制御方法。 - プロセッサと、
前記プロセッサにそれぞれ接続された第1及び第2のプロセッサバスと、
少なくとも二つのメモリ、あるいは少なくとも一つのメモリとI/Oインタフェース回路とに接続され、前記第1のプロセッサバスに接続された第1のメモリI/Oバスと、
前記少なくとも二つのメモリ、あるいは前記少なくとも一つのメモリとI/Oインタフェース回路とに接続され、前記第2のプロセッサバスに接続された第2のメモリI/Oバスと、
第1のDMA内部バスを介して前記第1のプロセッサバスに接続され、第2のDMA内部バスを介して前記第2のプロセッサバスに接続されており、前記プロセッサからDMA転送に必要な転送情報を与えられて格納する少なくとも二つのDMA設定レジスタセットと、
前記DMA設定レジスタセットに接続され、前記DMA設定レジスタセットのそれぞれの書き込み可能又は不可に関する状態を制御するステートマシン制御回路と、
第3のDMA内部バスを介して前記第1のメモリI/Oバスに接続され、第4のDMA内部バスを介して前記第2のメモリI/Oバスに接続されており、前記DMA設定レジスタセットに格納された前記転送情報に基づいて、前記少なくとも二つのメモリ、あるいは少なくとも一つのメモリとI/Oインタフェース回路との間でのDMA転送を制御するDMAデータ制御回路とを用いてデータ転送を制御する方法であって、
前記プロセッサから出力されたi回目のDMA転送用の転送情報を、前記第1のプロセッサバス及び前記第1のDMA内部バスを介して一方の前記DMA設定レジスタセットに与えて書き込み、この書き込みが終了し、前記DMA設定レジスタに書き込んだDMA起動ビットがオン状態になると、前記ステートマシン制御回路によって前記プロセッサへDMA転送のリクエスト信号を出力するステップと、
前記プロセッサによって前記ステートマシン制御回路にDMA転送のアクノリッジ信号を出力するステップと、
前記一方のDMA設定レジスタセットに格納された前記転送情報に基づき、前記DMAデータ制御回路によって、前記第3のDMA内部バス及び前記第1のメモリI/Oバス、あるいは前記第4のDMA内部バス及び前記第2のメモリI/Oバスを用いて、前記少なくとも二つのメモリ、あるいは前記少なくとも一つのメモリとI/Oインタフェース回路との間でのDMA転送を制御し、この動作と並行して、前記プロセッサから出力された(i+1)回目のDMA転送用の転送情報を、前記第2のプロセッサバス及び前記第2のDMA内部バス、あるいは前記第1のプロセッサバス及び前記第1のDMA内部バスを介して他方の前記DMA設定レジスタセットに与えて書き込むステップと、
を備えることを特徴とするデータ転送制御方法。
Priority Applications (1)
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---|---|---|---|
JP2002372182A JP2004206241A (ja) | 2002-12-24 | 2002-12-24 | データ転送制御方法及びその回路 |
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JP2002372182A JP2004206241A (ja) | 2002-12-24 | 2002-12-24 | データ転送制御方法及びその回路 |
Publications (1)
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JP (1) | JP2004206241A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2012190414A (ja) * | 2011-03-14 | 2012-10-04 | Ricoh Co Ltd | データ転送システム及びデータ転送方法 |
WO2012160792A1 (ja) * | 2011-05-23 | 2012-11-29 | パナソニック株式会社 | 通信端末 |
-
2002
- 2002-12-24 JP JP2002372182A patent/JP2004206241A/ja active Pending
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