KR890013563A - 다이렉트 메모리 액세스 제어장치 - Google Patents

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Abstract

내용 없음.

Description

다이렉트 메모리 액세스 제어장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 동작 원리를 설명하기 위하여 본 발명에 따른 DMA제어장치의 중요한 부분을 나타내는 시스템 블록도,
제3도는 본 발명의 동작원리를 설명하기 위하여 본 발명에 따른 DMA제어장치의 다른 중요부분을 나타내는 시스템 블록도,
제6도는 본 발명에 따른 DMA제어장치의 두 번째 실시예에서 메모리장치로의 데이터 전송을 설명하기 위한 도.

Claims (25)

  1. 다이렉트 메모리 액세스에 의하여 데이터 전송을 제어하기 위하여 시스템 버스에 접속된 다이렉트 메모리 액세스 제어장치에 있어서, 내부버스와, 상기 시스템 버스와 상기 내부 버스 사이의 데이터 교환을 제어하기 위하여 상기 시스템 버스와 상기 내부 버스에 접속된 데이터 핸들러와, 현재의 1전송 싸이클 동안에 다이렉트 메모리 액세스 제어장치의 각부를 마이크로프로그램들에 의하여 1시스템 클럭 싸이클의 단위로 제어하는 마이크로시이퀀스와, 전송 요구, 전송 모우드 정보, 및 전송 어드레스와 바이트 카운트의 적어도 일부가 공금되고, 상기 내부버스에 접속되고, 소정수의 시스템 클럭 싸이클에 대응하는 1전송 싸이클 동안에 다음 전송 싸이클에 필요한 제어용 정보를 출력하는 프로그램어블 논리 어레이 부등으로 구성되고, 상기 입/출력 장치와 상기 메모리 장치 사이의 데이터 전송 각각이 상기 프로그램어블 논리 어레이부와 함께 상기 마이크로시이퀀서의 마이크로프로그램들에 의하여 제어되는 것을 특징으로 하는 다이렉트 메모리 액세스 제어장치.
  2. 제1항에 있어서 , 상기 프로그램어블 논리 어레이부가 데이터의 재배열을 지시하는 정보를 상기 데이터 핸들러에 출력하는 다이렉트 메모리 액세스 제어장치.
  3. 제1항에 있어서, 상기 프로그램어블 논리 어레이부가, 다름 데이터 전송이 소오스 장치의 전송 처리에 관한 것인지, 아니면 데스티네이션 장치에 관한 것인지를 나타내는 정보를 출력하고, 상기 소오스와 데스티네이션 장치가 각각 상기 입/출력 장치와 메모리 장치 또는 그 반대인 다이랙트 메모리 액세스 제어장치.
  4. 제1항에 있어서, 상기 프로그램어블 논리 어레이부가 현재 행해지는 처리의 반복을 지시하는 정보를 출력하여, 이 정보를 상기 데이터 핸들러에 공급하는 다이렉트 메모리 액세스 제어장치.
  5. 제1항에 있어서, 전송해야할 데이터의 바이트들이 얼마나 많이 남아 있는가를 나타내는 바이트 카운트와 다음 전송 어드레스를 출력하기 위하여 상시 내부 버스에 접속되는 산술 논리 연산장치를 더 포함하는 다이렉트 메모리 액세스 제어장치.
  6. 제5항에 있어서, 상기 프로그램어블 논리 어레이부가 적어도 다음 전송 어드레스를 계산하기 위한 정보를 출력하고, 이 정보를 상기 산술 논리연산 장치에 공급하는 다이렉트 메모리 액세스 제어장치.
  7. 제1항에 있어서, 외부의 전송 요구를 수신하고, 그 외부 전송 요구를 전송 요구로서 상기 프로그램어블 논리 어레이부에 공급하기 위한 요구 핸들러를 더 포함하는 다이렉트 메모리 액세스 제어장치.
  8. 제7항에 있어서, 상기 요구 핸들러가 외부 전송 요구의 우선순위를 결정하기 위한 수단과 다이렉트 메모리 액세스 제어장치의 내부 처리를 개시하기 위한 수단을 포함하는 다이렉트 메모리 엑세스 제어장치.
  9. 제7항에 있어서, 상기 프로그램어블 논리 어레이부가 현재 전송의 종료를 나타내는 정보를 출력하고, 이 정보를 상기 마이크로시이퀀서에 공급하는 다이렉트메모리 액세스 제어장치.
  10. 제1항에 있어서, 상기 프로그램어블 논리 어레이 부에 공급되는 전송 모우드 정보를 저장하기 위한 전송 모우드 레지스터를 더 포함하는 다이렉트 메모리 액세스 제어장치.
  11. 제10항에 있어서, 다음 전송 어드레스와 전송될 데이터의 바이트들이 얼마나 많이 남아있는가를 나타내는 바이트 카운트를 출력하기 위하여 상기 내부 버스에 전송된 산술 논리연산장치와, 상기 산술 논리연산장치로부터의 바이트 카운트와 전송 어드레스를 각각 저장하기 위한 바이트 카운트 레지스터와 전송 어드레스 레지스터를 더 포함하고, 상기 바이트 카운트 레지스터와 상기 전송 어드레스 레지스터가 각각 그 안에 저장된 바이트 카운트와 전송 어드레스의 적어도 일부를 상기 프로그램어블 논리 어레이부에 공급하는 다이렉트 메모리 액세스 제어장치.
  12. 제1항에 있어서, 상기 프로그램어블 논리 어레이부가 전송 요구에 따라 상기 프로그램어블 논리 어레이부로 부터의 리이드-아웃(read-out)을 제어 하기 위한 타이밍 제어부와, AND회로부, OR회로부를 포함하는 다이렉트 메모리 엑세스 제어장치.
  13. 제1항에 있어서, 상기 프로그램어블 논리 어레이부가, 전송 요구, 전송 모우드 정보, 전송 어드레스와 바이트 카운트의 적어도 일부를 포함하는 입력 조건들이 공급되고, 상기 내부 버스에 접속되고, 소정수의 시스템 클럭 싸이클에 대응하는 1전송 싸이클 동안에 랜덤 논리에 의하여 다음 전송 싸이클에 필요한 제어용정보를 출력하는 프로그램어블 논리 어레이와, 상기 프로그램어블 논리 어레이의 출력을 기초로 하여 다음 전송 상태를 나타내는 정보를 갱신하고, 이 정보를 상기 입력조건들의 일부로서 상기 프로그램어블 논리 어레이에 공급하기 위하여 상기 프로그램어블 논리 어레이에 접속된 상태 지시 회로를 갖는 다이렉트 메모리 액세스 제어장치.
  14. 제13항에 있어서, 상기 프로그램어블 논리 어레이부가 데이터의 재배열을 지시하는 정보를 상기 데이터 핸들러에 출력하는 다이렉트 메모리 액세스 제어장치.
  15. 제13항에 있어서, 상기 프로그램어블 논리 어레이부가, 다음 데이터 전송이 소오스 장치의 전송 처리에 관한 것인지 아니면 데스티네이션 장치의 전송 처리에 관한 것인지를 나타내는 정보를 출력하고, 상기 소오스와 데스티네이션 장치가 각각 상기 입/출력 장치와 상기 메모리 장치, 또는 그 반대인 다이렉트 메모리 엑세스 제어장치와.
  16. 제13항에 있어서, 상기 프로그램어블 논리 어레이부가 현재 행해지는 처리의 반복을 지시하는 정보를 출력하고, 이 정보를 상기 데이터 핸들러에 공급하는 다이렉트 메모리 액세스 제어장치.
  17. 제13항에 있어서, 다음 전송 어드레스와 전송해야할 데이터의 바이트들이 얼마나 많이 남아 있는가를 나타내는 바이트 카운트를 출력하기 위하여 상기 내부 버스에 접속되는 산술 논리 연산 장치를 더 포함하는 다이렉트 메모리 액세스 제어장치.
  18. 제17항에 있어서, 상기 프로그램어블 논리 어레이부가 적어도 다음 전송 어드레스를 계산하기 위한 정보를 출력하고, 이 정보를 상기 산술 논리연산 장치에 공급하는 다이렉트 메모리 액세스 제어장치.
  19. 제13항에 있어서, 외부의 전송 요구를 수신하고, 그 외부 전송 요구를 전송 요구로서 상기 프로그램어블 논리 어레이부에 공급하기 위한 요구 핸들러를 더 포함하는 다이렉트 메모리 액세스 제어장치.
  20. 제19항에 있어서, 상기 요구 핸들러가 외부 전송 요구들의 우선순위를 결정하기 위한 수단과 다이렉트메모리 액세스 제어장치의 내부 처리를 개시하기 위한 수단을 포함하는 다이렉트 메모리 액세스 제어장치.
  21. 제19항에 있어서, 상기 프로그램어블 논리 어레이부가 현재 전송의 종료를 나타내는 정보를 출력하고, 이 정보를 상기 요구 핸들러에 공급하는 다이렉트 메모리 액세스 제어장치.
  22. 제13항에 있어서, 상기 프로그램어블 논리 어레이부에 공급되는 전송 모우드 정보를 저장하기 위한 전송 모우드 레지스터를 더 포함하는 다이렉트 메모리 액세스 제어장치.
  23. 제22항에 있어서, 다음 전송 어드레스와 전송될 데이터의 바이트들이 얼마나 많이 남아있는가를 나타내는 바이트 카운트를 출력하기 위하여 상기 내부 버스에 접속되는 산술 논리 연산장치와, 상기 산술 논리 연산장치로부터의 바이트 카운트와 전송 어드레스를 각각 저장하기 위한 바이트 카운트 레지스터와 전송 어드레스 레지스터를 더 포함하고, 상기 바이트 카운트 레지스터와 상기 전송어드레스 레지스터 각각이 그 안에 저장된 바이트 카운트 와 전송 어드레스의 적어도 일부를 상기 프로그램어블 논리 어레이부에 공급하는 다이렉트 메모리 액세스 제어장치.
  24. 제13항에 있어서, 상기 프로그램어블 논리 어레이부가 AND회로부, OR회로부, 전송요구에 따라 상기 프로그램어블 논리 어레이부로부터의 리이드- 아웃을 제어하기 위한 타이밍 제어부를 포함하는 다이렉트 메모리 액세스 제어장치.
  25. 제1항에 있어서, 상기 프로그램어블 논리 어레이부가 전송요구와 상기 마이크로시이퀀서로 부터의 특정 전송 요구가 공급되는 OR회로를 포함하고, 상기 마이크로시이퀀서가 전송요구를 특정 전송 요구로 처리하는 다이렉트 메모리 액세스 제어장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890001426A 1988-02-08 1989-02-08 프로그램어블 로직 어레이를 갖는 다이렉트 메모리 액세스 제어장치 KR920009448B1 (ko)

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