JPS59112348A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS59112348A JPS59112348A JP57223457A JP22345782A JPS59112348A JP S59112348 A JPS59112348 A JP S59112348A JP 57223457 A JP57223457 A JP 57223457A JP 22345782 A JP22345782 A JP 22345782A JP S59112348 A JPS59112348 A JP S59112348A
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- JP
- Japan
- Prior art keywords
- parity
- data
- check
- signal
- data processing
- Prior art date
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- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野の説明）
本発明はデータ処理装置に関するもので、特に、データ
処理装置におけるチェック回路に関するものである。
処理装置におけるチェック回路に関するものである。
（従来技術の説明）
従来のこの種のデータ処理装置は、パリティ付きデータ
を少なくとも１組入力し該パリティ伺きデータを処理す
るデータ処理部と、該データ処理部に制御信号を送出し
て前記データ処理を指示する制御部と、該制御部から出
力される前記制御信号のうちの予め定められた制御信号
に応答して再生指示信号を出力する再生指示回路と、該
再生指示信号の入力があると前記データ処理部から出力
される前記データ処理後のパリティ信号の論理値と逆の
論理値をパリティ信号として出力する再生回路と、該再
生回路が出力するパリティ信号および前記データ処理部
が出力する前記データ処理後 □のデータビットに保
持する少なくとも１つのレジスタあるいは記憶手段と、
該レジスタあるいは記憶手段からのパリティ信号および
データビットを入力して該データビットのパリティチェ
ックを行なう前記レジスタあるいは記憶手段ごとのパリ
ティチェック回路とから構成されている。
を少なくとも１組入力し該パリティ伺きデータを処理す
るデータ処理部と、該データ処理部に制御信号を送出し
て前記データ処理を指示する制御部と、該制御部から出
力される前記制御信号のうちの予め定められた制御信号
に応答して再生指示信号を出力する再生指示回路と、該
再生指示信号の入力があると前記データ処理部から出力
される前記データ処理後のパリティ信号の論理値と逆の
論理値をパリティ信号として出力する再生回路と、該再
生回路が出力するパリティ信号および前記データ処理部
が出力する前記データ処理後 □のデータビットに保
持する少なくとも１つのレジスタあるいは記憶手段と、
該レジスタあるいは記憶手段からのパリティ信号および
データビットを入力して該データビットのパリティチェ
ックを行なう前記レジスタあるいは記憶手段ごとのパリ
ティチェック回路とから構成されている。
このような従来構成においては、データ処理部における
データ処理の結果によシバリティが乱れると、再生回路
によシ乱れたパリティビットを再生しているため、ハー
ドウェアの増量化とパリティチェック時間の増大化とを
招くという欠点がある。
データ処理の結果によシバリティが乱れると、再生回路
によシ乱れたパリティビットを再生しているため、ハー
ドウェアの増量化とパリティチェック時間の増大化とを
招くという欠点がある。
（発明の詳細な説明）
本発明の目的はハードウェアの少量化とパリティチェッ
ク時間の短縮化が可能なデータ処理装置を提供すること
にある。
ク時間の短縮化が可能なデータ処理装置を提供すること
にある。
（発明の構成）
本発明の装置はパリティ付きデータを少々くとも１組入
力し該パリティ付きデータを処理するデータ処理部と、
該データ処理部に制御信号を送出して前記データ処理を
指示する制御部と、前記制御信号のうちの予め定められ
た制御信号に応答してチェック許否信号を送出するチェ
ック許否決定回路と、該チェック許否信号と前記データ
処理部からの前記データ処理後のパリティ信号及びデー
タビットを保持する少なくとも１つのレジスタあるいは
記憶手段と、該レジスタあるいは記憶手段からのパリテ
ィ信号及びデータビットを入力として該データビットの
パリティチェックをする前記レジスタあるいは記憶手段
ごとのパリティチェック回路と、前記レジスタあるいは
記憶手段からのチェック許否信号に応答して前記パリテ
ィチェック回路からの出力をゲートする前記パリティチ
ェック回路ごとのゲート手段とを有することを特徴とす
る。
力し該パリティ付きデータを処理するデータ処理部と、
該データ処理部に制御信号を送出して前記データ処理を
指示する制御部と、前記制御信号のうちの予め定められ
た制御信号に応答してチェック許否信号を送出するチェ
ック許否決定回路と、該チェック許否信号と前記データ
処理部からの前記データ処理後のパリティ信号及びデー
タビットを保持する少なくとも１つのレジスタあるいは
記憶手段と、該レジスタあるいは記憶手段からのパリテ
ィ信号及びデータビットを入力として該データビットの
パリティチェックをする前記レジスタあるいは記憶手段
ごとのパリティチェック回路と、前記レジスタあるいは
記憶手段からのチェック許否信号に応答して前記パリテ
ィチェック回路からの出力をゲートする前記パリティチ
ェック回路ごとのゲート手段とを有することを特徴とす
る。
（この発明の詳細な説明）
次に本発明について図を参照して詳細に説明する。
図に示す本発明の一実施例は、マイクロプログラム制御
部１と、データ処理部２と、チェック許否決定回路４と
、レジスタ８と、レジスタファイル９と、２個のパリテ
ィチェック回路１０．１１と、２個のゲート回路１２．
１３とから構成されている。
部１と、データ処理部２と、チェック許否決定回路４と
、レジスタ８と、レジスタファイル９と、２個のパリテ
ィチェック回路１０．１１と、２個のゲート回路１２．
１３とから構成されている。
マイクロプログラム制御部１はデータ処理部２に対し、
論理演算、算術演算、データシフト、データ選択及びデ
ータマスク処理等を複数の制御信号３を介し指示する。
論理演算、算術演算、データシフト、データ選択及びデ
ータマスク処理等を複数の制御信号３を介し指示する。
また、制御信号３の１部あるいは全部がチェック許否決
定回路４に入力される０ チェック許否決定回路４は入力された制御信号３の１部
あるいは全部をデコード接することによ１シ、次の２つ
の場合を検出してチェック許否信号５を出力する。すな
わち、データ処理部２によって出力されるパリティ付き
データのパリティビット６に対するデータビット７の１
１″（または１ｏｌ）の数の偶奇の関係がデータ処理部
２に入力されたパリティ付きの２つの入力データ１２ｏ
、２１４と５− 同じ関係の場合あるいは、データ処理部２で処理された
データに対し簡単な論理でパリティビットが生成出来る
場合である。
定回路４に入力される０ チェック許否決定回路４は入力された制御信号３の１部
あるいは全部をデコード接することによ１シ、次の２つ
の場合を検出してチェック許否信号５を出力する。すな
わち、データ処理部２によって出力されるパリティ付き
データのパリティビット６に対するデータビット７の１
１″（または１ｏｌ）の数の偶奇の関係がデータ処理部
２に入力されたパリティ付きの２つの入力データ１２ｏ
、２１４と５− 同じ関係の場合あるいは、データ処理部２で処理された
データに対し簡単な論理でパリティビットが生成出来る
場合である。
一方データ処理部２は入力データ２０．２１のうちの一
方を選択処理する場合やローテーシ日ンシフト処理でビ
ットマスクをしない場合などのようにデータビットの”
１” （または’ｏ”）の数の個物の関係が入力データ
２０，２１における偶奇関係と変わらないような処理に
対しては、処理されるデータに付加されたパリティ信号
をそのままパリティ信号６として出力する。
方を選択処理する場合やローテーシ日ンシフト処理でビ
ットマスクをしない場合などのようにデータビットの”
１” （または’ｏ”）の数の個物の関係が入力データ
２０，２１における偶奇関係と変わらないような処理に
対しては、処理されるデータに付加されたパリティ信号
をそのままパリティ信号６として出力する。
また、データ処理部２で演算動作を行なう場合もデータ
処理部２における演算器でデータスルー。
処理部２における演算器でデータスルー。
排他的論理和演算、データオールＩ Ｉ Ｍデータオー
ル１０１などのように上記偶奇関係が乱れてもパリティ
ビットが容易に再生できるような処理の場合には、デー
タ処理部２がパリティビットを再生してパリティ信号６
として出力する。すなわち、データスルーの場合には入
力データ２０，２１のうちノテータスルー指示されたデ
ータのバリティビッ６− オール１０″の処理に対しては定数の論理値をパリティ
ピットとする。
ル１０１などのように上記偶奇関係が乱れてもパリティ
ビットが容易に再生できるような処理の場合には、デー
タ処理部２がパリティビットを再生してパリティ信号６
として出力する。すなわち、データスルーの場合には入
力データ２０，２１のうちノテータスルー指示されたデ
ータのバリティビッ６− オール１０″の処理に対しては定数の論理値をパリティ
ピットとする。
データ処理部２より出力されるデータがマイクロプログ
ラム制御部１の指示によって、レジスタ８あるいはレジ
スタファイル９に書き込まれるときには、パリティ信号
６及びチェック許否信号５も同じようにレジスタ８ある
いはレジスタファイル９に書き込まれる。
ラム制御部１の指示によって、レジスタ８あるいはレジ
スタファイル９に書き込まれるときには、パリティ信号
６及びチェック許否信号５も同じようにレジスタ８ある
いはレジスタファイル９に書き込まれる。
次に、パリティチェック回路１０．１１はそれぞれレジ
スタ８およびレジスタファイル９から出力されるデータ
ビット１８．１９とパリティ信号１６゜１７との関係を
チェックしその結果を出力するが、それぞれゲート回路
１２，１３によシ上記データピッ）１８．１９及びパリ
ティ信号１６．１７とに対するチェック許否信号１４に
よってゲートされチェックが妥当と認められた時にのみ
前記パリティチェック回路１０，１１の出力を出力する
。
スタ８およびレジスタファイル９から出力されるデータ
ビット１８．１９とパリティ信号１６゜１７との関係を
チェックしその結果を出力するが、それぞれゲート回路
１２，１３によシ上記データピッ）１８．１９及びパリ
ティ信号１６．１７とに対するチェック許否信号１４に
よってゲートされチェックが妥当と認められた時にのみ
前記パリティチェック回路１０，１１の出力を出力する
。
なお、データ処理部２は空き時間にマイクロプログラム
制御部１により、期待値データとの突合せチェックを行
なうようになっているため、すべての回路のチェックが
行なわれることになる。
制御部１により、期待値データとの突合せチェックを行
なうようになっているため、すべての回路のチェックが
行なわれることになる。
（発明の詳細な説明）
本発明によれば、以上説明したような構成を採用するこ
とによシ、パリティ信号が乱れるようなデータ処理が行
なわれたデータビットに対するパリティチェックは当面
は省略することになるため、乱れたパリティの再生が不
要になシ、ゲート回路の付加は必要なものの、再生回路
は削除することができ、ハードウェアの少量化とパリテ
ィチェック時間の短縮化ができる。
とによシ、パリティ信号が乱れるようなデータ処理が行
なわれたデータビットに対するパリティチェックは当面
は省略することになるため、乱れたパリティの再生が不
要になシ、ゲート回路の付加は必要なものの、再生回路
は削除することができ、ハードウェアの少量化とパリテ
ィチェック時間の短縮化ができる。
図は本発明の一実施例を示す。
１・・・・・・マイクロプログラム制御部、２・・・・
・・データ処理部、３・・・・・・制御信号、４・・・
・・・チェック許否決定回路、５，１４．１５・・・・
・・チェック許否信号、６゜１６．１８・・・・・・パ
リティ信号、７，１７．１９・・・・・・データビット
、８・・・・・・レジスタ、９・・・・・・レジスタフ
ァイル、１０．１１・・・・・・パリティチェック回路
、１２゜１３・・・・・・ゲート回路、２０．２１・・
・・・・入力データ。 ９−
・・データ処理部、３・・・・・・制御信号、４・・・
・・・チェック許否決定回路、５，１４．１５・・・・
・・チェック許否信号、６゜１６．１８・・・・・・パ
リティ信号、７，１７．１９・・・・・・データビット
、８・・・・・・レジスタ、９・・・・・・レジスタフ
ァイル、１０．１１・・・・・・パリティチェック回路
、１２゜１３・・・・・・ゲート回路、２０．２１・・
・・・・入力データ。 ９−
Claims (1)
- データ処理部に制御信号を送出して前記データ処理を指
示する制御部と、前記制御信号のうちの予め定められた
制御信号に応答してチェック許否信号を送出するチェッ
ク許否決定回路と、該チェック許否信号と前記データ処
理部からの前記データ処理後のパリティ信号及びデータ
ビットを保持する少なくとも１つのレジスタあるいは記
憶手段と、該レジスタあるいは記憶手段からのパリティ
信号及びデータビットを入力として該データビットのパ
リティチェックをする前記レジスタあるいは記憶手段ご
とのパリティチェック回路と、前記レジスタあるいは記
憶手段からのチェック許否信号に応答して前記パリティ
チェック回路からの出力をゲートする前記パリティチェ
ック回路ごとのゲート手段とを有することを特徴とする
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223457A JPS59112348A (ja) | 1982-12-20 | 1982-12-20 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223457A JPS59112348A (ja) | 1982-12-20 | 1982-12-20 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112348A true JPS59112348A (ja) | 1984-06-28 |
| JPS6319898B2 JPS6319898B2 (ja) | 1988-04-25 |
Family
ID=16798446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223457A Granted JPS59112348A (ja) | 1982-12-20 | 1982-12-20 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112348A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140598U (ja) * | 1989-04-28 | 1990-11-26 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086952A (ja) * | 1973-12-03 | 1975-07-12 | ||
| JPS5358739A (en) * | 1976-11-08 | 1978-05-26 | Nec Corp | Control memory unit |
| JPS57758A (en) * | 1980-06-02 | 1982-01-05 | Hitachi Ltd | Computer |
-
1982
- 1982-12-20 JP JP57223457A patent/JPS59112348A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086952A (ja) * | 1973-12-03 | 1975-07-12 | ||
| JPS5358739A (en) * | 1976-11-08 | 1978-05-26 | Nec Corp | Control memory unit |
| JPS57758A (en) * | 1980-06-02 | 1982-01-05 | Hitachi Ltd | Computer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6319898B2 (ja) | 1988-04-25 |
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