JPS6319898B2 - - Google Patents
Info
- Publication number
- JPS6319898B2 JPS6319898B2 JP57223457A JP22345782A JPS6319898B2 JP S6319898 B2 JPS6319898 B2 JP S6319898B2 JP 57223457 A JP57223457 A JP 57223457A JP 22345782 A JP22345782 A JP 22345782A JP S6319898 B2 JPS6319898 B2 JP S6319898B2
- Authority
- JP
- Japan
- Prior art keywords
- parity
- data
- signal
- data processing
- check
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 5
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
（発明の属する技術分野の説明）
本発明はデータ処理装置に関するもので、特
に、データ処理装置におけるチエツク回路に関す
るものである。
に、データ処理装置におけるチエツク回路に関す
るものである。
（従来技術の説明）
従来のこの種のデータ処理装置は、パリテイ付
きデータを少なくとも１組入力し該パリテイ付き
データを処理するデータ処理部と、該データ処理
部に制御信号を送出して前記データ処理を指示す
る制御部と、該制御部から出力される前記制御信
号のうちの予め定められた制御信号に応答して再
生指示信号を出力する再生指示回路と、該再生指
示信号の入力があると前記データ処理部から出力
される前記データ処理後のパリテイ信号の論理値
と逆の論理値をパリテイ信号として出力する再生
回路と、該再生回路が出力するパリテイ信号およ
び前記データ処理部が出力する前記データ処理後
のデータビツトを保持する少なくとも１つのレジ
スタあるいは記憶手段と、該レジスタあるいは記
憶手段からのパリテイ信号およびデータビツトを
入力して該データビツトのパリテイチエツクを行
なう前記レジスタあるいは記憶手段ごとのパリテ
イチエツク回路とから構成されている。
きデータを少なくとも１組入力し該パリテイ付き
データを処理するデータ処理部と、該データ処理
部に制御信号を送出して前記データ処理を指示す
る制御部と、該制御部から出力される前記制御信
号のうちの予め定められた制御信号に応答して再
生指示信号を出力する再生指示回路と、該再生指
示信号の入力があると前記データ処理部から出力
される前記データ処理後のパリテイ信号の論理値
と逆の論理値をパリテイ信号として出力する再生
回路と、該再生回路が出力するパリテイ信号およ
び前記データ処理部が出力する前記データ処理後
のデータビツトを保持する少なくとも１つのレジ
スタあるいは記憶手段と、該レジスタあるいは記
憶手段からのパリテイ信号およびデータビツトを
入力して該データビツトのパリテイチエツクを行
なう前記レジスタあるいは記憶手段ごとのパリテ
イチエツク回路とから構成されている。
このような従来構成においては、データ処理部
におけるデータ処理の結果によりパリテイが乱れ
ると、再生回路により乱れたパリテイビツトを再
生しているため、ハードウエアの増量化とパリテ
イチエツク時間の増大化とを招くという欠点があ
る。
におけるデータ処理の結果によりパリテイが乱れ
ると、再生回路により乱れたパリテイビツトを再
生しているため、ハードウエアの増量化とパリテ
イチエツク時間の増大化とを招くという欠点があ
る。
（発明の目的の説明）
本発明の目的はハードウエアの少量化とパリテ
イチエツク時間の短縮化が可能なデータ処理装置
を提供することにある。
イチエツク時間の短縮化が可能なデータ処理装置
を提供することにある。
（発明の構成）
本発明の装置はパリテイ付きデータを少なくと
も１組入力し該パリテイ付きデータを処理するデ
ータ処理部と、該データ処理部に制御信号を送出
して前記データ処理を指示する制御部と、前記制
御信号のうちの予め定められた制御信号に応答し
てチエツク許否信号を送出するチエツク許否決定
回路と、該チエツク許否信号と前記データ処理部
からの前記データ処理後のパリテイ信号及びデー
タビツトを保持する少なくとも１つのレジスタあ
るいは記憶手段と、該レジスタあるいは記憶手段
からのパリテイ信号及びデータビツトを入力とし
て該データビツトのパリテイチエツクをする前記
レジスタあるいは記憶手段ごとのパリテイチエツ
ク回路と、前記レジスタあるいは記憶手段からの
チエツク許否信号に応答して前記パリテイチエツ
ク回路からの出力をゲートする前記パリテイチエ
ツク回路ごとのゲート手段とを有することを特徴
とする。
も１組入力し該パリテイ付きデータを処理するデ
ータ処理部と、該データ処理部に制御信号を送出
して前記データ処理を指示する制御部と、前記制
御信号のうちの予め定められた制御信号に応答し
てチエツク許否信号を送出するチエツク許否決定
回路と、該チエツク許否信号と前記データ処理部
からの前記データ処理後のパリテイ信号及びデー
タビツトを保持する少なくとも１つのレジスタあ
るいは記憶手段と、該レジスタあるいは記憶手段
からのパリテイ信号及びデータビツトを入力とし
て該データビツトのパリテイチエツクをする前記
レジスタあるいは記憶手段ごとのパリテイチエツ
ク回路と、前記レジスタあるいは記憶手段からの
チエツク許否信号に応答して前記パリテイチエツ
ク回路からの出力をゲートする前記パリテイチエ
ツク回路ごとのゲート手段とを有することを特徴
とする。
（この発明の実施例の説明）
次に本発明について図を参照して詳細に説明す
る。
る。
図に示す本発明の一実施例は、マイクロプログ
ラム制御部１と、データ処理部２と、チエツク許
否決定回路４と、レジスタ８と、レジスタフアイ
ル９と、２個のパリテイチエツク回路１０，１１
と、２個のゲート回路１２，１３とから構成され
ている。
ラム制御部１と、データ処理部２と、チエツク許
否決定回路４と、レジスタ８と、レジスタフアイ
ル９と、２個のパリテイチエツク回路１０，１１
と、２個のゲート回路１２，１３とから構成され
ている。
マイクロプログラム制御部１はデータ処理部２
に対し、論理演算、算術演算、データシフト、デ
ータ選択及びデータマスク処理等を複数の制御信
号３を介し指示する。また、制御信号３の１部あ
るいは全部がチエツク許否決定回路４に入力され
る。
に対し、論理演算、算術演算、データシフト、デ
ータ選択及びデータマスク処理等を複数の制御信
号３を介し指示する。また、制御信号３の１部あ
るいは全部がチエツク許否決定回路４に入力され
る。
チエツク許否決定回路４は入力された制御信号
３の１部あるいは全部をデコードすることによ
り、次の２つの場合を検出してチエツク許否信号
５を出力する。すなわち、データ処理部２によつ
て出力されるパリテイ付きデータのパリテイビツ
ト６に対するデータビツト７の“１”（または
“０”）の数の偶奇の関係がデータ処理部２に入力
されたパリテイ付きの２つの入力データ２０，２
１と同じ関係の場合あるいは、データ処理部２で
処理されたデータに対し簡単な論理でパリテイビ
ツトが生成出来る場合である。
３の１部あるいは全部をデコードすることによ
り、次の２つの場合を検出してチエツク許否信号
５を出力する。すなわち、データ処理部２によつ
て出力されるパリテイ付きデータのパリテイビツ
ト６に対するデータビツト７の“１”（または
“０”）の数の偶奇の関係がデータ処理部２に入力
されたパリテイ付きの２つの入力データ２０，２
１と同じ関係の場合あるいは、データ処理部２で
処理されたデータに対し簡単な論理でパリテイビ
ツトが生成出来る場合である。
一方データ処理部２は入力データ２０，２１の
うちの一方を選択処理する場合やローテーシヨン
シフト処理でビツトマスクをしない場合などのよ
うにデータビツトの“１”（または“０”）の数の
偶奇の関係が入力データ２０，２１における偶奇
関係と変わらないような処理に対しては、処理さ
れるデータに付加されたパリテイ信号をそのまま
パリテイ信号６として出力する。
うちの一方を選択処理する場合やローテーシヨン
シフト処理でビツトマスクをしない場合などのよ
うにデータビツトの“１”（または“０”）の数の
偶奇の関係が入力データ２０，２１における偶奇
関係と変わらないような処理に対しては、処理さ
れるデータに付加されたパリテイ信号をそのまま
パリテイ信号６として出力する。
また、データ処理部２で演算動作を行なう場合
もデータ処理部２における演算器でデータスル
ー、排他的論理和演算、データオール“１”、デ
ータオール“０”などのように上記偶奇関係が乱
れてもパリテイビツトが容易に再生できるような
処理の場合には、データ処理部２がパリテイビツ
トを再生してパリテイ信号６として出力する。す
なわち、データスルーの場合には入力データ２
０，２１のうちのデータスルー指示されたデータ
のパリテイビツトを選択し、排他的論理和演算で
は演算器に入力される入力データ２０，２１の
各々に付加されたパリテイビツトの排他的論理和
演算の逆の論理値をパリテイビツトとし、データ
オール“１”あるいはデータオール“０”の処理
に対しては定数の論理値をパリテイビツトとす
る。
もデータ処理部２における演算器でデータスル
ー、排他的論理和演算、データオール“１”、デ
ータオール“０”などのように上記偶奇関係が乱
れてもパリテイビツトが容易に再生できるような
処理の場合には、データ処理部２がパリテイビツ
トを再生してパリテイ信号６として出力する。す
なわち、データスルーの場合には入力データ２
０，２１のうちのデータスルー指示されたデータ
のパリテイビツトを選択し、排他的論理和演算で
は演算器に入力される入力データ２０，２１の
各々に付加されたパリテイビツトの排他的論理和
演算の逆の論理値をパリテイビツトとし、データ
オール“１”あるいはデータオール“０”の処理
に対しては定数の論理値をパリテイビツトとす
る。
データ処理部２より出力されるデータがマイク
ロプログラム制御部１の指示によつて、レジスタ
８あるいはレジスタフアイル９に書き込まれると
きには、パリテイ信号６及びチエツク許否信号５
も同じようにレジスタ８あるいはレジスタフアイ
ル９に書き込まれる。
ロプログラム制御部１の指示によつて、レジスタ
８あるいはレジスタフアイル９に書き込まれると
きには、パリテイ信号６及びチエツク許否信号５
も同じようにレジスタ８あるいはレジスタフアイ
ル９に書き込まれる。
次に、パリテイチエツク回路１０，１１はそれ
ぞれレジスタ８およびレジスタフアイル９から出
力されるデータビツト１８，１９とパリテイ信号
１６，１７との関係をチエツクしその結果を出力
するが、それぞれゲート回路１２，１３により上
記データビツト１８，１９及びパリテイ信号１
６，１７とに対するチエツク許否信号１４によつ
てゲートされチエツクが妥当と認められた時にの
み前記パリテイチエツク回路１０，１１の出力を
出力する。
ぞれレジスタ８およびレジスタフアイル９から出
力されるデータビツト１８，１９とパリテイ信号
１６，１７との関係をチエツクしその結果を出力
するが、それぞれゲート回路１２，１３により上
記データビツト１８，１９及びパリテイ信号１
６，１７とに対するチエツク許否信号１４によつ
てゲートされチエツクが妥当と認められた時にの
み前記パリテイチエツク回路１０，１１の出力を
出力する。
なお、データ処理部２は空き時間にマイクロプ
ログラム制御部１により、期待値データとの突合
せチエツクを行なうようになつているため、すべ
ての回路のチエツクが行なわれることになる。
ログラム制御部１により、期待値データとの突合
せチエツクを行なうようになつているため、すべ
ての回路のチエツクが行なわれることになる。
（発明の効果の説明）
本発明によれば、以上説明したような構成を採
用することにより、パリテイ信号が乱れるような
データ処理が行なわれたデータビツトに対するパ
リテイチエツクは当面は省略することになるた
め、乱れたパリテイの再生が不要になり、ゲート
回路の付加は必要なものの、再生回路は削除する
ことができ、ハードウエアの少量化とパリテイチ
エツク時間の短縮化ができる。
用することにより、パリテイ信号が乱れるような
データ処理が行なわれたデータビツトに対するパ
リテイチエツクは当面は省略することになるた
め、乱れたパリテイの再生が不要になり、ゲート
回路の付加は必要なものの、再生回路は削除する
ことができ、ハードウエアの少量化とパリテイチ
エツク時間の短縮化ができる。
図は本発明の一実施例を示す。
１……マイクロプログラム制御部、２……デー
タ処理部、３……制御信号、４……チエツク許否
決定回路、５，１４，１５……チエツク許否信
号、６，１６，１８……パリテイ信号、７，１
７，１９……データビツト、８……レジスタ、９
……レジスタフアイル、１０，１１……パリテイ
チエツク回路、１２，１３……ゲート回路、２
０，２１……入力データ。
タ処理部、３……制御信号、４……チエツク許否
決定回路、５，１４，１５……チエツク許否信
号、６，１６，１８……パリテイ信号、７，１
７，１９……データビツト、８……レジスタ、９
……レジスタフアイル、１０，１１……パリテイ
チエツク回路、１２，１３……ゲート回路、２
０，２１……入力データ。
Claims (1)
- １ パリテイ付きデータを少なくとも１組入力し
該パリテイ付きデータを処理するデータ処理部
と、該データ処理部に制御信号を送出して前記デ
ータ処理を指示する制御部と、前記制御信号のう
ちの予め定められた制御信号に応答してチエツク
許否信号を送出するチエツク許否決定回路と、該
チエツク許否信号と前記データ処理部からの前記
データ処理後のパリテイ信号及びデータビツトを
保持する少なくとも１つのレジスタあるいは記憶
手段と、該レジスタあるいは記憶手段からのパリ
テイ信号及びデータビツトを入力として該データ
ビツトのパリテイチエツクをする前記レジスタあ
るいは記憶手段ごとのパリテイチエツク回路と、
前記レジスタあるいは記憶手段からのチエツク許
否信号に応答して前記パリテイチエツク回路から
の出力をゲートする前記パリテイチエツク回路ご
とのゲート手段とを有することを特徴とするデー
タ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223457A JPS59112348A (ja) | 1982-12-20 | 1982-12-20 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223457A JPS59112348A (ja) | 1982-12-20 | 1982-12-20 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112348A JPS59112348A (ja) | 1984-06-28 |
| JPS6319898B2 true JPS6319898B2 (ja) | 1988-04-25 |
Family
ID=16798446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223457A Granted JPS59112348A (ja) | 1982-12-20 | 1982-12-20 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112348A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140598U (ja) * | 1989-04-28 | 1990-11-26 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086952A (ja) * | 1973-12-03 | 1975-07-12 | ||
| JPS5358739A (en) * | 1976-11-08 | 1978-05-26 | Nec Corp | Control memory unit |
| JPS57758A (en) * | 1980-06-02 | 1982-01-05 | Hitachi Ltd | Computer |
-
1982
- 1982-12-20 JP JP57223457A patent/JPS59112348A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5086952A (ja) * | 1973-12-03 | 1975-07-12 | ||
| JPS5358739A (en) * | 1976-11-08 | 1978-05-26 | Nec Corp | Control memory unit |
| JPS57758A (en) * | 1980-06-02 | 1982-01-05 | Hitachi Ltd | Computer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140598U (ja) * | 1989-04-28 | 1990-11-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59112348A (ja) | 1984-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6319898B2 (ja) | ||
| US3618028A (en) | Local storage facility | |
| JPS59121538A (ja) | デ−タ処理装置 | |
| JP2695463B2 (ja) | マイクロコンピュータ | |
| JPH0310129B2 (ja) | ||
| JP3014701B2 (ja) | 情報処理装置 | |
| JP2884620B2 (ja) | ディジタル画像処理装置 | |
| JPH02212952A (ja) | メモリアクセス制御方式 | |
| JPS62236054A (ja) | 半導体記憶装置 | |
| JP2876737B2 (ja) | プログラム事象記録処理方式 | |
| JPS5827540B2 (ja) | 情報処理装置 | |
| JPS6041772B2 (ja) | パリテイ作成回路 | |
| JPS62217346A (ja) | プログラムの不正使用防止方式 | |
| JPS6235703B2 (ja) | ||
| JPH0795265B2 (ja) | 比較回路 | |
| JPH1074190A (ja) | 並列プロセッサ | |
| JPS61110247A (ja) | 記憶装置 | |
| JPH03105630A (ja) | エラー訂正システム | |
| JPH0546389A (ja) | 並列処理装置 | |
| JPS6379136A (ja) | マイクロプログラム制御装置 | |
| JPH024014B2 (ja) | ||
| JPS61294556A (ja) | プログラム誤動作検出方式 | |
| JPH04332997A (ja) | 障害処理システム | |
| JPH01205799A (ja) | メモリ回路試験機 | |
| JPS61175731A (ja) | マイクロプログラム制御方式 |