JPS6041772B2 - パリテイ作成回路 - Google Patents

Description

【発明の詳細な説明】 本発明はパリテイ作成回路に関し、特にデータの一部
を処理して新らたなデータを得、これを前の他のデータ
と連結する場合におけるパリテイ作成回路に関するもの
である。

例えば第１図に示す如く、データ処理装置においてデ
ータ処理回路１から得られたデータ群Ａの一部ａ２、例
えば３番のビットと４番のビットとをデータ処理回路３
に入れてデータ処理を行う場合がしばしばある。

このような場合には、まずパリテイ・チェック回路２に
よりデータ群Ａのパリテイ・チェックを行うとともに、
上記データａ２をデータ処理回路３に入力する。そして
例えは該データ処理回路３により３番が「Ｏ」で４番が
「１上即ち、「Ｏ月の入力データを論理ｏに固定された
「 ００」という値のデータａ。

が出力されることになる。この場合、データ群Ａ（７）
Ｏ番乃至２番により構成されるデータａ、は該データ処
理回路３に入力されず、直接データ処理回路６へ入る。
そして該データ処理回路３から新らしく得られたデー
タａ３と上記ａ、とをパリテイ作成回路４に伝達して新
らしいパリテイ・ビットを得る。それから、上記新らし
いパリテイ・ビットとデータａ。とデータａ、とをパリ
テイ・チェック回路５に導入し、かつ上記データａ、及
びａ。をデータ処理回路６によりデータ処理する。 し
かるに上記第１図に示す如き従来の方式では、データ処
理回路３によりデータａ２が論理的に全部「Ｏ」に固定
される場合でもデータ処理された結果のデータ ａ３と
処理されなかつたデータａ、とを使用してパリテイ作成
回路４によりパリテイ・ビットを作成しなければならな
い。

このためにパリテイ作成回路４が、第３図口に示す如く
、４個のエクスクルシブ・オア回路Ｅ、乃至Ｅ。とイン
バータレとにより構成される非常に複雑な回路を使用し
て、新パリテイ・ビットＰ２を作成せざるを得ない欠点
がある。したがつて本発明はこのような問題点を改善し
たパリテイ作成回路を提供することを目的とするもので
あり、そのために本発明のパリテイ作成回路では、第１
，第２，第３のデータ処理回路とパリテイ作成回路を具
備し、第１のデータ処理回路の出力信号は複数ビットデ
ータ群と該データ群のパリテイビットから成り、該第１
のデータ処理回路の出力信号の複数ビットデータ群はデ
ータａ１とデータＡ２に分割され、第２のデータ処理回
路は該データＡ２を入力し該データＡ２を論理０に固定
してデータＡ３を出力し、パリテイチェック回路を含む
第３のデータ処理回路はパリテイ作成回路の出力ビット
と該データＡ３と該データａ１とを入力するデータ処理
方式において、該パリテイ作成回路は第１のデータ処理
回路の出力信号の複数ビットデータ群のパリテイビット
と該データＡ２を入力して新たに奇数パリテイビットを
得るように構成したことを特徴とするものてある。

以下本発明の一実施例を第２図及ひ第３図イにもとづ゛
き説明する。

第２図は本発明の一実施例回路構成図であり、第３図イ
はーパリテイ作成回路の一具体例を示すものである。

図中、他図と同一符号の部分は同一部を示し、７はパリ
テイ作成回路、Ｅ１及びＥ２はそれぞれエクスクルシブ
・オア回路である。

ただし、ここでは奇数パリテイの場合について説明する
。いま第２図において、データ処理回路１からデータ群
Ａが出力される。

該データ群ＡのうちデータＡ２はデータ処理回路３によ
りデータＡ３に処理される。上記データ処理回路３は入
力に対応してあらかじめ定められた出力を得るように構
成され、例えばデータＡ３を論理「０」に固定する機能
を有するものであり、したがつてデータＡ３は「００」
として出力されることになる。上記データ群Ａはその一
部のデータＡ２がデータＡ３に変換されるもので、当然
これに応じそのパリテイ●ビットＰ１も新パリテイ●ビ
ットＰ３に変換される必要がある。

この場合、データＡ２とパリテイ・ビットＰ１とに応じ
て新パリテイ・ビットＰ２が作成されるものである。新
パリテイ・ビットＰ２を作成する回路の一例を第３図イ
に示す。

データＡ３は各ビット毎にエクスクルシブ・オア回路Ｅ
１に伝達される。そしてパリテイ・ビットＰ１はエクス
クルシブ・オア回路Ｅ２に伝達される。該エクスクルシ
ブ・オア回路Ｅ２の他の入力回路には上記エクスクルシ
ブ・オア回路Ｅ１の出力が伝達されることになる。した
がつていまデータＡ３は「１０」でありパリテイ・ビッ
トＰ１は「１」てあるので、上記エクスクルシブ・オア
回路Ｅ１から論理［１」が出力され、この結果上記エク
スクルシブ・オア回路Ｅ２から論理「０」が出力される
ことになる。したがつて、新パリテイ・ビットＰ３は論
理［０」となる。ちなみにデータａ１は「１１月であり
、データＡ３は「００」であるので、奇数パリテイの場
合はパリテイ・ビットとして「Ｏ］が使用されるもので
あり、上記新パリテイ・ビットＰ２はこれと一致する正
確なものであることがわかる。したがつて、この発明に
よれば、第３図口の如き複雑雑なパリテイ作成回路４を
使用せずに、はるかに簡単なパリテイ作成回路７により
パリテイ・ビットを得ることができる。

しかも本発明によればパリテイ・ビットＲ１をもとにし
て新パリテイ・ビットＰ３を作成することになるので、
したがつてパリテイ・ビットＰにエラーが存在しておれ
ば、これにもとすき作成した新パリテイ・ビットＰ２に
もエラーが存在することになる。

したがつてこのエラーが、パリテイ・チェック回路５に
より検出されることになり、かくしてパリテイＰ１にエ
ラーが存在していたことをパリテイ・チェック回路５に
より検出できることに”なる。それ故、第１図に示す、
従来使用されていたパリテイ・チェック回路２を省略す
ることができるので、本発明によれば、データ処理装置
をますます簡単化することが可能となる。そして、本発
明によれば奇数パリテイを使用しているお？、．ケーブ
ル抜けトラブルを素早く検出することもできる。結局本
発明によれば、データ処理の中間において使用されてい
たパリテイ・チェック回路を省略することができるし、
またパリテイ作成回路を非常ｌに簡単な構成により得る
ことができるので、データ処理装置を簡素化することが
可能になる。

【図面の簡単な説明】

第１図は従来のパリテイ作成回路方式によるデータ処理
方式を示し、第２図は本発明におけるパリテイ作成回路
によるデータ処理方式を示し、第３図イは本発明におけ
るパリテイ作成回路の一例を示し、第３図明よ従来のパ
リテイ作成回路方を示す。 図中、１はデータ処理回路、２はパリテイ・チェック回
路、３はデータ処理回路、４はパリテイ作成回路、５は
パリテイ・チェック回路、６はデータ処理回路、７はパ
リテイ作成回路である。

Claims (1)

【特許請求の範囲】
1. １ 第１、第２、第３のデータ処理回路とパリテイ作成
   回路を具備し、第１のデータ処理回路の出力信号は複数
   ビットデータ群と該データ群のパリテイビットから成り
   、該第１のデータ処理回路の出力信号の複数ビットデー
   タ群はデータａ１とデータａ２に分割され、第２のデー
   タ処理回路は該データａ２を入力し該データａ２を論理
   ０に固定してデータａ３を出力し、パリテイチェック回
   路を含む第３のデータ処理回路はパリテイ作成回路の出
   力ビットと該データａ３と該データａ１とを入力するデ
   ータ処理方式において、該パリテイ作成回路は第１のデ
   ータ処理回路の出力信号の複数ビットデータ群のパリテ
   イビットと該データａ２を入力して新たに奇数パリテイ
   ビットを得るように構成したことを特徴とするパリテイ
   作成回路。