JPS6058491B2 - エラ処理方式 - Google Patents
エラ処理方式Info
- Publication number
- JPS6058491B2 JPS6058491B2 JP55186811A JP18681180A JPS6058491B2 JP S6058491 B2 JPS6058491 B2 JP S6058491B2 JP 55186811 A JP55186811 A JP 55186811A JP 18681180 A JP18681180 A JP 18681180A JP S6058491 B2 JPS6058491 B2 JP S6058491B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- information
- control device
- processing unit
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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Description
【発明の詳細な説明】
本発明は中央処理装置、チャネル制御装置、記憶制御装
置、及び記憶装置を有するシステムにおいて、記憶制御
装置および記憶装置で検出したエラーの処理方式に関す
るものである。
置、及び記憶装置を有するシステムにおいて、記憶制御
装置および記憶装置で検出したエラーの処理方式に関す
るものである。
第１図は従来のエラ処理を説明するものであつて、デー
タ処理装置のエラ処理の概要を示すものである。
タ処理装置のエラ処理の概要を示すものである。
第１図において、ＭＳＵは記憶装置、ＭＣＵは記憶制御
装置、ＣＨＰはチャネル制御装置、ＣＰＵは中央処理装
置、０５は処理プログラムをそれぞれ示している。
装置、ＣＨＰはチャネル制御装置、ＣＰＵは中央処理装
置、０５は処理プログラムをそれぞれ示している。
またＡＯとＩとＭｏはアクセス要求情報、ＡｌとＢ１と
Ｍ１は書き込みデータ、Ａ２とＢ２とＭ２はアドレス情
報、ＡｓとＢ３とＭ３はエラー情報、Ａ４とＢ４とＭ４
は読み出しデー −タ、Ａ５はエラーアドレス情報、Ｂ
５はチャネル制御装置からのエラー情報、Ａ６は処理プ
ログラムヘの割り込み情報、Ａ７は処理プログラムから
の指令情報をそれぞれ示している。中央処理装置からの
アクセス要求があると、記憶制御装置は、そのアクセス
要求情報Ｍを解析しそれに伴なうアドレス情報Ａ２、書
き込みデータＡｌをそれぞれ記憶装置へのアドレス情報
Ｍ２、書き込みデータＭ１としてアクセス要求情報Ｍｏ
を記憶装置へ発信する。
Ｍ１は書き込みデータ、Ａ２とＢ２とＭ２はアドレス情
報、ＡｓとＢ３とＭ３はエラー情報、Ａ４とＢ４とＭ４
は読み出しデー −タ、Ａ５はエラーアドレス情報、Ｂ
５はチャネル制御装置からのエラー情報、Ａ６は処理プ
ログラムヘの割り込み情報、Ａ７は処理プログラムから
の指令情報をそれぞれ示している。中央処理装置からの
アクセス要求があると、記憶制御装置は、そのアクセス
要求情報Ｍを解析しそれに伴なうアドレス情報Ａ２、書
き込みデータＡｌをそれぞれ記憶装置へのアドレス情報
Ｍ２、書き込みデータＭ１としてアクセス要求情報Ｍｏ
を記憶装置へ発信する。
記憶装置からの読み出しデータＭ４は中央処理装置への
読み出しデー”夕Ａ４とする。この時記憶装置からの読
み出しデータＭ４にエラを検出した場合もしくは記憶装
置からエラ情報Ｍ３が送られてきた場合には中央処理装
置へエラ情報Ａｓを送ると共にアドレス情報Ａｌをエラ
アドレス情報Ａ５として送る。これにより中央処理装置
はエラ情報Ａｓとエラアドレス情報Ａ５を記憶装置の所
定の番地に格納しておき処理プログラムヘ割込みＡ６を
出す。これにより処理プログラムはすでに格納されてい
るエラ情報Ａｓとエラアドレス情報Ａ５を参照して、エ
ラアドレスが含まれる記憶装置の一部分を初り離し他の
アドレスに割り付け直してプログラムを再試行Ａ７する
。これは、記憶装置の特定のアドレスに固定的なエラが
ある場合等に非常に有効な手段である。
読み出しデー”夕Ａ４とする。この時記憶装置からの読
み出しデータＭ４にエラを検出した場合もしくは記憶装
置からエラ情報Ｍ３が送られてきた場合には中央処理装
置へエラ情報Ａｓを送ると共にアドレス情報Ａｌをエラ
アドレス情報Ａ５として送る。これにより中央処理装置
はエラ情報Ａｓとエラアドレス情報Ａ５を記憶装置の所
定の番地に格納しておき処理プログラムヘ割込みＡ６を
出す。これにより処理プログラムはすでに格納されてい
るエラ情報Ａｓとエラアドレス情報Ａ５を参照して、エ
ラアドレスが含まれる記憶装置の一部分を初り離し他の
アドレスに割り付け直してプログラムを再試行Ａ７する
。これは、記憶装置の特定のアドレスに固定的なエラが
ある場合等に非常に有効な手段である。
ところでチャネル制御装置からのアクセス要求があると
記憶制御装置は中央処理装置からのアクセス要求の場合
とほぼ同様の動作をする。異なる所はエラアドレス情報
は送らないでエラ情報Ｂ３のみを送る、事である。これ
によりチャネル制御装置からエラ情報Ｂ３がエラ情報Ｂ
５として中央処理装置へ送られ、処理プログラムへ割り
込みＡ６がかけられる。これにより処理プログラムは処
理中のプログラムを再試行する。ところが前記の特定の
アドレスに固定的なエラがある場合等では、この様な再
試行は成功しない。かつ、この場合中央処理装置では、
チャネル制御装置側のエラーなのか記憶装置側のエラー
なのかは必らずしも区別できない。そこで従来ではシス
テムを一旦停止して被疑チャネル装置を切離してシステ
ムを再起動してみるのが一般であつた。しかし記憶装置
側のエラーの場合にはこのようなことをしても何の救済
にもならず、記憶装置側のエラーであることが推定され
るにとどまる。このようにシステムを一旦停止して再試
行したり、記憶装置側のエラーであることの識別に手間
を要することは、オンライン化が進んでいる現状では非
常に不都合なことである。本発明はこのような従来の問
題点を解決し、中央処理装置のソフトウェアによつて容
易にエラー箇所の切分けとシステムの再構成を（システ
ムを停止することなく）可能にすることを目的としてい
る。
記憶制御装置は中央処理装置からのアクセス要求の場合
とほぼ同様の動作をする。異なる所はエラアドレス情報
は送らないでエラ情報Ｂ３のみを送る、事である。これ
によりチャネル制御装置からエラ情報Ｂ３がエラ情報Ｂ
５として中央処理装置へ送られ、処理プログラムへ割り
込みＡ６がかけられる。これにより処理プログラムは処
理中のプログラムを再試行する。ところが前記の特定の
アドレスに固定的なエラがある場合等では、この様な再
試行は成功しない。かつ、この場合中央処理装置では、
チャネル制御装置側のエラーなのか記憶装置側のエラー
なのかは必らずしも区別できない。そこで従来ではシス
テムを一旦停止して被疑チャネル装置を切離してシステ
ムを再起動してみるのが一般であつた。しかし記憶装置
側のエラーの場合にはこのようなことをしても何の救済
にもならず、記憶装置側のエラーであることが推定され
るにとどまる。このようにシステムを一旦停止して再試
行したり、記憶装置側のエラーであることの識別に手間
を要することは、オンライン化が進んでいる現状では非
常に不都合なことである。本発明はこのような従来の問
題点を解決し、中央処理装置のソフトウェアによつて容
易にエラー箇所の切分けとシステムの再構成を（システ
ムを停止することなく）可能にすることを目的としてい
る。
そのために本発明ではチャネル制御装置からのアクセス
要求があると記憶制御装置はチャネル制御装置へ、エラ
情報Ｂ３を送るだけでなく、これにチャネル制御装置か
らのアクセス要求によるエラであるという情報を付加し
てエラ情報Ａ３とエラアドレス情報Ａ５を中央処理装置
へも送る．ようにする。これにより中央処理装置及び処
理プログラムは、中央処理装置が出したアクセス要求に
対するエラの処理と同様に処理を行ない、プログラム、
を再試行する。これにより前記の欠点を補なう事が出来
る。第２図は本発明の記憶制御装置の一実施例ブロック
図であつて、ＡＯないしＡ５、ＢＯないしＢ４，ＭＯな
いしＭ４は第１図のものにそれぞれ対応する。
要求があると記憶制御装置はチャネル制御装置へ、エラ
情報Ｂ３を送るだけでなく、これにチャネル制御装置か
らのアクセス要求によるエラであるという情報を付加し
てエラ情報Ａ３とエラアドレス情報Ａ５を中央処理装置
へも送る．ようにする。これにより中央処理装置及び処
理プログラムは、中央処理装置が出したアクセス要求に
対するエラの処理と同様に処理を行ない、プログラム、
を再試行する。これにより前記の欠点を補なう事が出来
る。第２図は本発明の記憶制御装置の一実施例ブロック
図であつて、ＡＯないしＡ５、ＢＯないしＢ４，ＭＯな
いしＭ４は第１図のものにそれぞれ対応する。
１ないし１７はＡＯないしＭ４の各情報のレジスタ、２
３ないし２７はＡＮＤゲート、２８は０Ｒゲート、１８
はアクセス制御回路、１９ないし２０は選択回路、２１
はエラ検出回路、ＣＯないしＣ３は制御信号を示してい
る。
３ないし２７はＡＮＤゲート、２８は０Ｒゲート、１８
はアクセス制御回路、１９ないし２０は選択回路、２１
はエラ検出回路、ＣＯないしＣ３は制御信号を示してい
る。
中央処理装置からのアクセス要求情報ＡＯがあると記憶
制御装置ではその内容がアクセス制御回路１８で解析さ
れ、読み出し要求であればアドレス情報Ａ２が入つてい
るレジスタ５を選択回路２０により選択してレジスタ１
４へ入れる。
制御装置ではその内容がアクセス制御回路１８で解析さ
れ、読み出し要求であればアドレス情報Ａ２が入つてい
るレジスタ５を選択回路２０により選択してレジスタ１
４へ入れる。
また、書き込み要求であればレジスタ５を選択回路２０
により選択してレジスタ１４へ入れ、書き込みデータＡ
１が入つているレジスタ３を選択回路１９で選択してレ
ジスタ１３へ入れる。この時アクセス制御回路１８から
のアクセス要・求情報がレジスタ１２へ入り、前記のレ
ジスタ１３，１４の情報とともにそれぞれアクセス要求
情報ＭＯ書き込みデータＭ１アドレス情報Ｍ２として記
憶装置へ送られる。
により選択してレジスタ１４へ入れ、書き込みデータＡ
１が入つているレジスタ３を選択回路１９で選択してレ
ジスタ１３へ入れる。この時アクセス制御回路１８から
のアクセス要・求情報がレジスタ１２へ入り、前記のレ
ジスタ１３，１４の情報とともにそれぞれアクセス要求
情報ＭＯ書き込みデータＭ１アドレス情報Ｍ２として記
憶装置へ送られる。
所定の時間の後、記憶装置から読み出し要求であれば読
み出しデータＭ４が送られてくる。
み出しデータＭ４が送られてくる。
また読み出し要求でも書き込み要求でも記憶装置でエラ
を検出した場合にはエラ情報Ｍ３が送られてくる。エラ
情報Ｍ３、読み出しデータＭ４はそれぞれレジスタ１６
，１７に入り、読み出しデータはエラ検出回路２１で判
定される。
を検出した場合にはエラ情報Ｍ３が送られてくる。エラ
情報Ｍ３、読み出しデータＭ４はそれぞれレジスタ１６
，１７に入り、読み出しデータはエラ検出回路２１で判
定される。
ここでエラが検出されるかエラ情報Ｍ３がある場合には
制御信号ＣＯが０Ｎになり、ＡＮＤゲート２３，２４が
開き、記憶装置のエラ情報とエラ検出回路のエラ情報が
ＣＲゲート２８とＡＮＤゲート２４を通してレジスタ８
へ入る。また選択回路２０の出力のアドレス情報Ａ２は
、ＮＮＰゲート２３を通してレジスタ７へ入る。レジス
タ７，８の内容はそれぞれエラアドレス情報Ａ５、エラ
情報Ａ３として中央処理装置へ送る。これにより中央処
理装置では前に述べた処理がなされ、プログラムの再試
行がなされる。チャネル制御装置からのアクセス要求情
報ＢＯがあると、アドレス情報Ｂ２が入つているレジス
タ６を選択回路２０により選択してレジスタ１４に入れ
る。
制御信号ＣＯが０Ｎになり、ＡＮＤゲート２３，２４が
開き、記憶装置のエラ情報とエラ検出回路のエラ情報が
ＣＲゲート２８とＡＮＤゲート２４を通してレジスタ８
へ入る。また選択回路２０の出力のアドレス情報Ａ２は
、ＮＮＰゲート２３を通してレジスタ７へ入る。レジス
タ７，８の内容はそれぞれエラアドレス情報Ａ５、エラ
情報Ａ３として中央処理装置へ送る。これにより中央処
理装置では前に述べた処理がなされ、プログラムの再試
行がなされる。チャネル制御装置からのアクセス要求情
報ＢＯがあると、アドレス情報Ｂ２が入つているレジス
タ６を選択回路２０により選択してレジスタ１４に入れ
る。
書き込み要求であれば、さらに書き込みデータＢ１が入
つているレジスタ４を選択回路１９で選択してレジスタ
１３へ入れる。この時アクセス制御回路１８からのアク
セス要求情報がレジスタ１２へ入り前記のレジスタ１３
，１４の情報とともにそれぞれアクセス要求情報ＭＯ書
き込みデータＭ１アドレス情報Ｍ２として記憶装置に送
る。
つているレジスタ４を選択回路１９で選択してレジスタ
１３へ入れる。この時アクセス制御回路１８からのアク
セス要求情報がレジスタ１２へ入り前記のレジスタ１３
，１４の情報とともにそれぞれアクセス要求情報ＭＯ書
き込みデータＭ１アドレス情報Ｍ２として記憶装置に送
る。
所定の時間の後、記憶装置から読み出し要求であれば読
み出しデータＭ４が送られてくる。
み出しデータＭ４が送られてくる。
また、読み出し要求でも書き込み要求でも、記憶装置で
エラを検出した場合にはエラ情報Ｍ３が送られてくる。
エラ情報Ｍ３、読み出しデータＭ４はそれぞれレジスタ
１６，１７に入り、読み出しデータはエラ検出回路２１
で判定される。
エラを検出した場合にはエラ情報Ｍ３が送られてくる。
エラ情報Ｍ３、読み出しデータＭ４はそれぞれレジスタ
１６，１７に入り、読み出しデータはエラ検出回路２１
で判定される。
ここでエラが検出されるか、エラ情報Ｍ３がある場合に
は、制御信号Ｃ１が０Ｎになり、ＡＮＤゲート２３，２
４，２５が開き記憶装置のエラ情報とエラ検出回路のエ
ラ情報が０Ｒゲート２８とＡＮＤゲート２４を通してレ
ジスタ８へ入り、ＡＮＤゲート２５を通してレジスタ９
へ入る。また、選択回路２０の出力のアドレス情報Ｂ２
はＡＮＤゲート２３を通してレジスタ７へ入る、レジス
タ７，８の内容はそれぞれエラアドレス情報Ａ５、エラ
情報Ａ３として中央処理装置へ送る、レジスタ９の内容
はエラ情報Ｂ３としてチャネル制御装置へ送る。これに
よりチャネル制御装置からのアクセス要求によるエラ処
理も中央処理装置からのアクセス要求によるエラ処理と
同様の処理が中央処理装置でなされ、有効にプログラム
の再試行がなされる。また記憶装置の特定アドレスの固
定エラーである場合には交替メモリへの切替え等の処理
が速かに行なえ、システムを停止することなくオンライ
ン業務に何ら影響を与えることなく実行を続けることが
可能となる。
は、制御信号Ｃ１が０Ｎになり、ＡＮＤゲート２３，２
４，２５が開き記憶装置のエラ情報とエラ検出回路のエ
ラ情報が０Ｒゲート２８とＡＮＤゲート２４を通してレ
ジスタ８へ入り、ＡＮＤゲート２５を通してレジスタ９
へ入る。また、選択回路２０の出力のアドレス情報Ｂ２
はＡＮＤゲート２３を通してレジスタ７へ入る、レジス
タ７，８の内容はそれぞれエラアドレス情報Ａ５、エラ
情報Ａ３として中央処理装置へ送る、レジスタ９の内容
はエラ情報Ｂ３としてチャネル制御装置へ送る。これに
よりチャネル制御装置からのアクセス要求によるエラ処
理も中央処理装置からのアクセス要求によるエラ処理と
同様の処理が中央処理装置でなされ、有効にプログラム
の再試行がなされる。また記憶装置の特定アドレスの固
定エラーである場合には交替メモリへの切替え等の処理
が速かに行なえ、システムを停止することなくオンライ
ン業務に何ら影響を与えることなく実行を続けることが
可能となる。
第１図は従来のエラー処理方式を示すシステム概要ブロ
ック図、第２図は本発明の一実施例回路ブロック図であ
る。 図中、ＡＯ，ＢＯはアクセス要求情報、Ａｌ，Ｂｌは書
き込みデータ、Ａ２，Ｂ２はアドレス情報、Ａ３，Ｂ３
はエラー情報、Ａ４，Ｂ４は読み出しデータ、Ａ５はエ
ラーアドレスであり、夫々Ａは中央処理装置、Ｂはチャ
ネル制御装置に関する信号である。
ック図、第２図は本発明の一実施例回路ブロック図であ
る。 図中、ＡＯ，ＢＯはアクセス要求情報、Ａｌ，Ｂｌは書
き込みデータ、Ａ２，Ｂ２はアドレス情報、Ａ３，Ｂ３
はエラー情報、Ａ４，Ｂ４は読み出しデータ、Ａ５はエ
ラーアドレスであり、夫々Ａは中央処理装置、Ｂはチャ
ネル制御装置に関する信号である。
Claims (1)
- １ 中央処理装置またはチャネル制御装置から記憶装置
へのアクセスが記憶制御装置を介して行なわれるシステ
ムにおいて、該アクセスによるエラが記憶制御装置で検
出された場合、その旨をアクセス要求元へ報告し、合せ
て該アクセス要求元がチャネル制御装置である場合には
、チャネル制御装置からのアクセスによりエラを検出し
た事と当該アクセスのアドレス情報とを中央処理装置へ
も報告する事を特徴とするエラ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55186811A JPS6058491B2 (ja) | 1980-12-26 | 1980-12-26 | エラ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55186811A JPS6058491B2 (ja) | 1980-12-26 | 1980-12-26 | エラ処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109062A JPS57109062A (en) | 1982-07-07 |
| JPS6058491B2 true JPS6058491B2 (ja) | 1985-12-20 |
Family
ID=16194999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55186811A Expired JPS6058491B2 (ja) | 1980-12-26 | 1980-12-26 | エラ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6058491B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60207986A (ja) * | 1984-04-02 | 1985-10-19 | Toshiba Corp | デ−タ処理システム |
-
1980
- 1980-12-26 JP JP55186811A patent/JPS6058491B2/ja not_active Expired
Non-Patent Citations (1)
| Title |
|---|
| IBM SYSTEM PRIRCIPLES OF OPERATION=1980 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109062A (en) | 1982-07-07 |
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