JPS62239497A - 記憶装置 - Google Patents
記憶装置Info
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- JPS62239497A JPS62239497A JP8219786A JP8219786A JPS62239497A JP S62239497 A JPS62239497 A JP S62239497A JP 8219786 A JP8219786 A JP 8219786A JP 8219786 A JP8219786 A JP 8219786A JP S62239497 A JPS62239497 A JP S62239497A
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- 230000004044 response Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- RZZPDXZPRHQOCG-OJAKKHQRSA-O CDP-choline(1+) Chemical compound O[C@@H]1[C@H](O)[C@@H](COP(O)(=O)OP(O)(=O)OCC[N+](C)(C)C)O[C@H]1N1C(=O)N=C(N)C=C1 RZZPDXZPRHQOCG-OJAKKHQRSA-O 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は記憶装置に関するものであり、特に。
その所要部を２重に設けることによって、データのリー
ド会ライドリクエストの受付けが円滑に行なわれるよう
にした記憶装置に関するものである。
ド会ライドリクエストの受付けが円滑に行なわれるよう
にした記憶装置に関するものである。
笛、？＠Ｉｒｋ−従去の記憶装置の概略構成を示すブロ
ック図であり、この第３図において、（ハは所要のデー
タを記憶するためのダイナミックＲＡＭ群（メモリ部）
であって、これに接続されているものは、データのり−
ド嗜ライトのときのメモリアドレスを一時的に格納する
アドレスレジスタ（２）、読み出されたデータを一時的
に格納するリードデータレジスタ（３）、および、書き
込まれるデータを一時的に格納するライトデータレジス
タ（１，ｔｌである。
ック図であり、この第３図において、（ハは所要のデー
タを記憶するためのダイナミックＲＡＭ群（メモリ部）
であって、これに接続されているものは、データのり−
ド嗜ライトのときのメモリアドレスを一時的に格納する
アドレスレジスタ（２）、読み出されたデータを一時的
に格納するリードデータレジスタ（３）、および、書き
込まれるデータを一時的に格納するライトデータレジス
タ（１，ｔｌである。
そして、アドレスレジスタ（２１は対応のアドレスバス
（５）に接続されており、また、リードデータレジスタ
（Ｊｌおよび：、ｒ−データレジスタ（グ１はデータバ
ス（６）に接続されている。なお、これらのアドレスバ
ス（ｊｌおよびデータバス（６）は、通常１例えばメモ
リ部（ハに対するデータのリード・ライドリクエスト信
号のような各種の制御信号を伝送するための制御信号線
を含むメモリパス（図示されない）に統合されているも
のである、 次に動作について説明する。いま５例えば、メモリ部（
１）に対するデータのライドリクエストがメモＩＪ ハ
ス内の所定の制御信号線を介して発せられたものとする
、このときには、メモリ部（１）の目標アドレスがアド
レスバス（５）ヲ介してアドレスレジスタ（，２１Ｋセ
ットされ、これとともに、当該目標アドレスに書込まれ
るべきデータがデータバス（６）を介してライトデータ
レジスタ（ダ１にセットされる。
（５）に接続されており、また、リードデータレジスタ
（Ｊｌおよび：、ｒ−データレジスタ（グ１はデータバ
ス（６）に接続されている。なお、これらのアドレスバ
ス（ｊｌおよびデータバス（６）は、通常１例えばメモ
リ部（ハに対するデータのリード・ライドリクエスト信
号のような各種の制御信号を伝送するための制御信号線
を含むメモリパス（図示されない）に統合されているも
のである、 次に動作について説明する。いま５例えば、メモリ部（
１）に対するデータのライドリクエストがメモＩＪ ハ
ス内の所定の制御信号線を介して発せられたものとする
、このときには、メモリ部（１）の目標アドレスがアド
レスバス（５）ヲ介してアドレスレジスタ（，２１Ｋセ
ットされ、これとともに、当該目標アドレスに書込まれ
るべきデータがデータバス（６）を介してライトデータ
レジスタ（ダ１にセットされる。
そして、ライトデータレジスタ（り）にセットされてい
るデータは、ある所定の時点において、メモリ部（ハの
該当するアドレスに書き込まれることになる、これに対
して、メモリ部（ハに対するデータのリードリクエスト
が発せられたものとすると、所要のデータを読み出すた
めのメモリ部（ハの目標アドレスがアドレスレジスタ（
２）にセットされてから。
るデータは、ある所定の時点において、メモリ部（ハの
該当するアドレスに書き込まれることになる、これに対
して、メモリ部（ハに対するデータのリードリクエスト
が発せられたものとすると、所要のデータを読み出すた
めのメモリ部（ハの目標アドレスがアドレスレジスタ（
２）にセットされてから。
メモリ部（ハの該当アドレスにおける内容が読み出され
て、リードデータレジスタ（３１に一時的に格納され、
次いで、データバス（６）を介してプロセッサ部（図示
されない）等に向けて伝送されることになる。
て、リードデータレジスタ（３１に一時的に格納され、
次いで、データバス（６）を介してプロセッサ部（図示
されない）等に向けて伝送されることになる。
こ＼で第グ図を参照すると、この第ｑ図には。
メモリ部（ハに対する読出し動作が行なわれる場合のタ
イミング図が例示されている。いま、プロセッサ部から
メモリバスを介してリードリクエスト（ＲＥＱθ）が出
されると、これに応じて、一般的にはＲＡＳ（ロウアド
レスストローブ）およびＣＡＳ（コラムアドレスストロ
ーブ）により、メモリ部（ハに対するアクセス（Ａｃｃ
Ｅｓｓｏ）が開始され、これと同時にビジー（ＢＵＳＹ
）状態が生じて、新らしいリクエストは受付けられな
くなる。そして、所定の応答（ＲＥＳＰθ）によって必
要なデータの抗出しが行なわれて１次のリードリクエス
ト（ＲＥＱ ｙ）を受付けることになり、以下、前述と
同様な動作がなされる。
イミング図が例示されている。いま、プロセッサ部から
メモリバスを介してリードリクエスト（ＲＥＱθ）が出
されると、これに応じて、一般的にはＲＡＳ（ロウアド
レスストローブ）およびＣＡＳ（コラムアドレスストロ
ーブ）により、メモリ部（ハに対するアクセス（Ａｃｃ
Ｅｓｓｏ）が開始され、これと同時にビジー（ＢＵＳＹ
）状態が生じて、新らしいリクエストは受付けられな
くなる。そして、所定の応答（ＲＥＳＰθ）によって必
要なデータの抗出しが行なわれて１次のリードリクエス
ト（ＲＥＱ ｙ）を受付けることになり、以下、前述と
同様な動作がなされる。
従来の記憶装置は以上のように構成されているので、メ
モリ部に対してリード・ライトのリクエストが生じて、
このリクエストが受付けられているときには、ビジー状
態が生じて、次に続くリクエストの受付けが行なわれな
くなり、このために、アドレスバスおよびデータバネを
含むメモリバスの転送効率が低下してしまうという問題
点があった。
モリ部に対してリード・ライトのリクエストが生じて、
このリクエストが受付けられているときには、ビジー状
態が生じて、次に続くリクエストの受付けが行なわれな
くなり、このために、アドレスバスおよびデータバネを
含むメモリバスの転送効率が低下してしまうという問題
点があった。
この発明は上記のような問題点を解決するためになされ
たものであり、その所要部を２重に設けることによって
、データのり−ド・ライドリクエストの受付けが円滑に
行なわれて、ビジー状態にある時間が短かくなるように
された記憶装置を得ることを目的とする。
たものであり、その所要部を２重に設けることによって
、データのり−ド・ライドリクエストの受付けが円滑に
行なわれて、ビジー状態にある時間が短かくなるように
された記憶装置を得ることを目的とする。
′ 〔問題点を解決するための手段〕
この発明に係る記憶装置は、ダイナミックＲＡＭからな
るメモリ部と、前記メモリ部をアクセスするためのアド
レスがセットされるアドレスレジスタと、前記メモリ部
に対するデータのリード・ライトのためのり一ドデータ
レジスタおよびライトデータレジスタとからなり、前記
アドレスレジスタおよびライトデータレジスタが２重に
設けられているものである。
るメモリ部と、前記メモリ部をアクセスするためのアド
レスがセットされるアドレスレジスタと、前記メモリ部
に対するデータのリード・ライトのためのり一ドデータ
レジスタおよびライトデータレジスタとからなり、前記
アドレスレジスタおよびライトデータレジスタが２重に
設けられているものである。
この発明によれば、アドレスレジスタおよびライトデー
タレジスタが夫々２重に設けられていることから、例え
ば、ある所７定のリードリクエストに対するアドレスが
一方のアドレスレジスタに入つているときに５次に続く
リードリクエストが出されたとしても、これに対するア
ドレスを受入れる別異のアドレスレジスタが用意されて
いることから、このリードリクエストの受付けが拒否さ
れることはない。
タレジスタが夫々２重に設けられていることから、例え
ば、ある所７定のリードリクエストに対するアドレスが
一方のアドレスレジスタに入つているときに５次に続く
リードリクエストが出されたとしても、これに対するア
ドレスを受入れる別異のアドレスレジスタが用意されて
いることから、このリードリクエストの受付けが拒否さ
れることはない。
第１図は、この発明の一実施例による記憶装置の概略構
成を示すブロック図である。この第１図において、（２
人）、（コＢ）は夫々に一＃／、＃コアドレス・レジス
タであって、互いに同一データ幅のものにされており、
また、（ｔａＡ）、（ｑＢ）は夫々に＃／、＃＋コライ
トデータレジスタであって、これらも互いに同一データ
１鴫のものにされている。そして、前記された第３図の
ものと同一符号が付されているものは、それらと同一ま
たは相当のものを表わしている。
成を示すブロック図である。この第１図において、（２
人）、（コＢ）は夫々に一＃／、＃コアドレス・レジス
タであって、互いに同一データ幅のものにされており、
また、（ｔａＡ）、（ｑＢ）は夫々に＃／、＃＋コライ
トデータレジスタであって、これらも互いに同一データ
１鴫のものにされている。そして、前記された第３図の
ものと同一符号が付されているものは、それらと同一ま
たは相当のものを表わしている。
次に動作について説明する。いま、例えば、メモリ部（
１）に対するデータのライドリクエストがメモリパス内
の所定の制御線を介して発せられたものとする。このと
きには、メモリ部（ハの目標アドレスがアドレスバス（
Ｓ）を介して＃／アドレスレジスタ（コＡ）にセットさ
れ、これとともに、当該目標アドレスに書込まれるべき
データがデータバス（６）を介して＃／ライトデータレ
ジスタ（ｒｔｐ、）にセットされる。そして、このライ
ドリクエストに応答してメモリ部（ハのアクセスが行な
われている間に、次に続くライドリクエストが発せられ
たものとすると、このときのメモリ部（ハの目標アドレ
スは＃コアドレスレジスタ（２Ｂ）にセットされ、この
目標アドレスに書込まれるべきデータは＃λライトデー
タレジスタ（ｖＢ）にセットされる。そして時間的に先
行してセットされた＃／ライトデータレジスタ（ｕＡ）
内のデータのメモリ部（ハの該当アドレスに対する書込
みが終了すると、これに引続いて、＃コライトデータレ
ジスタｒｕＢ）にセットされているデータの、メモリ部
（ハの該当アドレスに対する書込みが開始されることに
なる。
１）に対するデータのライドリクエストがメモリパス内
の所定の制御線を介して発せられたものとする。このと
きには、メモリ部（ハの目標アドレスがアドレスバス（
Ｓ）を介して＃／アドレスレジスタ（コＡ）にセットさ
れ、これとともに、当該目標アドレスに書込まれるべき
データがデータバス（６）を介して＃／ライトデータレ
ジスタ（ｒｔｐ、）にセットされる。そして、このライ
ドリクエストに応答してメモリ部（ハのアクセスが行な
われている間に、次に続くライドリクエストが発せられ
たものとすると、このときのメモリ部（ハの目標アドレ
スは＃コアドレスレジスタ（２Ｂ）にセットされ、この
目標アドレスに書込まれるべきデータは＃λライトデー
タレジスタ（ｖＢ）にセットされる。そして時間的に先
行してセットされた＃／ライトデータレジスタ（ｕＡ）
内のデータのメモリ部（ハの該当アドレスに対する書込
みが終了すると、これに引続いて、＃コライトデータレ
ジスタｒｕＢ）にセットされているデータの、メモリ部
（ハの該当アドレスに対する書込みが開始されることに
なる。
こ＼で第２図を参照すると、この第二図には、メモリ部
（ハに対する読出し動作が行なわれる場合のタイミング
図が例示されている。いま、プロセッサ部からメモリバ
スを介してリードリクエスト（ＲＥＱＯ）が出されろと
、これに応じてメモリ部（ハに対するアクセス（ＡＣＣ
ＥＳＳＯ）が開始され、このときの目標アドレスは＃／
アドレスレジスタ（：ｉＡ）にセットされる。前記アク
セス（ＡＣＣＥＳＳｏ）が行なわれている間に次のリー
ドリクエスト（ＲＥＱ／）が出されると、これに対応す
る目標アドレスば＃コアドレスレジスタ（２Ｂ）にセッ
トされる。
（ハに対する読出し動作が行なわれる場合のタイミング
図が例示されている。いま、プロセッサ部からメモリバ
スを介してリードリクエスト（ＲＥＱＯ）が出されろと
、これに応じてメモリ部（ハに対するアクセス（ＡＣＣ
ＥＳＳＯ）が開始され、このときの目標アドレスは＃／
アドレスレジスタ（：ｉＡ）にセットされる。前記アク
セス（ＡＣＣＥＳＳｏ）が行なわれている間に次のリー
ドリクエスト（ＲＥＱ／）が出されると、これに対応す
る目標アドレスば＃コアドレスレジスタ（２Ｂ）にセッ
トされる。
そして、初めのアクセス（ＡＣＣＥＳＳｏ）に対する応
答ｒＲＥｓＰ Ｏ）として、メモリ部（ハの該当するア
ドレスのデータがリードデータレジスタ（３）に取出さ
れると、引続いて次のリードリクエスト（ＲＥＱ／）に
対するアクセス（ＡＣＣＥＳＳ ／）が行なわれること
になる。なお、このような連続アクセスは、いわゆるベ
ージモードを使用して行なわれるものである。
答ｒＲＥｓＰ Ｏ）として、メモリ部（ハの該当するア
ドレスのデータがリードデータレジスタ（３）に取出さ
れると、引続いて次のリードリクエスト（ＲＥＱ／）に
対するアクセス（ＡＣＣＥＳＳ ／）が行なわれること
になる。なお、このような連続アクセスは、いわゆるベ
ージモードを使用して行なわれるものである。
以上説明されたように、この発明に係る記憶装置は、ダ
イナミックＲＡＭからなるメモリ部と、前記メモリ部を
アクセスするためのアドレスがセットされるアドレスレ
ジスタと、前記メモリ部に対するデータのリード・ライ
トのためのリードデータレジスタおよびライトデータレ
ジスタとからなり、前記アドレスレジスタおよびライト
データレジスタが２重に設けられている記憶装置であっ
て、例えば、ある所定のリードリクエストに対するアド
レスが一方のアドレスレジスタに入っているとき、次に
続くリードリクエストが出されたとしても、これに対す
るアドレスを受入れる別異のアドレスレジスタが用意さ
れていることから、このリードリクエストの受付けは円
滑に行なわれ、結果的に、アドレスバスおよびデータノ
くスを含むメモリハスの転送効率が向上するという効果
が奏せられる。
イナミックＲＡＭからなるメモリ部と、前記メモリ部を
アクセスするためのアドレスがセットされるアドレスレ
ジスタと、前記メモリ部に対するデータのリード・ライ
トのためのリードデータレジスタおよびライトデータレ
ジスタとからなり、前記アドレスレジスタおよびライト
データレジスタが２重に設けられている記憶装置であっ
て、例えば、ある所定のリードリクエストに対するアド
レスが一方のアドレスレジスタに入っているとき、次に
続くリードリクエストが出されたとしても、これに対す
るアドレスを受入れる別異のアドレスレジスタが用意さ
れていることから、このリードリクエストの受付けは円
滑に行なわれ、結果的に、アドレスバスおよびデータノ
くスを含むメモリハスの転送効率が向上するという効果
が奏せられる。
第１図は、この発明の一実施例である記憶装置の概略構
成を示すブロック図、第２図は、上記実施例の動作を説
明するためのタイミング図、第３図は、従来例である記
憶装置の概略構成を示すブロックｎ−１ｑ図は、上記従
来例の動作を説明するだめのタイミング図である。 （ハはメモリ部、（２）はアドレスレジスタ、（ｓＡ）
。 （２Ｂ）は＃／、＃コアドレスレジスタ、（３）はリー
ドデータレジスタ、（り）はライトデータレジスタ。 （グＡ）、（グＢ）は＃／、＃λライトデータレジスタ
。 ｆｊｌｌｄ７）’レスバス、＋６１ハテ−タバス。 なお、各図中、同一符号は同一または和尚部分を示す。 第１図 ２Ａ ； ４１７ドＬスＬシ゛スタ２Ｂ ；
＃２７ドＬスしリスク ３ ゛ リードデータしリスク ４Ａ ＋ ＃１ライトチ“−タし）゛スフ４Ｂ °
肴２ライト了ゝりＬｖリス ク ・ ７ドＬスハ゛ス ６ ： データバス 帛３図 １ ： メモリ邪 ２ ７ドＬスしリスク ３ 、 リード〒°−夕し一゛スタ ４ ライト↑゛−タＬシ”スタ ５ 、７１″しスハ′ス ６ ° テ”−タバ＾ 第４図 ｕｓＹ
成を示すブロック図、第２図は、上記実施例の動作を説
明するためのタイミング図、第３図は、従来例である記
憶装置の概略構成を示すブロックｎ−１ｑ図は、上記従
来例の動作を説明するだめのタイミング図である。 （ハはメモリ部、（２）はアドレスレジスタ、（ｓＡ）
。 （２Ｂ）は＃／、＃コアドレスレジスタ、（３）はリー
ドデータレジスタ、（り）はライトデータレジスタ。 （グＡ）、（グＢ）は＃／、＃λライトデータレジスタ
。 ｆｊｌｌｄ７）’レスバス、＋６１ハテ−タバス。 なお、各図中、同一符号は同一または和尚部分を示す。 第１図 ２Ａ ； ４１７ドＬスＬシ゛スタ２Ｂ ；
＃２７ドＬスしリスク ３ ゛ リードデータしリスク ４Ａ ＋ ＃１ライトチ“−タし）゛スフ４Ｂ °
肴２ライト了ゝりＬｖリス ク ・ ７ドＬスハ゛ス ６ ： データバス 帛３図 １ ： メモリ邪 ２ ７ドＬスしリスク ３ 、 リード〒°−夕し一゛スタ ４ ライト↑゛−タＬシ”スタ ５ 、７１″しスハ′ス ６ ° テ”−タバ＾ 第４図 ｕｓＹ
Claims (1)
- ダイナミックＲＡＭからなるメモリ部と、前記メモリ部
をアクセスするためのアドレスがセットされるアドレス
レジスタと、前記メモリ部に対するデータのリード・ラ
イトのためのリードデータレジスタおよびライトデータ
レジスタとからなる記憶装置であつて、前記アドレスレ
ジスタおよびライトデータレジスタが２重に設けられて
いる記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8219786A JPS62239497A (ja) | 1986-04-11 | 1986-04-11 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8219786A JPS62239497A (ja) | 1986-04-11 | 1986-04-11 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62239497A true JPS62239497A (ja) | 1987-10-20 |
Family
ID=13767699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8219786A Pending JPS62239497A (ja) | 1986-04-11 | 1986-04-11 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62239497A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103151A (ja) * | 1992-06-26 | 1994-04-15 | Internatl Business Mach Corp <Ibm> | パーソナルコンピュータ |
| JP2008276508A (ja) * | 2007-04-27 | 2008-11-13 | Seiko Epson Corp | 情報処理装置、画像処理装置、および、メモリ制御部に対するアクセス方法 |
-
1986
- 1986-04-11 JP JP8219786A patent/JPS62239497A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103151A (ja) * | 1992-06-26 | 1994-04-15 | Internatl Business Mach Corp <Ibm> | パーソナルコンピュータ |
| JP2008276508A (ja) * | 2007-04-27 | 2008-11-13 | Seiko Epson Corp | 情報処理装置、画像処理装置、および、メモリ制御部に対するアクセス方法 |
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