JPS5998391A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5998391A JPS5998391A JP57207509A JP20750982A JPS5998391A JP S5998391 A JPS5998391 A JP S5998391A JP 57207509 A JP57207509 A JP 57207509A JP 20750982 A JP20750982 A JP 20750982A JP S5998391 A JPS5998391 A JP S5998391A
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- Japan
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- output
- signal
- address strobe
- time
- strobe signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、半導体記憶装置に関し、特にいわゆるニブル
モード（Ｎｉｂｂｌｅ Ｍｏｄｅ）機能付のダイナミッ
ク２ンダムアクセスメモリにおいて、ニブルモード動作
時にニブルサイクル時間を長くすることなく出力データ
のホールド時間を長くできるようにした半導体記憶装置
に関する。
モード（Ｎｉｂｂｌｅ Ｍｏｄｅ）機能付のダイナミッ
ク２ンダムアクセスメモリにおいて、ニブルモード動作
時にニブルサイクル時間を長くすることなく出力データ
のホールド時間を長くできるようにした半導体記憶装置
に関する。
（２）技術の背景
最近、画像メモリ等としていわゆるニブルモード機能付
の半導体記憶装置が用いられている。ニブルモードは、
行アドレスストローブ信号及び列アドレスストローブ信
号に応じて入力行アドレス信号を読取った後、列アドレ
スストローブ信号を所定周期で変化させることによシ複
数アドレスのデータを高速度で読出すことができるよう
にしたものである。
の半導体記憶装置が用いられている。ニブルモードは、
行アドレスストローブ信号及び列アドレスストローブ信
号に応じて入力行アドレス信号を読取った後、列アドレ
スストローブ信号を所定周期で変化させることによシ複
数アドレスのデータを高速度で読出すことができるよう
にしたものである。
（３）従来技術と問題点
第１図は、従来形の半導体記憶装置におけるニブルモー
ド動作時のタイムチャートである。すなわち、従来形の
半導体記憶装置においては、行アドレスストローブ信号
ＲＡＳの立下が９で行アドレス信号を取込み行系内部回
路が活性化された後、列アドレスストローブ信号δＢが
最初に立下がった時点で列アドレス信号を取込み列系内
部回路及び出力系内部回路が活性化されて出力端子ＤＯ
ＵＴに最初のデータＤＡＴＡＯが出力される。そして、
この出力データＤＡＴＡＯは列アドレスストローブ信号
ＣＡＳの立上がυで出力系内部回路のみが非活性化サレ
ル事によりリセツトされる。行アドレスストローブ信号
ＲＡＳが低レベルに保持されたままで次に再び列アドレ
スストローブ信号δＢが立下がると再び出力系内部回路
が活性化され次の番地の出力データＤＡＴＡＩが所定の
アクセスタイムｔＮＣＡＣ後に出力端子り。ＵＴから出
力される。そして、この出力データＤＡＴＡ Ｉは列ア
ドレスストローブ信号が再び立上がることによシリセッ
トされる。このようにして、列アドレスストローブ信号
を順次オンオフさせることによシ複数アドレスのガータ
を高速度で順次出力することができる。そして、行アド
レスストローブ信号ＲＡＳが立下がってから最初のデー
タＤＡＴＡＯが出力されＲＡＳが立上がジ再びＲＡＳが
立下がるまでの通ｎのサイクルタイムは約２００ｎｓで
あるのに対し、ニブル動作中における列アドレスストロ
ーブ信号の周期すなわちニブルサイクルタイムｔＮＣは
約６０ｎ８程度となるため、ニブルモードを用いること
によシ通常の約１／３のサイクルタイムでデータ読取９
を行なうことが可能となる。
ド動作時のタイムチャートである。すなわち、従来形の
半導体記憶装置においては、行アドレスストローブ信号
ＲＡＳの立下が９で行アドレス信号を取込み行系内部回
路が活性化された後、列アドレスストローブ信号δＢが
最初に立下がった時点で列アドレス信号を取込み列系内
部回路及び出力系内部回路が活性化されて出力端子ＤＯ
ＵＴに最初のデータＤＡＴＡＯが出力される。そして、
この出力データＤＡＴＡＯは列アドレスストローブ信号
ＣＡＳの立上がυで出力系内部回路のみが非活性化サレ
ル事によりリセツトされる。行アドレスストローブ信号
ＲＡＳが低レベルに保持されたままで次に再び列アドレ
スストローブ信号δＢが立下がると再び出力系内部回路
が活性化され次の番地の出力データＤＡＴＡＩが所定の
アクセスタイムｔＮＣＡＣ後に出力端子り。ＵＴから出
力される。そして、この出力データＤＡＴＡ Ｉは列ア
ドレスストローブ信号が再び立上がることによシリセッ
トされる。このようにして、列アドレスストローブ信号
を順次オンオフさせることによシ複数アドレスのガータ
を高速度で順次出力することができる。そして、行アド
レスストローブ信号ＲＡＳが立下がってから最初のデー
タＤＡＴＡＯが出力されＲＡＳが立上がジ再びＲＡＳが
立下がるまでの通ｎのサイクルタイムは約２００ｎｓで
あるのに対し、ニブル動作中における列アドレスストロ
ーブ信号の周期すなわちニブルサイクルタイムｔＮＣは
約６０ｎ８程度となるため、ニブルモードを用いること
によシ通常の約１／３のサイクルタイムでデータ読取９
を行なうことが可能となる。
しかしながら、前記従来形においては、列アドレススト
ローブ信号ＣＡＳが低レベルの時間ｔ ＮＣＡＳがニブ
ルサイクルタイムｔＮＣの半分の３０ｎ、程度と短く、
かつ列アドレスストローブ信号ＣＡＳが立下がってから
データが出力されるまでの時間すなワチニゾルモードア
クセスタイムｔ ＮＣＡＣがかなり長いため、出力端子
にデータが出力されている時間ＥＤＯＨ％すなわち出力
データのホールド時間がかなり短くなり外部回路でこの
出力データを読取ることがかなシ困難となシ、時として
読取り工２−を発生するという不都合があった。
ローブ信号ＣＡＳが低レベルの時間ｔ ＮＣＡＳがニブ
ルサイクルタイムｔＮＣの半分の３０ｎ、程度と短く、
かつ列アドレスストローブ信号ＣＡＳが立下がってから
データが出力されるまでの時間すなワチニゾルモードア
クセスタイムｔ ＮＣＡＣがかなり長いため、出力端子
にデータが出力されている時間ＥＤＯＨ％すなわち出力
データのホールド時間がかなり短くなり外部回路でこの
出力データを読取ることがかなシ困難となシ、時として
読取り工２−を発生するという不都合があった。
（４）発明の目的
本発明の目的は、前述の従来形における問題点に鮎、ニ
ブルモード機能付の半導体記憶装置において、列アドレ
スストローブ信号の立下がりで出力系内部回路を活性化
して出力データが出力された後列アドレスストローブ信
号の次の立下がり時点まで該出力データをホールドする
という構想に基づき、ニブルモード動作時にニブルサイ
クルタイムを長くすることなく出力データのホールド時
間を長クシ、それによりデータの読取９エラーを除去し
て半導体記憶装置の信頼性を向上することにある。
ブルモード機能付の半導体記憶装置において、列アドレ
スストローブ信号の立下がりで出力系内部回路を活性化
して出力データが出力された後列アドレスストローブ信
号の次の立下がり時点まで該出力データをホールドする
という構想に基づき、ニブルモード動作時にニブルサイ
クルタイムを長くすることなく出力データのホールド時
間を長クシ、それによりデータの読取９エラーを除去し
て半導体記憶装置の信頼性を向上することにある。
（５）発明の構成
そしてこの目的は、本発明によれば、行アドレスストロ
ーブ信号及び列アドレスストローブ信号に応じて入力ア
ドレス信号を読取−０）た後、列アドレスストローブ信
号を第１のレベルと第２のレベルとの間でくシ返し変化
させることにより、複数アドレスのデータを順次出力す
るニブルモード機能付の半導体記憶装置において、該列
アドレスストローブ信号が第１のレベルから第２のレベ
ルに変化した時点で出力系内部回路を活性化し等≠−久
を禰４却−かつ該列アドレスストローブ信号が次のサイ
クルで再び第１のレベルから第２のレベルに変化する時
点まで襟データをホールドするようにしたことを特徴と
する半導体記憶装置を提供することによって達成される
。
ーブ信号及び列アドレスストローブ信号に応じて入力ア
ドレス信号を読取−０）た後、列アドレスストローブ信
号を第１のレベルと第２のレベルとの間でくシ返し変化
させることにより、複数アドレスのデータを順次出力す
るニブルモード機能付の半導体記憶装置において、該列
アドレスストローブ信号が第１のレベルから第２のレベ
ルに変化した時点で出力系内部回路を活性化し等≠−久
を禰４却−かつ該列アドレスストローブ信号が次のサイ
クルで再び第１のレベルから第２のレベルに変化する時
点まで襟データをホールドするようにしたことを特徴と
する半導体記憶装置を提供することによって達成される
。
（６）発明の実施例
第２図は、本発明の１実施例に係わるニブルモード機能
付半導体記憶装置の動作のタイミングを示す・周回に示
すように、本発明の実施例においては、行アドレススト
ローブ信号ＲＡＳが立下が９、列アドレスストローブ信
号δ西を周期的にオンオンさせることにより出力データ
ＤＡＴＡＯ、ＤＡＴＡＩ 。
付半導体記憶装置の動作のタイミングを示す・周回に示
すように、本発明の実施例においては、行アドレススト
ローブ信号ＲＡＳが立下が９、列アドレスストローブ信
号δ西を周期的にオンオンさせることにより出力データ
ＤＡＴＡＯ、ＤＡＴＡＩ 。
ＤＡＴＡ２ 、 ＤＡＴＡ３等が順次ニブルサイクルタ
イムｔＮＣごとに出力される点は前述の従来形の場合と
同じである。ところが、第２図に示すように、本発明の
実施例においては列アドレスストローブ信号ＣＡＳが立
下がりニブルアクセスタイムｔＮＣＡＣの後出力データ
ＤＡＴＡＯ、ＤＡＴＡＩ 、・・・等が出力されルカ、
これらの出力データは列アドレスストローブ信号ＣＡＳ
の立上が９でリセットされるのではなく次のサイクルの
立下が９時点でリセットされる。
イムｔＮＣごとに出力される点は前述の従来形の場合と
同じである。ところが、第２図に示すように、本発明の
実施例においては列アドレスストローブ信号ＣＡＳが立
下がりニブルアクセスタイムｔＮＣＡＣの後出力データ
ＤＡＴＡＯ、ＤＡＴＡＩ 、・・・等が出力されルカ、
これらの出力データは列アドレスストローブ信号ＣＡＳ
の立上が９でリセットされるのではなく次のサイクルの
立下が９時点でリセットされる。
そのため、出力データのホールド時間ｔＤＯＨを充分長
くとることができ、しかもニブルサイクルタイムｔＮＣ
を出力データのホールド時間延長のために長くする必要
がなくなる。
くとることができ、しかもニブルサイクルタイムｔＮＣ
を出力データのホールド時間延長のために長くする必要
がなくなる。
第３図は、本発明の１実施例に係わるニブルモード機能
付半導体記憶装置の概略的な構成を示す。
付半導体記憶装置の概略的な構成を示す。
同図の装置は、複数のワード線ｗＬＯ、ＷＬＩ 、 ”
ｖＶＬ２ 。
ｖＶＬ２ 。
−、ＷＬｎと複数のビット線ＢＬＯ、ＢＬＩ ｙ ＝・
、ＢＬｍとの間に接続された複数のメモリセルＭＣを有
するメモリセルアレイＣＬＡ、行アドレスデ゛コーダＲ
Ｄ、入出力回路ＩＯＣ，列アドレスデコーダＣＤ出力バ
ッ７アＢＵＦおよびアドレスカウンタＣＮＴ 等によっ
て構成される。
、ＢＬｍとの間に接続された複数のメモリセルＭＣを有
するメモリセルアレイＣＬＡ、行アドレスデ゛コーダＲ
Ｄ、入出力回路ＩＯＣ，列アドレスデコーダＣＤ出力バ
ッ７アＢＵＦおよびアドレスカウンタＣＮＴ 等によっ
て構成される。
第３図の装置においては、行アドレスストローブ信号Ｒ
ＡＳの立下が９に応じて入力行アドレス信号ＲＡがロー
デコーダＲＤに取込まれ１本のワード線例えばｗＬｌが
選択される。また、列アドレスストローブ信号ＣＡＳの
最初の立下がシ時点で入力列アドレス信号ＣＡがコラム
デコーダＣＤに取込まれ、該コラムデコーダＣＤにおい
て列選択信号が作成され入出力回路ＩＯＣに印加される
。これによシ、メモリセルアレイＣＬＡ内のワード線ｗ
Ｌｉｍ接続されたメモリセルＭＣからの睨出し信号が同
時に入出力回路ＩＯＣに取込まれこの中からコラムデコ
ーダＣＤによって指定された４つの信号がデータ線Ｔｏ
、ＴＩ、Ｔ２．Ｔ３を介して出カッぐツ７アＢＵＦに転
送される。出力バッフ７ＢＵＦにはアドレスカウンタＣ
ＮＴからの計数信号が印加されるが、該アドレスカウン
タＣＮＴは例えば４ビツトのカウンタであって列アドレ
スストローブ信号ＣＡＳをカウントとして計数信号を発
生する。出カッぐッファＢＵＦに入力される計数信号に
応じて例えは４本のデータ線Ｔｏ、ＴＩ、Ｔ２．Ｔ３の
うちの１本が選択され選択されたデータ線からの信号が
出力データとして出力端子ＤＯＩＪＴから出力される。
ＡＳの立下が９に応じて入力行アドレス信号ＲＡがロー
デコーダＲＤに取込まれ１本のワード線例えばｗＬｌが
選択される。また、列アドレスストローブ信号ＣＡＳの
最初の立下がシ時点で入力列アドレス信号ＣＡがコラム
デコーダＣＤに取込まれ、該コラムデコーダＣＤにおい
て列選択信号が作成され入出力回路ＩＯＣに印加される
。これによシ、メモリセルアレイＣＬＡ内のワード線ｗ
Ｌｉｍ接続されたメモリセルＭＣからの睨出し信号が同
時に入出力回路ＩＯＣに取込まれこの中からコラムデコ
ーダＣＤによって指定された４つの信号がデータ線Ｔｏ
、ＴＩ、Ｔ２．Ｔ３を介して出カッぐツ７アＢＵＦに転
送される。出力バッフ７ＢＵＦにはアドレスカウンタＣ
ＮＴからの計数信号が印加されるが、該アドレスカウン
タＣＮＴは例えば４ビツトのカウンタであって列アドレ
スストローブ信号ＣＡＳをカウントとして計数信号を発
生する。出カッぐッファＢＵＦに入力される計数信号に
応じて例えは４本のデータ線Ｔｏ、ＴＩ、Ｔ２．Ｔ３の
うちの１本が選択され選択されたデータ線からの信号が
出力データとして出力端子ＤＯＩＪＴから出力される。
この場合、選択されたデータ線からの信号は出力バッフ
ァ内に設けられたフリップフロップまたはラッチ回路に
よシ保持される。よシ詳細に説明すれば、選択されたデ
ータ線からの出力信号によって例えはフリップフロップ
をセットし該フリップフロップの出力端子から出力デー
タ信号が取り出されるが、該フリッ７″７０ツノは列ア
ドレスストローブ信号δＢの立下がシ時点でワセットさ
れるようになっている。これによって、出力データが列
アドレスストローブ信号の立下か９時点まで保持される
ことになる。出力パッフファＢＵＦ内には該計数値ＣＴ
の値に応じて各信号線Ｔｏ 、 ＴＩ 。
ァ内に設けられたフリップフロップまたはラッチ回路に
よシ保持される。よシ詳細に説明すれば、選択されたデ
ータ線からの出力信号によって例えはフリップフロップ
をセットし該フリップフロップの出力端子から出力デー
タ信号が取り出されるが、該フリッ７″７０ツノは列ア
ドレスストローブ信号δＢの立下がシ時点でワセットさ
れるようになっている。これによって、出力データが列
アドレスストローブ信号の立下か９時点まで保持される
ことになる。出力パッフファＢＵＦ内には該計数値ＣＴ
の値に応じて各信号線Ｔｏ 、 ＴＩ 。
Ｔ２ 、Ｔ３からの信号の１つを選択するグゝ−ト回路
が設けられている。
が設けられている。
第４図は、第３図のような記憶装置を複数個用いて構成
したメモリシステムの概略を示す。同図のシステムにお
いては、複数のメモリｋ 置ＭＥＭ（０，０） 、 Ｍ
ＥＭ（２，０） 、・・・、ＭＥＭ（帆１） 、 ＭＥ
Ｍ（１，１）ＭＥＭ（２，１）、・・・等がマトリ、ク
ス状に配列されている。そして、例えば同一行に配タリ
されたメモリ装置犯Ｍ（０，０） 、耶Ｍ（１，０）
、 ＭＥＭ（２，０） 、・・・には共通の行アドレス
ストローブ信号ＲＡＳＯが供給され、また、同じ列に配
置されたメモリ装置ＭＥＭ（０，０） 、ＭＥＭ（０，
１） 、・・・等が同じ出力線ＤＯＯに接続されている
。このようにして同一行のメモリ装置はそれぞれ共通の
行アドレスストローブ信号ＲＡＳＯ、ＲＡＳＩ 、−・
・が印加され、同一列に配置されたメモリ装置からの出
力はそれぞれ共通の出力線ＤＯＯ、ＤＯＩ 、 ＤＯ２
、・・・等に接続されている。なお、列アドレスストロ
ーブ信号己巳、行および列アドレス信号、およびリード
ライトコントロール信号等はすべてのメモリ装置に共通
に入力されている。
したメモリシステムの概略を示す。同図のシステムにお
いては、複数のメモリｋ 置ＭＥＭ（０，０） 、 Ｍ
ＥＭ（２，０） 、・・・、ＭＥＭ（帆１） 、 ＭＥ
Ｍ（１，１）ＭＥＭ（２，１）、・・・等がマトリ、ク
ス状に配列されている。そして、例えば同一行に配タリ
されたメモリ装置犯Ｍ（０，０） 、耶Ｍ（１，０）
、 ＭＥＭ（２，０） 、・・・には共通の行アドレス
ストローブ信号ＲＡＳＯが供給され、また、同じ列に配
置されたメモリ装置ＭＥＭ（０，０） 、ＭＥＭ（０，
１） 、・・・等が同じ出力線ＤＯＯに接続されている
。このようにして同一行のメモリ装置はそれぞれ共通の
行アドレスストローブ信号ＲＡＳＯ、ＲＡＳＩ 、−・
・が印加され、同一列に配置されたメモリ装置からの出
力はそれぞれ共通の出力線ＤＯＯ、ＤＯＩ 、 ＤＯ２
、・・・等に接続されている。なお、列アドレスストロ
ーブ信号己巳、行および列アドレス信号、およびリード
ライトコントロール信号等はすべてのメモリ装置に共通
に入力されている。
第５図を参照して第４図のメモリシステムの動作を説明
する。同一列に配属されたメモリ装置からｊ−次共通の
出力線にデータを読出す場合を考える。例えば、行アド
レスストローブ信号ＲＡＳＯが最初に低レベルにされ列
アドレスストローブ信号ＣＡＳが所定周期でオンオンさ
れると１当初はメモリ装ｋ ＭＥＭ （Ｏｐ Ｏ）から
出力線ＤＯＯにｊ−次出力データＤＡＴＡＯ、ＤＡＴＡ
Ｉ 、 ＤＡＴＡ２ 、 ＤＡＴＡ３が出力される。そ
して、出力データＤＡＴＡ３が出力さｆ′Ｌｆｃ時点で
行アドレスストローブ信号ＲＡＳＯが高レベルとなり、
列アドレスストローブ信号ＣＡＳも高レベルとなりｆＣ
ままの状態であり、出力線ＤＯＯにはメモリ装置ＭＥＭ
（０，０）からの出力データＤＡＴＡ ３が出力された
ままの状態となる。次に、この状態でメモリ装置ＭＥＭ
（ｏ 、 １ ）が選択され該メモリ装置に接続された
行アドレスストローブ信号ＲＡＳＩが低レベルになった
ものとすると、列アドレスストローブ信号ＣＡＳがその
後所定の周期でオンオフを繰返すことによりメモリ装置
ＭＥＭ（０、１）からの出力データＤＡＴＡＯ、ＤＡＴ
ＡＩ 、・・・がＩＩ次比出力れる。一方前回選択のメ
モリ族ｆｌｆ ’ＭＥＭ（０、Ｏ）は行アドレスストロ
ーブＲＡＳＯが高レベルのままで列アドレスストローブ
が低レベルとなるのでメモリ装置ＭＥＭ（０，０）の出
力はリセットされた後再びＤＯＯにデータを出力する事
はない。このような構成により、複数のメモリ装置すな
わちメモリノやッケージを用いて大容量のメモリシステ
ムを構成することが可能となるが、このようなメモリシ
ステムにおいても共通の出力線に複数のメモリ装置から
の出力データが同時に出力されることがなく的確にデー
タ挽出しを行なうことができる。すなわち、第５図に示
したようにメモリ装置ＭＥＭ（０，０）がらの最後の出
力データＤＡＴＡ３が列アドレスストローブ信号ＣＡＳ
Ｏ立下がり時点までホールドされるが次の出方データす
なわちメモリ装置ＭＥＭ（０、１）からの最初の出力デ
ータＤＡＴＡＯは該列アドレスストローブ信号ＣＡＳの
立下が９時点から所定のアクセスタイムの後に初めて出
力されるからメモリ装置ＭＥＭ（０，０）の出力データ
とメモリ族＆（Ｏｙｌ）からの出力データとが１なシ合
うことはない。
する。同一列に配属されたメモリ装置からｊ−次共通の
出力線にデータを読出す場合を考える。例えば、行アド
レスストローブ信号ＲＡＳＯが最初に低レベルにされ列
アドレスストローブ信号ＣＡＳが所定周期でオンオンさ
れると１当初はメモリ装ｋ ＭＥＭ （Ｏｐ Ｏ）から
出力線ＤＯＯにｊ−次出力データＤＡＴＡＯ、ＤＡＴＡ
Ｉ 、 ＤＡＴＡ２ 、 ＤＡＴＡ３が出力される。そ
して、出力データＤＡＴＡ３が出力さｆ′Ｌｆｃ時点で
行アドレスストローブ信号ＲＡＳＯが高レベルとなり、
列アドレスストローブ信号ＣＡＳも高レベルとなりｆＣ
ままの状態であり、出力線ＤＯＯにはメモリ装置ＭＥＭ
（０，０）からの出力データＤＡＴＡ ３が出力された
ままの状態となる。次に、この状態でメモリ装置ＭＥＭ
（ｏ 、 １ ）が選択され該メモリ装置に接続された
行アドレスストローブ信号ＲＡＳＩが低レベルになった
ものとすると、列アドレスストローブ信号ＣＡＳがその
後所定の周期でオンオフを繰返すことによりメモリ装置
ＭＥＭ（０、１）からの出力データＤＡＴＡＯ、ＤＡＴ
ＡＩ 、・・・がＩＩ次比出力れる。一方前回選択のメ
モリ族ｆｌｆ ’ＭＥＭ（０、Ｏ）は行アドレスストロ
ーブＲＡＳＯが高レベルのままで列アドレスストローブ
が低レベルとなるのでメモリ装置ＭＥＭ（０，０）の出
力はリセットされた後再びＤＯＯにデータを出力する事
はない。このような構成により、複数のメモリ装置すな
わちメモリノやッケージを用いて大容量のメモリシステ
ムを構成することが可能となるが、このようなメモリシ
ステムにおいても共通の出力線に複数のメモリ装置から
の出力データが同時に出力されることがなく的確にデー
タ挽出しを行なうことができる。すなわち、第５図に示
したようにメモリ装置ＭＥＭ（０，０）がらの最後の出
力データＤＡＴＡ３が列アドレスストローブ信号ＣＡＳ
Ｏ立下がり時点までホールドされるが次の出方データす
なわちメモリ装置ＭＥＭ（０、１）からの最初の出力デ
ータＤＡＴＡＯは該列アドレスストローブ信号ＣＡＳの
立下が９時点から所定のアクセスタイムの後に初めて出
力されるからメモリ装置ＭＥＭ（０，０）の出力データ
とメモリ族＆（Ｏｙｌ）からの出力データとが１なシ合
うことはない。
（７）発明の効果
このように、本発明によれば、従来列アドレスストロー
ブ信号の立上が９時点で出力データをリセットしたもの
を、次のサイクルの立下が９時点でリセットするように
したから、ニブルサイクルタイムを長くすることなく出
力データのホールド時間を長くすることが可能となり、
データ読取シェラ−を完全に防止して半導体記憶装置の
信頼性を向上することが可能となる。
ブ信号の立上が９時点で出力データをリセットしたもの
を、次のサイクルの立下が９時点でリセットするように
したから、ニブルサイクルタイムを長くすることなく出
力データのホールド時間を長くすることが可能となり、
データ読取シェラ−を完全に防止して半導体記憶装置の
信頼性を向上することが可能となる。
第１図は、従来形のニブルモード機能付の半導体記憶装
置の動作を説明するための波形図、第２図は、本発明の
１実施例に係わるニブルモード機能付の半導体記憶装置
の動作を説明するための波形図、 第３図は、本発明の１実施例に係わる半導体記憶装置の
構成を示す概略的ブロック回路図、第４図は、本発明の
１実施例に係わる半導体記憶装置を用いて構成したメモ
リシステムを示すブロック回路図、そして 第５図は、第４図のシステムの動作を説明するための波
形図である。 ＣＬＡ・・・メモリセルアレイ、ＲＤ川コロ−デコーダ
ＣＤ・・・コラムデコーダ、工ｏｃ・・・入出力回路、
ＢＵＦ・・・出力バッファ、ｃＮＴ・・・アドレスカウ
ンタ、恥帆ＷＬＩ 、 ＷＬ２、− 、ＷＬｎ＝−ワー
ド線、 ＢＬＯ、ＢＬＩ 。 ＢＬ２、− 、ＢＬｍ−−−ピッ ト線、ＴＯ，ＴＩ、
Ｔ２゜Ｔ ３ ・７” −夕線、ＭＥＭ（０，０） 、
ＭＥＭ（１，０） 、 ＭＥＭ（２，０）、 ・、
ＭＥＭ（０，１） 、 ＭＥＭ（１，１） 、ＭＥＭ（
２，１）。 ・・・メモリ装置、ＤＯＯ、ＤＯＩ 、 ＤＯ２，・・
・出力線。
置の動作を説明するための波形図、第２図は、本発明の
１実施例に係わるニブルモード機能付の半導体記憶装置
の動作を説明するための波形図、 第３図は、本発明の１実施例に係わる半導体記憶装置の
構成を示す概略的ブロック回路図、第４図は、本発明の
１実施例に係わる半導体記憶装置を用いて構成したメモ
リシステムを示すブロック回路図、そして 第５図は、第４図のシステムの動作を説明するための波
形図である。 ＣＬＡ・・・メモリセルアレイ、ＲＤ川コロ−デコーダ
ＣＤ・・・コラムデコーダ、工ｏｃ・・・入出力回路、
ＢＵＦ・・・出力バッファ、ｃＮＴ・・・アドレスカウ
ンタ、恥帆ＷＬＩ 、 ＷＬ２、− 、ＷＬｎ＝−ワー
ド線、 ＢＬＯ、ＢＬＩ 。 ＢＬ２、− 、ＢＬｍ−−−ピッ ト線、ＴＯ，ＴＩ、
Ｔ２゜Ｔ ３ ・７” −夕線、ＭＥＭ（０，０） 、
ＭＥＭ（１，０） 、 ＭＥＭ（２，０）、 ・、
ＭＥＭ（０，１） 、 ＭＥＭ（１，１） 、ＭＥＭ（
２，１）。 ・・・メモリ装置、ＤＯＯ、ＤＯＩ 、 ＤＯ２，・・
・出力線。
Claims (1)
- 行アドレスストローブ信号及び列アドレスストローブ信
号に応答して入力アドレス信号を読取った後、列アドレ
スストローブ信号を第１のレベル−と第２のレベルとの
間でくシ返し変化させることにより、複数アドレスのデ
ータを順次出力するニブルモード機能付の半導体記憶装
置であって、列アドレスストローブ信号が第１のレベル
から第２のレベルに変化した時点で出力系内部回路を活
性化し、かつ該列アドレスストローブ信号が次のサイク
ルで再び第１のレベルから第２のレベルに変化する時点
まで出力データをホールドするようにしたことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207509A JPS5998391A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207509A JPS5998391A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5998391A true JPS5998391A (ja) | 1984-06-06 |
| JPH0512796B2 JPH0512796B2 (ja) | 1993-02-18 |
Family
ID=16540894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57207509A Granted JPS5998391A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5998391A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157798A (ja) * | 1984-01-26 | 1985-08-19 | Toshiba Corp | 半導体メモリ |
| JPS6353791A (ja) * | 1986-08-25 | 1988-03-08 | Hitachi Vlsi Eng Corp | ダイナミツク型ｒａｍ |
| US4788667A (en) * | 1985-08-16 | 1988-11-29 | Fujitsu Limited | Semiconductor memory device having nibble mode function |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775494A (en) * | 1980-10-30 | 1982-05-12 | Fujita Corp | Equipment containing device |
| JPS58222479A (ja) * | 1982-06-18 | 1983-12-24 | Hitachi Ltd | 半導体メモリのデ−タ読み出し方式 |
-
1982
- 1982-11-29 JP JP57207509A patent/JPS5998391A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775494A (en) * | 1980-10-30 | 1982-05-12 | Fujita Corp | Equipment containing device |
| JPS58222479A (ja) * | 1982-06-18 | 1983-12-24 | Hitachi Ltd | 半導体メモリのデ−タ読み出し方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157798A (ja) * | 1984-01-26 | 1985-08-19 | Toshiba Corp | 半導体メモリ |
| US4788667A (en) * | 1985-08-16 | 1988-11-29 | Fujitsu Limited | Semiconductor memory device having nibble mode function |
| JPS6353791A (ja) * | 1986-08-25 | 1988-03-08 | Hitachi Vlsi Eng Corp | ダイナミツク型ｒａｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0512796B2 (ja) | 1993-02-18 |
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