JP2008276508A - 情報処理装置、画像処理装置、および、メモリ制御部に対するアクセス方法 - Google Patents

Abstract

【課題】レイテンシを有するメモリ装置に対するアクセスの効率を向上する。
【解決手段】報処理装置は、レイテンシを有するメモリ装置に対するアクセスを制御するメモリ制御部と、メモリ制御部に対してメモリ装置からデータを読み出すための要求を送信するアクセス部と、を備える。アクセス部は、送信した一の読み出し要求がメモリ制御部に受信された後、一の読み出し要求に対応するデータを受信する前に、メモリ制御部が他の読み出し要求を受信することを許容する。
【選択図】図３

Description

本発明は、情報処理装置、画像処理装置、および、メモリ制御部に対するアクセス方法
に関する。

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、読み出し要求の受信から、当該要求に対応するデータを応答として送信するまでに、所定の期間（例えば、数クロック分）の遅れが生じる。かかる遅れをレイテンシと呼ぶ（例えば、特許文献１）。

ここで、プロジェクタなどに搭載される画像処理装置は、ビデオ信号を処理する画像処理回路と、画像処理装置全体を制御するＣＰＵ（中央演算回路）とを含んでいる。かかる場合において、画像処理回路とＣＰＵとがＤＲＡＭを共有している場合、画像処理回路とＣＰＵとが、それぞれ独立してＤＲＡＭにアクセスする。

特開平８−２１２１２６号公報

このような構成において、従来は、画像処理回路とＣＰＵのうちの一方が読み出し要求をＤＲＡＭ制御部に送信すると、かかる読み出し要求に対応するデータが要求元に送信されるまで、他方の読み出し要求はＤＲＡＭ制御部に受け付けられない問題があった。この結果、ＤＲＡＭからの読み出し処理に時間がかかり、画像処理装置全体のパフォーマンスが低下するおそれがあった。このような課題は、ＤＲＡＭを始めとするレイテンシを有するメモリ装置に対するアクセスにおいて、共通するものであった。

本発明は、上述の課題の少なくとも一部を解決するために以下の形態または適用例として実現することが可能である。

［適用例］適用例に係る情報処理装置は、レイテンシを有するメモリ装置に対するアクセスを制御するメモリ制御部と、前記メモリ制御部に対して前記メモリ装置からデータを読み出すための読み出し要求を送信するアクセス部と、を備え、前記アクセス部は、送信した一の読み出し要求が前記メモリ制御部に受信された後、前記一の読み出し要求に対応するデータを受信する前に、前記メモリ制御部が他の読み出し要求を受信することを許容する。

適用例にかかる情報処理装置によれば、一の読み出し要求がメモリ制御部に受信された後、アクセス部が一の読み出し要求に対応するデータを受信する前に、メモリ制御部は、他の読み出し要求を受信することができるため、アクセス部は、効率良くメモリ装置に対する読み出し処理を実行することができる。

適用例にかかる情報処理装置において、前記アクセス部は、複数備えられ、各アクセス部は、それぞれ独立して前記読み出し要求を送信しても良い。こうすれば、複数のアクセス部による読み出し要求が重複した場合であっても、各アクセス部は、効率良くメモリ装置に対する読み出し処理を実行することができる。

適用例にかかる情報処理装置において、前記読み出し要求の送信は、少なくとも読み出しを要求するアドレスの送信を含み、前記アクセス部は、前記アドレスが前記メモリ制御部に受信された後に、前記メモリ制御部が他の読み出し要求を受信することを許容しても良い。こうすれば、アドレスの受信と、対応するデータの送信との間に、他の読み出し要求を受信することができる。

適用例にかかる情報処理装置において、読み出し要求の送信は、要求通知信号を有効として、前記アドレスを送信することにより実行され、前記アクセス部は、前記アドレスが前記メモリ制御部に受信された後に、前記要求通知信号を無効とすることにより、前記メモリ制御部が他の読み出し要求を受信することを許容しても良い。

適用例にかかる情報処理装置において、前記メモリ制御部は、前記アドレスを受信したときに、受信した前記アドレスの送信元の前記アクセス部に受信通知信号を送信し、受信通知信号の送信から定められた期間の経過後に受信した前記アドレスに対応するデータを前記アクセス部に送信しても良い。こうすれば、アクセス部は、要求したデータを受信する前に、他の読み出し要求を受信することを許容しても、問題なく要求したデータを受信することができる。

適用例にかかる情報処理装置において、複数の前記アクセス部のうちの少なくとも１つは、他の回路から受信した読み出し要求を中継するブリッジ回路であっても良い。こうすれば、他のバスに接続されている回路によるメモリ装置のアクセスについても、効率良く処理することができる。ここで、他の回路は、情報処理装置を制御するＣＰＵであっても良い。

本発明は、上記適用例のほか、種々の態様にて実現され得る。例えば、本発明は、情報処理装置を含み、前記アクセス部のうちの少なくとも１つはビデオ信号を処理する画像処理回路である画像処理装置として実現される。また、本発明は、かかる画像処理装置を含み、前記画像処理装置の出力信号に基づいて画像を出力する画像出力装置として実現され得る。

また、本発明は、上述した装置発明としての態様の他、レイテンシを有するメモリ装置を制御するメモリ制御部に対するアクセス方法であって、メモリ制御部に対して第１の読み出し要求を送信し、メモリ制御部に対して第２の読み出し要求を送信し、前記第１の読み出し要求が前記メモリ制御部に受信された後、前記第１の読み出し要求に対応するデータを前記アクセス部が受信する前に、前記メモリ制御部が第２の読み出し要求を受信することを許容する、アクセス方法のような方法発明として実現することができる。さらに、本発明は、上記装置または方法をコンピュータに実現させるコンピュータプログラム、そのコンピュータプログラムを記録した記録媒体、そのコンピュータプログラムを含み搬送波内に具現化されたデータ信号、等の態様で実現することができる。

以下、本発明の実施態様について、図面を参照しつつ、実施例に基づいて説明する。

Ａ．実施例：
・プロジェクタの構成：
図１を参照して、実施例に係る画像処理装置を含むプロジェクタの構成について説明する。図１は、実施例におけるプロジェクタの構成を示すブロック図である。

プロジェクタ１００は、照明光学系１５０と、液晶パネル１６０と、投写光学系１７０とを備えている。照明光学系１５０から照射された照明光が液晶パネル１６０を透過して画像を表す画像光に変調される。画像光が投写光学系１７０によりスクリーン２０上に投写されることにより、スクリーン２０上に画像が表示される。

プロジェクタ１００は、さらに、Ａ／Ｄ変換部１１１と、ブリッジ１１２と、画像処理回路１１３と、液晶パネル駆動部１１４と、中央演算回路（ＣＰＵ）１１５と、リードオンリメモリ（ＲＯＭ）１１６と、スタティックランダムアクセスメモリ（ＳＲＡＭ）１１７と、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）５０と、ＤＲＡＭコントローラ５５と、を備えている。

ブリッジ１１２と、画像処理回路１１３と、液晶パネル駆動部１１４と、中央演算回路（ＣＰＵ）１１５と、リードオンリメモリ（ＲＯＭ）１１６と、ＳＲＡＭ１１７と、ＤＲＡＭコントローラ５５は、ＳＯＣ（System On a Chip）と呼ばれる１つの半導体装置に集積されている。ＳＯＣの各構成要素は、共通のクロック信号ＣＬＫ（図示省略）に同期して動作している。

ＳＯＣの各構成要素１１２〜１１７は、互いに汎用バス１０１を介して接続されている。汎用バス１０１は、ＳＯＣのようなシステムＬＳＩ内部で各種ブロックを結合するために使われるいわゆる「オンチップ・バス」であり、例えば、ＡＭＢＡ（登録商標）規格で定められたＡＨＢ（Advanced High-Performance Bus）が用いられる。汎用バス１０１は、様々なビットデータの伝送が可能な汎用的なバスであり、上述したＡＭＢＡ規格などにより定められたプロトコルに従って双方向通信が可能である。本実施例の汎用バス１０１のデータバス幅は３２ビットであり、１クロックで３２ビットのデータを伝送することができる。

一方、Ａ／Ｄ変換部１１１と画像処理回路１１３との間、画像処理回路１１３と液晶パネル駆動部１１４の間は、それぞれビデオバス１０２によって接続されている。ビデオバス１０２は、いわゆるデジタルビデオ信号を伝送するための専用バスであり、汎用バス１０１とは異なるプロトコルに従って図１において矢印で示す方向にデジタルビデオ信号を伝送する一方向通信を行う。デジタルビデオ信号は、動画像や、静止画像などの画像データを表すデジタル信号である。

Ａ／Ｄ変換部１１１は、図示しないＤＶＤプレーヤやパソコンなどからケーブル１０を介して入力された入力画像信号に対して、必要に応じてＡ／Ｄ変換を行い、デジタルビデオ信号を、ビデオバス１０２を介して画像処理回路１１３に出力する。

画像処理回路１１３は、送信されたデジタルビデオ信号に対して、デジタルビデオ信号が表す画像を調整する画像処理を行い、画像処理後のデジタルビデオ信号を、ビデオバス１０２を介して液晶パネル駆動部１１４に送信する。画像処理回路１１３は、画像処理を実行する処理部として、補正処理部Ｍ１と、ＯＳＤ処理部Ｍ２とを備えている。補正処理部Ｍ１は、デジタルビデオ信号に対する様々な補正、例えば、輝度、コントラスト、色合い等の補正、台形歪みなどの画像の歪みの補正を実行する。ＯＳＤ処理部Ｍ２は、プロジェクタ１００の設定を行うための操作画面などを画像に合成するいわゆるＯＳＤ（On Screen Display）処理を実行する。

補正処理部Ｍ１およびＯＳＤ処理部Ｍ２は、それぞれ、画像処理を行う際に、一時的に演算結果や画像データなどを格納するために、ＤＲＡＭ５０にアクセスする。補正処理部Ｍ１およびＯＳＤ処理部Ｍ２は、それぞれ、ＤＲＡＭ５０にアクセスする際に用いられる専用バスであるＤＲＡＭバス１０５を介してＤＲＡＭコントローラ５５と接続されている。ＤＲＡＭバス１０５のデータバス幅は６４ビットであり、１クロックで６４ビットのデータを伝送することができる。補正処理部Ｍ１およびＯＳＤ処理部Ｍ２は、ＤＲＡＭバス１０５およびＤＲＡＭコントローラ５５を介してＤＲＡＭ５０にアクセスする。

ブリッジ１１２は、上述した補正処理部Ｍ１およびＯＳＤ処理部Ｍ２と同様に、ＤＲＡＭバス１０５を介してＤＲＡＭ５０に接続されている。また、ブリッジ１１２は上述した汎用バス１０１を介してＣＰＵ１１５と接続されている。ブリッジ１１２は、ＣＰＵ１１５がＤＲＡＭコントローラ５５にアクセスする際に、汎用バス１０１とＤＲＡＭバス１０５との間のプロトコル変換を行う。

液晶パネル駆動部１１４は、画像処理回路１１３から送信されたデジタルビデオ信号に基づいて、液晶パネル１６０を駆動する。この結果、液晶パネル１６０にデジタルビデオ信号が表す画像が形成され、スクリーン２０上に所望の画像が投写されることになる。

ＣＰＵ１１５は、ＲＯＭ１１６に格納された制御プログラムを実行して、プロジェクタ１００全体、例えば、画像処理回路１１３、液晶パネル駆動部１１４の制御を行う。ＣＰＵ１１５は、演算結果や画像データを一時的に記憶するために、ＳＲＡＭ１１７をキャッシュメモリとして、ＤＲＡＭ５０をメインメモリとして使用する。従って、ＤＲＡＭ５０は、ＣＰＵ１１５と、上述した補正処理部Ｍ１と、ＯＳＤ処理部Ｍ２とに、共用されることになる。ＣＰＵ１１５は、ＤＲＡＭ５０にアクセスする際には、ブリッジ１１２を介してアクセスする。

ＤＲＡＭ５０は、ＤＲＡＭコントローラ５５を介して読み出し要求を受けてからデータをＤＲＡＭコントローラ５５に出力するまでに、所定の時間がかかる。かかる時間をレイテンシと呼ぶ。レイテンシは、クロック数で表される。

次に、図２および図３を参照して、補正処理部Ｍ１、ＯＳＤ処理部Ｍ２によるＤＲＡＭ５０に対するアクセスについて説明する。補正処理部Ｍ１によるＤＲＡＭ５０からの読み出し処理を例にして説明する。ＯＳＤ処理部Ｍ２によるＤＲＡＭ５０からの読み出し処理は、補正処理部Ｍ１によるＤＲＡＭ５０からの読み出し処理と同一である。図２は補正処理部とＤＲＡＭとの接続の構成を示す図である。図３は、補正処理部によるＤＲＡＭからの読み出し処理を説明するためのタイミングチャートである。

図２に示すように、補正処理部Ｍ１、ＯＳＤ処理部Ｍ２、ブリッジ１１２のようにＤＲＡＭバス１０５を介してＤＲＡＭコントローラ５５と接続されている回路（以下、アクセス部とも呼ぶ）とＤＲＡＭコントローラ５５との間では、ＤＲＡＭバス１０５を介して、以下の信号が遣り取りされる。これらの信号は、それぞれ物理的に独立した信号線を用いて伝送される。
・リクエスト信号ＲＥＱ…アクセス部からＤＲＡＭコントローラ５５へ送信される信号である。有効を示すリクエスト信号ＲＥＱ（ハイ信号）はアクセス部からＤＲＡＭコントローラ５５にアクセス要求を通知する要求通知信号である。
・リードライト信号ＲＷ…アクセス部からＤＲＡＭコントローラ５５へ送信される信号である。アクセス要求の種類を示す。ハイ信号は書き込み要求を示し、ロー信号は読み出し要求を示す。
・バースト信号ＢＴ…アクセス部からＤＲＡＭコントローラ５５へ送信される信号である。１つのアクセス要求において伝送されるアドレス信号の残数を示す。本実施例では１回に送受信できるデータ量（１回のクロックで伝送可能なデータ量）は６４ビットであるので、例えば、２５６ビットのデータの読み出し要求では、６４ビット分のデータの先頭アドレスをそれぞれ示す４つのアドレス信号が送信される。従って、かかる場合は、バースト信号ＢＴは３で始まり０で終わる。
・アドレス信号ＡＤ１…アクセス部からＤＲＡＭコントローラ５５へ送信される信号である。アドレス信号ＡＤ１は、アクセスの対象となるＤＲＡＭ５０のアドレスを示す。ＤＲＡＭバス１０５において１回のクロックで伝送可能な６４ビットのデータの先頭アドレスが、それぞれ、アドレス信号として送信される。例えば、上述したように、２５６ビットのデータの読み出し要求では、６４ビット分のデータの先頭アドレスをそれぞれ示す４つのアドレス信号が送信される。
・アドレス受信通知信号ＡＣＫ…ＤＲＡＭコントローラ５５からアクセス部へ送信される信号である。ＤＲＡＭコントローラ５５は、アクセス要求において伝送されるアドレス信号を受信するクロック期間に、有効なアドレス受信通知信号ＡＣＫ（本実施例ではハイ信号）を送信する。
・読み出しデータ送信信号ＲＤＶ…ＤＲＡＭコントローラ５５からアクセス部へ送信される信号である。ＤＲＡＭコントローラ５５は、読み出し要求において受信した各アドレスに対応する６４ビットの読み出しデータを送信するクロック期間に、有効な読み出しデータ送信信号ＲＤＶ（本実施例ではハイ信号）を送信する。
・データ信号ＤＴ１…アクセス部とＤＲＡＭコントローラ５５との間で遣り取りの対象となるデータを搬送する信号である。読み出し処理の場合には、ＤＲＡＭコントローラ５５からアクセス部へ送信される。本実施例では６４本のパラレル信号線を用いて、１回のクロック期間で、６４ビットのデータが送信される。

図３を参照して、補正処理部Ｍ１によるＤＲＡＭ５０からの読み出し処理の具体例を説明する。図３には、クロック信号ＣＬＫと共に、上述した７種類の信号、すなわち、リクエスト信号ＲＥＱ、リードライト信号ＲＷ、バースト信号ＢＴ、アドレス信号ＡＤ１、アドレス受信通知信号ＡＣＫ、読み出しデータ送信信号ＲＤＶ、データ信号ＤＴ１のタイミングチャートがそれぞれ図示されている。説明の便宜上、図３の最上部に図示するように、図３に示すクロック信号ＣＬＫを一周期ごとに番号ｎを付し、各クロック期間を、符号を用いてクロックＣＬｎ（ｎは、図３に示す番号）と呼ぶ。このような呼び方は、後述する他のタイミングチャート（図５，図６）においても同様とする。

補正処理部Ｍ１が、ＤＲＡＭ５０から６４ビットＸ８＝５１６ビット（６４バイト）のデータを読み出す読み出し処理を行う例を示す。補正処理部Ｍ１は、６４ビット（８バイト）ずつ合計８回に亘り、読み出しを要求するデータが格納されているＤＲＡＭ５０上の先頭アドレスをアドレス信号ＡＤ１として送信する。具体的には、補正処理部Ｍ１は、有効を示すリクエスト信号ＲＥＱ（ハイ信号）と、読み出し要求を示すリードライト信号ＲＷ（ロー信号）をＤＲＡＭバス１０５上に出力する（図３：クロックＣＬ１）。補正処理部Ｍ１は、同時に、「７」を表すバースト信号ＢＴと、読み出しを要求する最初の６４ビットデータの先頭のアドレスＡ０を表すアドレス信号ＡＤ１とを、ＤＲＡＭバス１０５上に出力する（図３：クロックＣＬ１）。補正処理部Ｍ１は、有効なアドレス受信通知信号ＡＣＫ（ハイ信号）を受信すると（図３：クロックＣＬ２）、１を減じた「６」を表すバースト信号ＢＴと、次の６４ビットデータの先頭アドレスＡ８（Ａ０の８バイト先のアドレス）を表すアドレス信号ＡＤ１とを、ＤＲＡＭバス１０５上に出力する（図３：クロックＣＬ３）。このように、補正処理部Ｍ１は、有効なアドレス受信通知信号ＡＣＫ（ハイ信号）を受信するごとに、１を減じた値を表すバースト信号ＢＴと、次の６４ビットデータの先頭アドレスを表すアドレス信号ＡＤ１とを、順次にＤＲＡＭバス１０５上に出力していく（図３：クロックＣＬ３〜ＣＬ１２）。補正処理部Ｍ１は、読み出しを要求する全ての６４ビットデータの先頭アドレスを出力し、最後に出力したアドレスに対応するアドレス受信通知信号ＡＣＫを受信すると、リクエスト信号ＲＥＱを有効（ハイ信号）から無効（ロー信号）に戻す。

これに対して、ＤＲＡＭコントローラ５５は、有効なリクエスト信号ＲＥＱを受信すると、有効なアドレス信号ＡＤ１とバースト信号ＢＴがＤＲＡＭバス１０５上に出力されていることを認識する。ＤＲＡＭコントローラ５５は、必ずしも、直ちにアドレス信号ＡＤ１とバースト信号ＢＴを受信する必要はない。ＤＲＡＭコントローラ５５は、例えば、ＤＲＡＭ５０のリフレッシュ処理のため、あるいは、他のアクセス部（例えば、ＯＳＤ処理部Ｍ２）からのアクセス要求の受け付けのため、直ちに、補正処理部Ｍ１からのアクセス要求を受け付けられない場合には、受け付け可能な状態になったときに、アドレス信号ＡＤ１とバースト信号ＢＴを受信する。ＤＲＡＭコントローラ５５は、受け付け可能な状態になると、有効を示すアドレス受信通知信号ＡＣＫ（ハイ信号）をＤＲＡＭバス１０５上に出力し、アドレス信号ＡＤ１とバースト信号ＢＴを受信する。図３の例では、ＤＲＡＭコントローラ５５は、クロックＣＬ２で最初のアドレスＡ０を表すアドレス信号ＡＤ１に対応するアドレス受信通知信号ＡＣＫを出力し、クロックＣＬ５〜ＣＬ７で２〜４番目のアドレスＡ８〜Ａ２４を表すアドレス信号ＡＤ１にそれぞれ対応するアドレス受信通知信号ＡＣＫを出力している（図３）。

ＤＲＡＭバス１０５のプロトコルでは、読み出し処理において、ＤＲＡＭコントローラ５５は、アドレス信号ＡＤ１の受信から予め定められた遅延期間が経過したときに、受信したアドレス信号に対応する６４ビットデータをデータ信号ＤＴ１としてＤＲＡＭバス１０５上に出力するように定められている。ＤＲＡＭコントローラ５５は、有効なデータ信号ＤＴ１を出力すると同時に、有効な読み出しデータ送信信号ＲＤＶ（ハイ信号）をＤＲＡＭバス１０５上に出力する。ＤＲＡＭコントローラ５５は、遅延期間にＤＲＡＭ５０にアクセスして、出力すべき６４ビットデータを取得する。従って、遅延期間は、ＤＲＡＭ５０のレイテンシを考慮して、ＤＲＡＭコントローラ５５が確実に６４ビットデータを取得できる時間に設定される。遅延期間は、本実施例では、８クロックである。図３に示す例では、クロックＣＬ２で受信されたアドレス信号ＡＤ１が表すアドレスＡ０に対応する６４ビットデータＤ０が、８クロック後のクロックＣＬ１０にて出力されていることが解る。他の６４ビットデータＤ８〜Ｄ５６も、それぞれ、対応するアドレスＡ８〜Ａ５６が受信された８クロック後に出力される（図３）。

次に、図４および図５を参照して、ＣＰＵ１１５によるＤＲＡＭ５０に対するアクセスについて説明する。図４はＣＰＵとＤＲＡＭとの接続の構成を示す図である。図５は、ＣＰＵによるＤＲＡＭからの読み出し処理を説明するためのタイミングチャートである。

上述したように、ＣＰＵ１１５は、汎用バス１０１を介して、ブリッジ１１２と接続されている。ＤＲＡＭからの読み出し処理において、ＣＰＵ１１５とブリッジ１１２との間では、汎用バス１０１を介して、以下の信号が遣り取りされる。
・制御信号ＣＴＬ…公知の汎用バス１０１のプロトコル（ＡＭＢＡ規格など）に従って遣り取りされる信号である。アクセス要求の種類を示す信号を始めとする各種の信号が含まれるが、このうち、本実施例の説明に必要な待機信号ＷＡについて説明する。待機信号ＷＡは、ブリッジ１１２からＣＰＵ１１５に対して送信される信号である。ブリッジ１１２は、ＣＰＵ１１５と遣り取りを行うことができないときに、待機信号ＷＡをロー信号にし、遣り取りが可能なときに待機信号ＷＡをハイ信号にする。
・アドレス信号ＡＤ２…ＣＰＵ１１５からブリッジ１１２へ送信される信号である。アドレス信号ＡＤ２は、アクセスの対象となるＤＲＡＭ５０のアドレスを示す。汎用バス１０１において１回のクロックで伝送可能な３２ビットのデータの先頭アドレスがアドレス信号として送信される。例えば、２５６ビットのデータの読み出し要求では、３２ビット分のデータの先頭アドレスをそれぞれ示す８つのアドレス信号が送信される。
・データ信号ＤＴ２…ＣＰＵ１１５とブリッジ１１２との間で遣り取りの対象となるデータを搬送する信号である。読み出し処理の場合には、ブリッジ１１２からＣＰＵ１１５へ送信される。本実施例では３２本のパラレル信号線を用いて、１回のクロック期間で、３２ビットのデータが送信される。

図４に示すように、ブリッジ１１２とＤＲＡＭコントローラ５５との間は、補正処理部Ｍ１とＤＲＡＭコントローラ５５との間と同様に、ＤＲＡＭバス１０５によって接続されている。図４に示すように、ブリッジ１１２とＤＲＡＭコントローラ５５との間で遣り取りされる信号は、上述した補正処理部Ｍ１とＤＲＡＭコントローラ５５との間で遣り取りされる信号と同じ７種類の信号である。

図５を参照して、ＣＰＵ１１５によるＤＲＡＭ５０からの読み出し処理の具体例を説明する。図５には、クロック信号ＣＬＫと共に、上述したブリッジ１１２とＣＰＵ１１５との間で遣り取りされる３種類の信号、すなわち、アドレス信号ＡＤ２、待機信号ＷＡ、データ信号ＤＴ２のタイミングチャートがそれぞれ図示されている。図５には、さらに、上述したブリッジ１１２とＤＲＡＭコントローラ５５との間で遣り取りされる７種類の信号、すなわち、リクエスト信号ＲＥＱ、リードライト信号ＲＷ、バースト信号ＢＴ、アドレス信号ＡＤ１、アドレス受信通知信号ＡＣＫ、読み出しデータ送信信号ＲＤＶ、データ信号ＤＴ１のタイミングチャートがそれぞれ図示されている。

ＣＰＵ１１５が、ＤＲＡＭ５０から３２ビットＸ４＝１２８ビット（１６バイト）のデータを読み出す読み出し処理を行う例を示す。ＣＰＵ１１５は、３２ビット（４バイト）ずつ合計４回に亘り、読み出しを要求するＤＲＡＭ５０上の先頭アドレスをアドレス信号ＡＤ２としてブリッジ１１２に送信する。３２ビットずつ送信するのは、ＣＰＵ１１５が直接に接続されている汎用バス１０１のバス幅が３２ビットであるからである。具体的には、ＣＰＵ１１５は、読み出しを要求する制御信号（図示省略）と共に、読み出しを要求する３２ビットデータの先頭のアドレスＡ０〜Ａ１２を表すアドレス信号ＡＤ２を、順次に汎用バス１０１上に出力する（図５：ＡＤ２参照）。ＣＰＵ１１５は、ロー信号を示す待機信号ＷＡを受信すると、待機信号ＷＡがハイ信号になるまで、出力中のアドレス信号ＡＤ２を汎用バス１０１上に維持する。そして、ＣＰＵ１１５は、待機信号ＷＡがハイ信号になると、次のクロックで、次の３２ビットデータの先頭のアドレスを送信する。例えば、図５に示す例では、ＣＰＵ１１５は、クロックＣＬ１で読み出しを要求する最初の３２ビットデータの先頭のアドレスＡ０を送信し、クロックＣＬ２で次の３２ビットデータの先頭のアドレスＡ４を送信している。クロックＣＬ２において、待機信号ＷＡがロー信号になったので、ＣＰＵ１１５は、出力中のアドレスＡ４を表すアドレス信号ＡＤ２をＤＲＡＭバス１０５上に維持する（図５：クロックＣＬ３〜ＣＬ１２）。その後、クロックＣＬ１２で待機信号ＷＡがハイ信号になったので、クロックＣＬ１３で次の３２ビットデータの先頭のアドレスＡ８を送信している（図５）。

ブリッジ１１２は、ＣＰＵ１１５から読み出し要求と共にアドレスＡ０を示すアドレス信号ＡＤ２を受け取ると（図５：クロックＣＬ１）、すぐに待機信号ＷＡをロー信号にし、ＣＰＵ１１５を待機させる（図５：クロックＣＬ２）。汎用バス１０１のプロトコルの仕様により、ブリッジ１１２は、ＣＰＵ１１５からの３２ビット分のアドレスの受け付けと、受け付けたアドレスに対応する３２ビットデータのＣＰＵ１１５への送信を一組の処理として行い、かかる一組の処理が終了するまで次ぎの３２ビット分のアドレスを受け付けない。このため、ブリッジ１１２は、すぐに待機信号ＷＡをロー信号にして、ＣＰＵ１１５を待機させるのである。

ブリッジ１１２は、待機信号ＷＡをロー信号にすると同時に、有効を示すリクエスト信号ＲＥＱ（ハイ信号）と、ＣＰＵ１１５から読み出しを要求されたアドレスＡ０を示すアドレス信号ＡＤ１と、「０」を表すバースト信号ＢＴとを、ＤＲＡＭバス１０５上に出力する（図５：クロックＣＬ２）。ブリッジ１１２は、ＣＰＵ１１５からの読み出し要求を、３２ビットずつ処理するため、バースト信号ＢＴは「０」とされる。ブリッジ１１２とＤＲＡＭコントローラ５５との間で行われる処理は、上述した補正処理部Ｍ１とＤＲＡＭコントローラ５５との間で行われる処理と同じである。すなわち、図５に示すように、ＤＲＡＭコントローラ５５は、アドレス受信通知信号ＡＣＫを出力すると共に、アドレス信号ＡＤ１を受け付け（図５：ＣＬ３）、その８クロック後にアドレスＡ０から始まる６４ビットデータＤ０を、有効を示す読み出しデータ送信信号ＲＤＶと共にＤＲＡＭバス１０５上に出力する（図５：ＣＬ１１）。

ブリッジ１１２は、ＤＲＡＭコントローラ５５から６４ビットデータＤ０を受け取ると、待機信号ＷＡをハイ信号に戻すと共に、受け取った６４ビットデータＤ０のうちの先頭の３２ビットデータｄ０を、データ信号ＤＴ２として汎用バス１０１上に出力する（図５：ＣＬ１２）。ブリッジ１１２は、同時に、次の３２ビット分のアドレスＡ４を受け取り、次のクロックで待機信号ＷＡをロー信号にする（図５：ＣＬ１３）。以下、図５に示すように、同様の処理が繰り返され、３２ビットずつＣＰＵ１１５の読み出し要求が処理されていく。

次に、図６を参照して、複数のアクセス部が、ほぼ同時に、ＤＲＡＭ５０に読み出し処理を試みた場合について説明する。図６は、複数のアクセス部によるＤＲＡＭからの読み出し処理を説明するためのタイミングチャートである。

図６は、補正処理部Ｍ１がクロックＣＬ１にてＤＲＡＭコントローラ５５に対して読み出し処理を開始し、ＯＳＤ処理部Ｍ２が、クロックＣＬ３にてＤＲＡＭコントローラ５５に対して読み出し処理を開始した場合を例として示している。補正処理部Ｍ１およびＯＳＤ処理部Ｍ２と、ＤＲＡＭコントローラ５５との間では、上述のとおり７種類の信号が遣り取りされる。図６には、煩雑を避けるため、これら７種類の信号のうち、リクエスト信号ＲＥＱと、アドレス信号ＡＤ１と、アドレス受信通知信号ＡＣＫと、データ信号ＤＴ１を選択的に図示している。リードライト信号ＲＷは、読み出し処理の場合は常にロー信号であり、バースト信号ＢＴ、読み出しデータ送信信号ＲＤＶの発生タイミングは、それぞれアドレス信号ＡＤ１、データ信号ＤＴ１と同じである（図３、図５参照）ので、図示を省略する。

ＤＲＡＭバス１０５において、ブリッジ１１２とＤＲＡＭコントローラ５５との間、補正処理部Ｍ１とＤＲＡＭコントローラ５５との間、ＯＳＤ処理部Ｍ２とＤＲＡＭコントローラ５５との間を接続する信号線は、それぞれ物理的に独立している。図６において、図示されている信号のうち、符号の前にＭ１が付された信号は、補正処理部Ｍ１とＤＲＡＭコントローラ５５との間を接続する信号線上の信号を示し、Ｍ２が付された信号は、ＯＳＤ処理部Ｍ２とＤＲＡＭコントローラ５５との間を接続する信号線の信号上を示す。

ＤＲＡＭコントローラ５５は、複数のアクセス部から有効なリクエスト信号ＲＥＱ（ハイ信号）が送信されている場合、先に有効なリクエスト信号ＲＥＱを送信したアクセス部の要求から順番に処理する。したがって、図６に示す例では、補正処理部Ｍ１が、先に、有効なリクエスト信号Ｍ１＿ＲＥＱを送信している（図６：クロックＣＬ１）ので、補正処理部Ｍ１による読み出し要求が先に処理される。この結果、補正処理部Ｍ１による読み出し要求は、図３を参照して説明した処理と同様に処理される（図６：Ｍ１＿ＲＥＱ、Ｍ１＿ＡＤ１、Ｍ１＿ＡＣＫ、Ｍ１＿ＤＴ１）ので、説明を省略する。

後に有効なリクエスト信号Ｍ２＿ＲＥＱを送信したＯＳＤ処理部Ｍ２による読み出し要求の処理について説明する。補正処理部Ｍ１は、送信したアドレス信号Ｍ１＿ＡＤ１が、全てＤＲＡＭコントローラ５５に受け付けられると、リクエスト信号Ｍ１＿ＲＥＱをロー信号にする（図６： クロックＣＬ１３）。これにより、ＤＲＡＭコントローラ５５は、ＯＳＤ処理部Ｍ２による読み出し要求を受け付けることが許容される。ＤＲＡＭコントローラ５５は、クロックＣＬ１４〜ＣＬ１６において、ＯＳＤ処理部Ｍ２が送信するアドレス信号Ｍ２＿ＡＤ１が表すアドレスａ０、ａ８、ａ１６を順次に受け付け、受信通知信号Ｍ２＿ＡＣＫをハイ信号にする。ＤＲＡＭコントローラ５５は、プロトコルに従い、ＯＳＤ処理部Ｍ２からアドレスａ０、ａ８、ａ１６を受け付けてから８クロック後に、受け付けられたアドレスに対応する６４ビットデータｄ０、ｄ８、ｄ１６を、データ信号Ｍ２＿ＤＴ１としてＤＲＡＭバス１０５上に出力する（図６： クロックＣＬ２２〜ＣＬ２４）。

以上説明した本実施例におけるアクセス部（補正処理部Ｍ１、ＯＳＤ処理部Ｍ２、ブリッジ１１２）によるＤＲＡＭ５０からの読み出し処理によれば、アクセス部からＤＲＡＭコントローラ５５に送信されるリクエスト信号ＲＥＱは、当該アクセス部が読み出しを要求するアドレスがＤＲＡＭコントローラ５５に受け付けられた時点で、アドレスに対応するデータの受信を待たずにロー信号にされる。この結果、ＤＲＡＭコントローラ５５は、受け付けたアドレスに対応するデータをアクセス部に送信する前に、他のアクセス部からのリクエスト信号ＲＥＱに応じて別のアドレスを受け付けることができる。すなわち、本実施例におけるＤＲＡＭバス１０５では、アドレスの受け付けと、対応するデータの送信とが、論理的に分離されている。この結果、ＤＲＡＭバス１０５のバスが使用されない時間を短縮し、ＤＲＡＭバス１０５を効率良く使用することができる。この結果、ＤＲＡＭ５０に対して、アクセス部から同時期に複数のアクセスが生じた場合における処理速度が向上する。

従来のように、例えば、汎用バス１０１のような一般的なＣＰＵ用バスを介して、複数のアクセス部（補正処理部Ｍ１、ＯＳＤ処理部Ｍ２、ＣＰＵ１１５）と、ＤＲＡＭ５０が接続されている場合には、一のアクセス部が読み出しを要求するアドレスがＤＲＡＭコントローラ５５に受け付けられた後、そのアドレスに対応するデータがＤＲＡＭコントローラ５５から要求元のアクセス部に送信されるまで、ＤＲＡＭコントローラ５５は、他のアクセス部が読み出しを要求するアドレスを受け付けることが出来なかった。このため、ＤＲＡＭ５０のレイテンシのため、アドレスの受け付けから当該アドレスに対応するデータの送信までには、所定の時間がかかるため、効率が悪化していた。

これに対して、本実施例では、ＤＲＡＭコントローラ５５は、読み出しを要求するアドレスを受け付けたときに、アドレス受信通知信号ＡＣＫを、アドレスの送信元に送信して、アドレスが受け付けられたことを通知する。そして、かかる通知から定められた期間（本実施例では８クロック）後に、当該アドレスに対応するデータを送信することを規定している。このようなシンプルな仕組みで、アクセス部がデータを受信し損なうことを抑制しつつ、ＤＲＡＭコントローラ５５は、一のアクセス部が読み出しを要求するアドレスを受け付けた直後から、他のアクセス部が読み出しを要求するアドレスを受け付けることが許容される。従って、上述したように、ＤＲＡＭ５０に対して、アクセス部から同時期に複数のアクセスが生じた場合における処理速度を向上することができる。この結果、ＤＲＡＭバス１０５のバス幅を抑制することができ、ひいては、ＳＯＣのチップサイズの抑制、および、消費電力の抑制が可能となる。

Ｂ．変形例：
・第１変形例：
上記各実施例では、ＣＰＵ１１５、ブリッジ１１２、画像処理回路１１３、ＤＲＡＭコントローラ５５などの各構成要素は、ＳＯＣとして１つの半導体装置に集積されており、汎用バス１０１やＤＲＡＭバス１０５は、ビデオバスはＳＯＣの内部のバスである。しかしながら、本発明の適用は、ＳＯＣの内部のバスに限られない。例えば、ＣＰＵ１１５、ブリッジ１１２、画像処理回路１１３、ＤＲＡＭコントローラ５５などが別々の半導体装置で構成されても良い。かかる場合には、汎用バス１０１にはＰＣＩバス（Peripheral Components Interconnect bus）やＩＳＡバス（Industrial Standard Architecture bus）を始め、様々なバスが用いられ得る。かかる場合には、ＤＲＡＭバス１０５は、ブリッジ１１２および画像処理回路１１３を構成する半導体装置と、ＤＲＡＭコントローラ５５を構成する半導体装置とを接続する外部バスとして構成され得る。

・第２変形例：
上記各実施例では、本実施例では、ＣＰＵ１１５がブリッジ１１２を介してＤＲＡＭバス１０５と接続され、画像処理回路１１３に含まれる補正処理部Ｍ１およびＯＳＤ処理部Ｍ２が直接にＤＲＡＭバス１０５に接続されているが、ＤＲＡＭバス１０５に接続される回路は、これらに限られない。例えば、ＣＰＵ１１５に代えて、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）を用いて構成されたハードウエアがブリッジ１１２を介してＤＲＡＭバス１０５に接続されても良い。かかるハードウエアの具体例としては、ＤＭＡＣ（Dynamic Memory Access Controller）などが用いられ得る。ＤＭＡＣはメモリ間のデータ転送を行うモジュールであり、例えば、ＣＰＵ１１５の指示に従って、ＤＭＡＣが、ＲＯＭ１１６やＳＲＡＭ１１７からデータを、ブリッジ１１２を介してＤＲＡＭ５０に転送する構成としても良い。

・第３変形例：
また、上記実施例では、ＣＰＵ１１５、ブリッジ１１２、画像処理回路１１３、ＤＲＡＭコントローラ５５を含むＳＯＣとして構成された画像処理装置は、プロジェクタ１００に搭載されている。画像処理回路１１３において実行される画像処理を搭載される機器に応じて変更すれば、プロジェクタに限らず様々な機器、例えば、画像表示装置、画像出力装置に搭載され得る。具体的には、かかるＳＯＣは、液晶テレビなどの画像表示装置に搭載され得る。また、画像処理回路１１３をデジタルビデオ信号として供給された画像データを印刷に用いるラスタデータを生成する回路として構成すれば、かかるＳＯＣは印刷装置に搭載され得る。

以上、本発明の実施例および変形例について説明したが、本発明はこれらの実施例および変形例になんら限定されるものではなく、その要旨を逸脱しない範囲内において種々の態様での実施が可能である。

実施例におけるプロジェクタの構成を示すブロック図。 補正処理部とＤＲＡＭとの接続の構成を示す図。 補正処理部によるＤＲＡＭからの読み出し処理を説明するためのタイミングチャート。 ＣＰＵとＤＲＡＭとの接続の構成を示す図。 ＣＰＵによるＤＲＡＭからの読み出し処理を説明するためのタイミングチャート。 複数のアクセス部によるＤＲＡＭからの読み出し処理を説明するためのタイミングチャート。

符号の説明

１０…ケーブル
２０…スクリーン
５０…ＤＲＡＭ
５５…ＤＲＡＭコントローラ
１００…プロジェクタ
１０１…汎用バス
１０２…ビデオバス
１０５…ＤＲＡＭバス
１１１…Ａ／Ｄ変換部
１１２…ブリッジ
１１３…画像処理回路
１１４…液晶パネル駆動部
１１５…ＣＰＵ
１１７…ＳＲＡＭ
１５０…照明光学系
１６０…液晶パネル
１７０…投写光学系
Ｍ１…補正処理部
Ｍ２…ＯＳＤ処理部

Claims (9)

1. 情報処理装置であって、
   レイテンシを有するメモリ装置に対するアクセスを制御するメモリ制御部と、
   前記メモリ制御部に対して前記メモリ装置からデータを読み出すための要求を送信するアクセス部と、
   を備え、
   前記アクセス部は、送信した一の読み出し要求が前記メモリ制御部に受信された後、前記一の読み出し要求に対応するデータを受信する前に、前記メモリ制御部が他の読み出し要求を受信することを許容する、情報処理装置。
2. 請求項１に記載の情報処理装置において、
   前記アクセス部は、複数備えられ、
   各アクセス部は、それぞれ独立して前記読み出し要求を送信する、情報処理装置。
3. 請求項２に記載の情報処理装置において、
   前記読み出し要求の送信は、少なくとも読み出しを要求するアドレスの送信を含み、
   前記アクセス部は、前記アドレスが前記メモリ制御部に受信された後に、前記メモリ制御部が他の読み出し要求を受信することを許容する、情報処理装置。
4. 請求項３に記載の情報処理装置において、
   前記読み出し要求の送信は、要求通知信号を有効として、前記アドレスを送信することにより実行され、
   前記アクセス部は、前記アドレスが前記メモリ制御部に受信された後に、前記要求通知信号を無効とすることにより、前記メモリ制御部が他の読み出し要求を受信することを許容する、情報処理装置。
5. 請求項４に記載の情報処理装置において、
   前記メモリ制御部は、前記アドレスを受信したときに、受信した前記アドレスの送信元の前記アクセス部に受信通知信号を送信し、受信通知信号の送信から定められた期間の経過後に受信した前記アドレスに対応するデータを前記アクセス部に送信する、情報処理装置。
6. 請求項２に記載の情報処理装置において、
   複数の前記アクセス部のうちの少なくとも１つは、他の回路から受信した読み出し要求を中継するブリッジ回路である、情報処理装置。
7. 請求項６に記載の情報処理装置において、
   前記他の回路は、情報処理装置を制御するＣＰＵである、情報処理装置。
8. 請求項１ないし請求項６のいずれかに記載の情報処理装置を含み、前記アクセス部のうちの少なくとも１つはビデオ信号を処理する画像処理回路である画像処理装置。
9. レイテンシを有するメモリ装置を制御するメモリ制御部に対するアクセス方法であって、
   メモリ制御部に対して第１の読み出し要求を送信し、
   メモリ制御部に対して第２の読み出し要求を送信し、
   前記第１の読み出し要求が前記メモリ制御部に受信された後、前記第１の読み出し要求に対応するデータを前記アクセス部が受信する前に、前記メモリ制御部が第２の読み出し要求を受信することを許容する、アクセス方法。

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