JP2015034891A - レジスタ設定制御装置 - Google Patents

Abstract

【課題】回路規模を増大させることなく、画質パラメータなどの多くのレジスタ設定値を含んだ１つの画像処理回路を１フレーム内に複数回処理することが可能となる。【解決手段】一時保持するアドレス空間にマッピングされた回路を制御する制御レジスタを含む複数の第１の設定レジスタと、第１の設定レジスタの一つを選択する選択手段と、前記セレクタ回路により選択された第１の設定レジスタから設定値を読み出し、回路に設定値を反映するための第２の設定レジスタとを備えることを特徴とする。【選択図】 図１

Description

本発明は、レジスタ設定制御装置に関する。

従来、画像信号をデジタル処理する画像処理部をホストＣＰＵで制御する画像処理装置が知られている。さらに、次に示すような表示処理装置が提案されている（特許文献１参照）。図２は、従来の表示処理装置の構成を示すブロック図である。

表示処理部が、ＣＰＵインタフェース（ＣＰＵＩＦ）回路３０２と、回路Ａ（図示せず）で使用される各種表示設定データを記憶する第１表示設定レジスタ群３０３及び第２の表示設定レジスタ群３０６で構成され、設定データとアドレスデータとを、第１の表示設定レジスタ群が一時的に格納し、その後、第２の表示設定レジスタ群が最終的に格納する。すなわち、ホストＣＰＵ３０１から第１の表示設定レジスタ群へ設定データとアドレスデータとが送信される。第１の表示設定レジスタ群へのライトアクセスは垂直同期信号に非同期で行われる。

次に、第２の表示設定レジスタ群は、第１の表示設定レジスタ群に格納されたデータを、垂直同期信号に同期して一斉に読み出して、アドレスデータが示すレジスタ位置に設定データを書き込み、既に設定データが存在する場合には上書きして一斉に更新する。

特開２００２−３０４１６７号公報

しかしながら、特許文献１に記載の技術(表示処理装置において、非表示期間においてレジスタ設定の更新を一斉に必要とする回路)を用いて画像処理装置に適用する場合において、動画像の非処理期間（Ｖブランキング期間）にレジスタ設定の更新を実施するだけでなく、さらに、１フレーム内に同一回路を複数回レジスタ設定して、回路を複数回動作する動画時において、レジスタを設定する時間が無視出来ない要因となる。

特に画質パラメータなどの多くのレジスタ設定値を含んだ1つの画像処理回路の場合については、処理する画像サイズによっては、回路の処理時間より多くのレジスタ設定値を更新する時間の方が長くなり、レジスタ設定値をする時間のため、画像処理時間が１フレームに納まらないことがある。従来の技術を用いた画像処理装置の制御タイミングにおいて、問題になる事例のタイミングチャートを図３に示す。動画開始前タイミング４０１で第１のレジスタ群に記憶された各種画像処理設定データを動画開始タイミング４０２までに更新する。

動画開始タイミング(最初の映像同期信号)４０２で、第１のレジスタ群の設定値を第２のレジスタ群に反映し、１回目の画像処理を開始するとともに次のレジスタ設定値を第１のレジスタ群に書き込む。タイミング４０３で１回目の画像処理は完了するが、次のレジスタ設定値が完了していない。タイミング４０４でレジスタ設定が完了して、２回目の画像処理を開始するが、１フレーム以内に画像処理が完了しないという問題があった。

一方、１フレーム内に回路を複数回動作させなくても良いように、別々に回路を持つ構成にすることで解決することも可能だが、この場合はそれぞれに画像処理回路が必要となり、画像処理装置の回路規模が増大してしまうという問題があった。

本発明のレジスタ設定制御装置は、一時保持するアドレス空間にマッピングされた回路を制御する制御レジスタを含む複数の第１の設定レジスタと、第１の設定レジスタの一つを選択する選択手段と、前記セレクタ回路により選択された第１の設定レジスタから設定値を読み出し、回路に設定値を反映するための第２の設定レジスタとを備える。

本発明によれば、回路規模を増大させることなく、画質パラメータなどの多くのレジスタ設定値を含んだ１つの画像処理回路を１フレーム内に複数回処理することが可能となる。

第１の実施の形態に係るレジスタ設定制御装置の構成を示すブロック図である。 従来の画像処理装置の構成を示すブロック図である。 従来の技術を用いた制御タイミングを示すタイミングチャートである。 第１の実施の形態に係る制御タイミングを示すタイミングチャートである。 第２の実施の形態に係るレジスタ設定制御装置の構成を示すブロック図である。

以下、本発明を図面に基づいて詳しく説明する。

［実施例１］
図１は、本発明の第１の実施の形態に係るレジスタ設定制御装置の構成を示すブロック図である。本レジスタ設定制御装置は、撮像装置および画像処理装置を制御する制御レジスタを含むレジスタ群に対してレジスタ設定を行う制御装置である。

図１において、ＣＰＵ１０１は、ＣＰＵインタフェース（ＩＦ）回路１０２内のアドレスデコーダ１１１に対して、ｒｅｑｕｅｓｔ信号（以下ｒｅｑ）、ａｃｋｎｏｗｌｅｄｇｅ信号（以下ａｃｋ）、ａｄｄｒｅｓｓ信号（以下ａｄｄｒ）、ｄａｔａ信号（以下ｄａｔａ）を出力する。

これらの各信号は、撮像装置および画像処理装置を制御する制御装置に含まれる回路Ａの第１のレジスタ群バンク１（アドレス領域１）１０３、回路Ａの第１のレジスタ群バンク２（アドレス領域２）１０７に対してレジスタ設定値を書き込むために使用される。また、セレクタ信号生成部１１２、強制レジスタ値ロード信号生成部１１３に対して、制御データを書き込むためにも使用される。

信号ｒｅｑは、レジスタ設定値の書き込みを要求する信号、信号ａｃｋは、レジスタ設定値の書き込み完了を信号ｒｅｑの送信元に通知する信号、信号ａｄｄｒは、レジスタ設定値が書き込まれるべきレジスタのアドレスを示す信号、信号ｄａｔａは、レジスタに書き込まれるべきレジスタ設定値を示す信号である。

ａｄｄｒ及びｄａｔａを一組のレジスタ設定値情報とし、ａｄｄｒはレジスタアドレスであり、ｄａｔａはレジスタに書き込む値である。あるｒｅｑにおいてレジスタアドレスａｄｄｒが送信され、その直後のｒｅｑにおいて各回路のレジスタに書き込む値ｄａｔａが送信される。このようにａｄｄｒ及びｄａｔａは、ｒｅｑを２回送信することで送信先に伝送される。伝送が完了すると送信先からａｃｋが返信される。

アドレスデコーダ１１１ではａｄｄｒを参照する。ａｄｄｒ値に応じて、回路Ａの第１のレジスタ群バンク１（アドレス領域１）１０３または回路Ａの第１のレジスタ群バンク２（アドレス領域２）１０７またはセレクタ信号生成部１１２または強制レジスタ値ロード信号生成部１１３を送信先として選択する。

回路Ａの第１のレジスタ群バンク１（アドレス領域１）１０３、回路Ａの第１のレジスタ群バンク２（アドレス領域２）１０７、セレクタ信号生成部１１２、強制レジスタ値ロード信号生成部１１３にはそれぞれ固有のアドレスが割り当てられている。アドレスデコーダ１１１は、ＣＰＵ１０１から信号ｄａｔａ、ａｄｄｒを受信すると、信号ｗｒｉｔｅ ｃｏｍｍａｎｄ（以下「信号ｗｒ_ｃｍｄ」という）と信号ｄａｔａ、ａｄｄｒを回路Ａの第１のレジスタ群バンク１（アドレス領域１）１０３、回路Ａの第１のレジスタ群バンク２（アドレス領域２）１０７へ送信する。

ａｄｄｒ値に応じて選択された送信先が回路Ａの第１のレジスタ群バンク１（アドレス領域１）１０３である時、回路Ａの第１のレジスタ群バンク１（アドレス領域１）１０３において、信号ｗｒ_ｃｍｄが入力されると、信号ａｄｄｒの示すアドレスに信号ｄａｔａが書き込まれる。同様に、ａｄｄｒ値に応じて選択された送信先が回路Ａの第１のレジスタ群バンク２（アドレス領域２）１０７である時、回路Ａの第１のレジスタ群バンク２（アドレス領域２）１０７において、信号ｗｒ_ｃｍｄが入力されると、信号ａｄｄｒの示すアドレスに信号ｄａｔａが書き込まれる。

ａｄｄｒ値に応じて選択された送信先がセレクタ信号生成部１１２である時、制御データ線１１５を経由してセレクタ信号生成部１１２に”０”もしくは”１”の制御データ（信号ｄａｔａ）が書き込まれる。ａｄｄｒ値に応じて選択された送信先が強制レジスタ値ロード信号生成部１１３である時、制御データ線１１５を経由して強制レジスタ値ロード信号生成部１１３に”０”もしくは”１”の制御データ（信号ｄａｔａ）が書き込まれる。１１４は第１の制御レジスタ群のレジスタ出力であり、第１の制御レジスタ群のレジスタ出力のバンク１（アドレス領域１）およびバンク２（アドレス領域２）から出力されるレジスタ出力である。

１０９は第１の制御レジスタ群のレジスタ出力を選択するセレクタ回路でセレクタ信号生成部１１２からセレクタ信号線１１６を経由して信号がＬＯＷレベル”０”の場合には、回路Ａの第１のレジスタ群バンク１（アドレス領域１）１０３からのレジスタ出力が選択され、信号がＨＩＧＨレベル”１”の場合には、回路Ａの第１のレジスタ群バンク２（アドレス領域２）１０７からのレジスタ出力が選択される。

セレクタ回路１０９で選択されたレジスタ出力（信号ｄａｔａ）は回路Ａの第２のレジスタ群１０６へ書きこまれる。１１９は、映像同期信号で、垂直同期信号発生器ＳＳＧ（図示しない）で生成され、映像同期信号として、レジスタ値ロード信号生成部１０８に入力される。１０８はレジスタ値ロード信号生成部で、ここでは２入力のオアゲートで構成されている。強制レジスタ値ロード信号１１７と外部からの映像同期信号１１９のいずれかにＨＩＧＨレベル信号が入力された場合にレジスタ値ロード信号線１１８にＨＩＧＨレベル信号を出力する。

レジスタ値ロード信号線１１８は、回路Ａの第２のレジスタ群１０６へ接続されている。レジスタ値ロード信号線１１８にＨＩＧＨレベル信号出力されると、回路Ａの第２のレジスタ群１０６のレジスタ値が回路Ａに設定値として反映される。１２０は、回路Ａの動作が完了したときにＣＰＵ１０１に対して入力される割り込み信号で、回路Ａの動作完了時に、ＨＩＧＨレベルのパルス信号が入力される。

図４は、本発明の第１の実施形態における、レジスタ設定の制御タイミングを示すタイミングチャートである。以下制御方法および制御タイミングについて、詳細に説明する。ＣＰＵ１０１は、動画開始前のあるタイミング５０１でＣＰＵインタフェース（ＣＰＵＩＦ）回路１０２内のアドレスデコーダ１１１を経由して、回路Ａの第１のレジスタ群バンク１(アドレス領域１)１０３に記憶された各種画像処理設定データを動画開始タイミング５０３までに更新する。

さらに、ＣＰＵ１０１は、ＣＰＵインタフェース（ＣＰＵＩＦ）回路１０２内のアドレスデコーダ１１１を経由し、制御データ線１１５を通してセレクタ信号生成部１１２に”０”の制御データを書き込む。セレクタ信号生成部１１２からセレクタ信号線１１６を経由して信号がＬＯＷレベル”０”のため、回路Ａの第１のレジスタ群バンク１（アドレス領域１）１０３からのレジスタ出力が選択される。

次に、ＣＰＵ１０１は、動画開始前のあるタイミング５０２でＣＰＵインタフェース（ＣＰＵＩＦ）回路１０２内のアドレスデコーダ１１１を経由して、回路Ａの第１のレジスタ群バンク２(アドレス領域２)１０７に記憶された各種画像処理設定データを動画開始タイミング５０３までに更新する。動画開始タイミング(最初の映像同期信号)５０３で、映像同期信号はＬＯＷレベルからＨＩＧＨレベルへ推移した時に、レジスタ値ロード信号生成部１０８はレジスタ値ロード信号線１１８にＨＩＧＨレベル信号を出力する。

回路Ａの第２のレジスタ群１０６のレジスタ値は回路Ａの内部データを、回路Ａの第１のレジスタ群バンク１（アドレス領域１）１０３の値で一斉に更新する。設定値が更新されたタイミングで画像処理回路Ａは１回目の画像処理動作を開始する。ＣＰＵ１０１は、映像同期信号を受け取ると、ＣＰＵインタフェース（ＣＰＵＩＦ）回路１０２内のアドレスデコーダ１１１を経由して、回路Ａの第１のレジスタ群バンク１(アドレス領域１)１０３に記憶された各種画像処理設定データを次のフレームに向けて更新を開始する。

５０４は、１回目の画像処理回路Ａの処理が完了したタイミングを示す。このとき、ＣＰＵ１０１に対して回路Ａの動作完了を示す割り込み信号１２０が入力される。ＣＰＵ１０１は、割り込み信号１２０を受け取ると、ＣＰＵインタフェース（ＣＰＵＩＦ）回路１０２内のアドレスデコーダ１１１を経由し、制御データ線１１５を通してセレクタ信号生成部１１２に”１”の制御データを書き込む。セレクタ信号生成部１１２からセレクタ信号線１１６を経由して信号がＨＩＧＨレベル”１”のため、回路Ａの第１のレジスタ群バンク２（アドレス領域２）１０７からのレジスタ出力が選択される。

次に、ＣＰＵ１０１は、ＣＰＵインタフェース（ＣＰＵＩＦ）回路１０２内のアドレスデコーダ１１１を経由し、制御データ線１１５を通して強制レジスタ値ロード信号生成部１１３に”１”の制御データを書き込む。この時、レジスタ値ロード信号生成部１０８はレジスタ値ロード信号線１１８にＨＩＧＨレベル信号を出力する。回路Ａの第２のレジスタ群１０６のレジスタ値は回路Ａの内部データを、回路Ａの第１のレジスタ群バンク２（アドレス領域２）１０７の値で一斉に更新する。

設定値が更新されたタイミングで画像処理回路Ａは２回目の画像処理動作を開始する。５０５は、ＣＰＵ１０１が５０３から開始した回路Ａの第１のレジスタ群バンク１(アドレス領域１)１０３に記憶された各種画像処理設定データの更新が完了したタイミングを示す。ＣＰＵ１０１は、回路Ａの第１のレジスタ群バンク２(アドレス領域２)１０７に記憶された各種画像処理設定データを次のフレームに向けて更新を開始する。５０６はＣＰＵ１０１が５０５から開始した回路Ａの第１のレジスタ群バンク２(アドレス領域２)１０７に記憶された各種画像処理設定データの更新が完了したタイミングを示す。

５０７は２回目の画像処理回路Ａの処理が完了したタイミングを示す。ここで、ＣＰＵ１０１は、ＣＰＵインタフェース（ＣＰＵＩＦ）回路１０２内のアドレスデコーダ１１１を経由し、制御データ線１１５を通してセレクタ信号生成部１１２に”０”の制御データを書き込む。セレクタ信号生成部１１２からセレクタ信号線１１６を経由して信号がＬＯＷレベル”０”のため、回路Ａの第１のレジスタ群バンク１（アドレス領域１）１０３からのレジスタ出力が選択される。

５０８は２回目の映像同期信号のタイミングを示す。ここでの動作は、５０３の動作と同様である。また、５０９のタイミングは５０４と、５１０のタイミングは５０５と、５１１のタイミングは５０６と、５１２のタイミングは５０７とそれぞれ同様の処理となる。以降は、５０８から５１２までの繰り返しで画像処理を行う。

以上、説明したように、本第１の実施形態では、バッファとしての複数の第１レジスタ群をセレクタで切り替えて、回路へ設定値を反映させる第２のレジスタ群の構成とすることで、回路規模を増大させることなく、画質パラメータなどの多くのレジスタ設定値を含んだ1つの画像処理回路を１フレーム内に複数回処理することを可能となる。なお、本発明は、本発明の技術思想の範囲内において、上記実施形態に限定されるもの
ではなく、対象となる回路形態により適時変更されて適応するべきものである。

［実施例２］
図５は、本発明の第２の実施の形態に係るレジスタ設定制御装置の構成を示すブロック図である。なお、基本構成は前述の第１の実施の形態と同様であるため、第１の実施の形態と同様の部分については同一の符号を付けて説明を割愛する。図５において、回路Ａの動作完了を示す割り込み信号１２０は、ＣＰＵ１０１とともに、セレクタ切り替え信号生成部１２１にも入力される。セレクタ切り替え信号生成部１２１は、回路Ａの動作完了を示す割り込み信号１２０が入力されるたびに、出力信号であるセレクタ切り替え信号線１２２の信号レベルが反転する。

信号がＬＯＷレベル”０”の場合には、回路Ａの第１のレジスタ群バンク１（アドレス領域１）１０３からのレジスタ出力が選択され、信号がＨＩＧＨレベル”１”の場合には、回路Ａの第１のレジスタ群バンク２（アドレス領域２）１０７からのレジスタ出力が選択される。本発明の第２の実施形態における、レジスタ設定の制御タイミングについて、前述の第１の実施の形態と同様に図４のタイミングチャートを参照して、詳細に説明する。５０１から５０３までの処理については、前述の第１の実施の形態と同様である。

１回目の画像処理回路Ａの処理が完了したタイミング５０４において、ＣＰＵ１０１とセレクタ切り替え信号生成部１２１に対して回路Ａの動作完了を示す割り込み信号１２０が入力される。セレクタ切り替え信号生成部１２１は、割り込み信号１２０を受け取ると、セレクタ切り替え信号線１２２を通して信号レベルが反転してＨＩＧＨレベル”１”を出力する。セレクタ回路１０９では、回路Ａの第１のレジスタ群バンク２（アドレス領域２）１０７からのレジスタ出力が選択される。

ＣＰＵ１０１は、ＣＰＵインタフェース（ＣＰＵＩＦ）回路１０２内のアドレスデコーダ１１１を経由し、制御データ線１１５を通して強制レジスタ値ロード信号生成部１１３に”１”の制御データを書き込む。この時、レジスタ値ロード信号生成部１０８はレジスタ値ロード信号線１１８にＨＩＧＨレベル信号を出力する。回路Ａの第２のレジスタ群１０６のレジスタ値は回路Ａの内部データを、回路Ａの第１のレジスタ群バンク２（アドレス領域２）１０７の値で一斉に更新する。設定値が更新されたタイミングで画像処理回路Ａは２回目の画像処理動作を開始する。

５０５から５０６の処理については、前述の第１の実施の形態と同様である。５０７は２回目の画像処理回路Ａの処理が完了したタイミング５０７において、ＣＰＵ１０１とセレクタ切り替え信号生成部１２１に対して回路Ａの動作完了を示す割り込み信号１２０が入力される。セレクタ切り替え信号生成部１２１は、割り込み信号１２０を受け取ると、セレクタ切り替え信号線１２２を通して信号レベルが反転してＬＯＷレベル”０”を出力する。セレクタ回路１０９では、回路Ａの第１のレジスタ群バンク１（アドレス領域１）１０３からのレジスタ出力が選択される。

５０８は２回目の映像同期信号のタイミングを示す。ここでの動作は、５０３の動作と同様である。また、５０９のタイミングは５０４と、５１０のタイミングは５０５と、５１１のタイミングは５０６と、５１２のタイミングは５０７とそれぞれ同様の処理となる。以降は、５０８から５１２までの繰り返しで画像処理を行う。

以上、説明したように、本第２の実施形態では、第１の実施形態で説明した内容に加えて、セレクタ回路の切り替えについて、ＣＰＵではなく、回路の完了信号をセレクタの入力として、ＣＰＵの介在なしに自動で切り替えるため、ＣＰＵの負荷削減が出来る。

１０１ ＣＰＵ
１０２ ＣＰＵインタフェース（ＩＦ）回路
１０３ 回路Ａの第１のレジスタ群バンク１（アドレス領域１）
１０６ 回路Ａの第２のレジスタ群
１０７ 回路Ａの第１のレジスタ群バンク２（アドレス領域２）
１０８ レジスタ値ロード信号生成部
１０９ セレクタ回路
１１１ アドレスデコーダ
１１２ セレクタ信号生成部
１１３ 強制レジスタ値ロード信号生成部
１１４ 第１の制御レジスタ群のレジスタ出力
１１５ 制御データ線
１１６ セレクタ信号線
１１７ 強制レジスタ値ロード信号
１１８ レジスタ値ロード信号線
１１９ 映像同期信号
１２０ 回路Ａ動作完了割り込み信号
１２１ セレクタ切り替え信号生成部
１２２ セレクタ切り替え信号線

Claims (2)

1. 一時保持するアドレス空間にマッピングされた回路を制御する制御レジスタを含む複数の第１の設定レジスタと、
   第１の設定レジスタの一つを選択する選択手段と、
   前記セレクタ回路により選択された第１の設定レジスタから設定値を読み出し、回路に設定値を反映するための第２の設定レジスタとを備えることを特徴とするレジスタ設定制御装置。
2. 前記選択手段は、前記設定レジスタによって設定する回路の動作完了信号によって切り替えることを特徴とする請求項１に記載のレジスタ設定制御装置。