JP2015034891A - レジスタ設定制御装置 - Google Patents
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Abstract
【課題】回路規模を増大させることなく、画質パラメータなどの多くのレジスタ設定値を含んだ1つの画像処理回路を1フレーム内に複数回処理することが可能となる。【解決手段】一時保持するアドレス空間にマッピングされた回路を制御する制御レジスタを含む複数の第1の設定レジスタと、第1の設定レジスタの一つを選択する選択手段と、前記セレクタ回路により選択された第1の設定レジスタから設定値を読み出し、回路に設定値を反映するための第2の設定レジスタとを備えることを特徴とする。【選択図】 図1
Description
本発明は、レジスタ設定制御装置に関する。
従来、画像信号をデジタル処理する画像処理部をホストCPUで制御する画像処理装置が知られている。さらに、次に示すような表示処理装置が提案されている(特許文献1参照)。図2は、従来の表示処理装置の構成を示すブロック図である。
表示処理部が、CPUインタフェース(CPUIF)回路302と、回路A(図示せず)で使用される各種表示設定データを記憶する第1表示設定レジスタ群303及び第2の表示設定レジスタ群306で構成され、設定データとアドレスデータとを、第1の表示設定レジスタ群が一時的に格納し、その後、第2の表示設定レジスタ群が最終的に格納する。すなわち、ホストCPU301から第1の表示設定レジスタ群へ設定データとアドレスデータとが送信される。第1の表示設定レジスタ群へのライトアクセスは垂直同期信号に非同期で行われる。
次に、第2の表示設定レジスタ群は、第1の表示設定レジスタ群に格納されたデータを、垂直同期信号に同期して一斉に読み出して、アドレスデータが示すレジスタ位置に設定データを書き込み、既に設定データが存在する場合には上書きして一斉に更新する。
しかしながら、特許文献1に記載の技術(表示処理装置において、非表示期間においてレジスタ設定の更新を一斉に必要とする回路)を用いて画像処理装置に適用する場合において、動画像の非処理期間(Vブランキング期間)にレジスタ設定の更新を実施するだけでなく、さらに、1フレーム内に同一回路を複数回レジスタ設定して、回路を複数回動作する動画時において、レジスタを設定する時間が無視出来ない要因となる。
特に画質パラメータなどの多くのレジスタ設定値を含んだ1つの画像処理回路の場合については、処理する画像サイズによっては、回路の処理時間より多くのレジスタ設定値を更新する時間の方が長くなり、レジスタ設定値をする時間のため、画像処理時間が1フレームに納まらないことがある。従来の技術を用いた画像処理装置の制御タイミングにおいて、問題になる事例のタイミングチャートを図3に示す。動画開始前タイミング401で第1のレジスタ群に記憶された各種画像処理設定データを動画開始タイミング402までに更新する。
動画開始タイミング(最初の映像同期信号)402で、第1のレジスタ群の設定値を第2のレジスタ群に反映し、1回目の画像処理を開始するとともに次のレジスタ設定値を第1のレジスタ群に書き込む。タイミング403で1回目の画像処理は完了するが、次のレジスタ設定値が完了していない。タイミング404でレジスタ設定が完了して、2回目の画像処理を開始するが、1フレーム以内に画像処理が完了しないという問題があった。
一方、1フレーム内に回路を複数回動作させなくても良いように、別々に回路を持つ構成にすることで解決することも可能だが、この場合はそれぞれに画像処理回路が必要となり、画像処理装置の回路規模が増大してしまうという問題があった。
本発明のレジスタ設定制御装置は、一時保持するアドレス空間にマッピングされた回路を制御する制御レジスタを含む複数の第1の設定レジスタと、第1の設定レジスタの一つを選択する選択手段と、前記セレクタ回路により選択された第1の設定レジスタから設定値を読み出し、回路に設定値を反映するための第2の設定レジスタとを備える。
本発明によれば、回路規模を増大させることなく、画質パラメータなどの多くのレジスタ設定値を含んだ1つの画像処理回路を1フレーム内に複数回処理することが可能となる。
以下、本発明を図面に基づいて詳しく説明する。
[実施例1]
図1は、本発明の第1の実施の形態に係るレジスタ設定制御装置の構成を示すブロック図である。本レジスタ設定制御装置は、撮像装置および画像処理装置を制御する制御レジスタを含むレジスタ群に対してレジスタ設定を行う制御装置である。
図1は、本発明の第1の実施の形態に係るレジスタ設定制御装置の構成を示すブロック図である。本レジスタ設定制御装置は、撮像装置および画像処理装置を制御する制御レジスタを含むレジスタ群に対してレジスタ設定を行う制御装置である。
図1において、CPU101は、CPUインタフェース(IF)回路102内のアドレスデコーダ111に対して、request信号(以下req)、acknowledge信号(以下ack)、address信号(以下addr)、data信号(以下data)を出力する。
これらの各信号は、撮像装置および画像処理装置を制御する制御装置に含まれる回路Aの第1のレジスタ群バンク1(アドレス領域1)103、回路Aの第1のレジスタ群バンク2(アドレス領域2)107に対してレジスタ設定値を書き込むために使用される。また、セレクタ信号生成部112、強制レジスタ値ロード信号生成部113に対して、制御データを書き込むためにも使用される。
信号reqは、レジスタ設定値の書き込みを要求する信号、信号ackは、レジスタ設定値の書き込み完了を信号reqの送信元に通知する信号、信号addrは、レジスタ設定値が書き込まれるべきレジスタのアドレスを示す信号、信号dataは、レジスタに書き込まれるべきレジスタ設定値を示す信号である。
addr及びdataを一組のレジスタ設定値情報とし、addrはレジスタアドレスであり、dataはレジスタに書き込む値である。あるreqにおいてレジスタアドレスaddrが送信され、その直後のreqにおいて各回路のレジスタに書き込む値dataが送信される。このようにaddr及びdataは、reqを2回送信することで送信先に伝送される。伝送が完了すると送信先からackが返信される。
アドレスデコーダ111ではaddrを参照する。addr値に応じて、回路Aの第1のレジスタ群バンク1(アドレス領域1)103または回路Aの第1のレジスタ群バンク2(アドレス領域2)107またはセレクタ信号生成部112または強制レジスタ値ロード信号生成部113を送信先として選択する。
回路Aの第1のレジスタ群バンク1(アドレス領域1)103、回路Aの第1のレジスタ群バンク2(アドレス領域2)107、セレクタ信号生成部112、強制レジスタ値ロード信号生成部113にはそれぞれ固有のアドレスが割り当てられている。アドレスデコーダ111は、CPU101から信号data、addrを受信すると、信号write command(以下「信号wr_cmd」という)と信号data、addrを回路Aの第1のレジスタ群バンク1(アドレス領域1)103、回路Aの第1のレジスタ群バンク2(アドレス領域2)107へ送信する。
addr値に応じて選択された送信先が回路Aの第1のレジスタ群バンク1(アドレス領域1)103である時、回路Aの第1のレジスタ群バンク1(アドレス領域1)103において、信号wr_cmdが入力されると、信号addrの示すアドレスに信号dataが書き込まれる。同様に、addr値に応じて選択された送信先が回路Aの第1のレジスタ群バンク2(アドレス領域2)107である時、回路Aの第1のレジスタ群バンク2(アドレス領域2)107において、信号wr_cmdが入力されると、信号addrの示すアドレスに信号dataが書き込まれる。
addr値に応じて選択された送信先がセレクタ信号生成部112である時、制御データ線115を経由してセレクタ信号生成部112に”0”もしくは”1”の制御データ(信号data)が書き込まれる。addr値に応じて選択された送信先が強制レジスタ値ロード信号生成部113である時、制御データ線115を経由して強制レジスタ値ロード信号生成部113に”0”もしくは”1”の制御データ(信号data)が書き込まれる。114は第1の制御レジスタ群のレジスタ出力であり、第1の制御レジスタ群のレジスタ出力のバンク1(アドレス領域1)およびバンク2(アドレス領域2)から出力されるレジスタ出力である。
109は第1の制御レジスタ群のレジスタ出力を選択するセレクタ回路でセレクタ信号生成部112からセレクタ信号線116を経由して信号がLOWレベル”0”の場合には、回路Aの第1のレジスタ群バンク1(アドレス領域1)103からのレジスタ出力が選択され、信号がHIGHレベル”1”の場合には、回路Aの第1のレジスタ群バンク2(アドレス領域2)107からのレジスタ出力が選択される。
セレクタ回路109で選択されたレジスタ出力(信号data)は回路Aの第2のレジスタ群106へ書きこまれる。119は、映像同期信号で、垂直同期信号発生器SSG(図示しない)で生成され、映像同期信号として、レジスタ値ロード信号生成部108に入力される。108はレジスタ値ロード信号生成部で、ここでは2入力のオアゲートで構成されている。強制レジスタ値ロード信号117と外部からの映像同期信号119のいずれかにHIGHレベル信号が入力された場合にレジスタ値ロード信号線118にHIGHレベル信号を出力する。
レジスタ値ロード信号線118は、回路Aの第2のレジスタ群106へ接続されている。レジスタ値ロード信号線118にHIGHレベル信号出力されると、回路Aの第2のレジスタ群106のレジスタ値が回路Aに設定値として反映される。120は、回路Aの動作が完了したときにCPU101に対して入力される割り込み信号で、回路Aの動作完了時に、HIGHレベルのパルス信号が入力される。
図4は、本発明の第1の実施形態における、レジスタ設定の制御タイミングを示すタイミングチャートである。以下制御方法および制御タイミングについて、詳細に説明する。CPU101は、動画開始前のあるタイミング501でCPUインタフェース(CPUIF)回路102内のアドレスデコーダ111を経由して、回路Aの第1のレジスタ群バンク1(アドレス領域1)103に記憶された各種画像処理設定データを動画開始タイミング503までに更新する。
さらに、CPU101は、CPUインタフェース(CPUIF)回路102内のアドレスデコーダ111を経由し、制御データ線115を通してセレクタ信号生成部112に”0”の制御データを書き込む。セレクタ信号生成部112からセレクタ信号線116を経由して信号がLOWレベル”0”のため、回路Aの第1のレジスタ群バンク1(アドレス領域1)103からのレジスタ出力が選択される。
次に、CPU101は、動画開始前のあるタイミング502でCPUインタフェース(CPUIF)回路102内のアドレスデコーダ111を経由して、回路Aの第1のレジスタ群バンク2(アドレス領域2)107に記憶された各種画像処理設定データを動画開始タイミング503までに更新する。動画開始タイミング(最初の映像同期信号)503で、映像同期信号はLOWレベルからHIGHレベルへ推移した時に、レジスタ値ロード信号生成部108はレジスタ値ロード信号線118にHIGHレベル信号を出力する。
回路Aの第2のレジスタ群106のレジスタ値は回路Aの内部データを、回路Aの第1のレジスタ群バンク1(アドレス領域1)103の値で一斉に更新する。設定値が更新されたタイミングで画像処理回路Aは1回目の画像処理動作を開始する。CPU101は、映像同期信号を受け取ると、CPUインタフェース(CPUIF)回路102内のアドレスデコーダ111を経由して、回路Aの第1のレジスタ群バンク1(アドレス領域1)103に記憶された各種画像処理設定データを次のフレームに向けて更新を開始する。
504は、1回目の画像処理回路Aの処理が完了したタイミングを示す。このとき、CPU101に対して回路Aの動作完了を示す割り込み信号120が入力される。CPU101は、割り込み信号120を受け取ると、CPUインタフェース(CPUIF)回路102内のアドレスデコーダ111を経由し、制御データ線115を通してセレクタ信号生成部112に”1”の制御データを書き込む。セレクタ信号生成部112からセレクタ信号線116を経由して信号がHIGHレベル”1”のため、回路Aの第1のレジスタ群バンク2(アドレス領域2)107からのレジスタ出力が選択される。
次に、CPU101は、CPUインタフェース(CPUIF)回路102内のアドレスデコーダ111を経由し、制御データ線115を通して強制レジスタ値ロード信号生成部113に”1”の制御データを書き込む。この時、レジスタ値ロード信号生成部108はレジスタ値ロード信号線118にHIGHレベル信号を出力する。回路Aの第2のレジスタ群106のレジスタ値は回路Aの内部データを、回路Aの第1のレジスタ群バンク2(アドレス領域2)107の値で一斉に更新する。
設定値が更新されたタイミングで画像処理回路Aは2回目の画像処理動作を開始する。505は、CPU101が503から開始した回路Aの第1のレジスタ群バンク1(アドレス領域1)103に記憶された各種画像処理設定データの更新が完了したタイミングを示す。CPU101は、回路Aの第1のレジスタ群バンク2(アドレス領域2)107に記憶された各種画像処理設定データを次のフレームに向けて更新を開始する。506はCPU101が505から開始した回路Aの第1のレジスタ群バンク2(アドレス領域2)107に記憶された各種画像処理設定データの更新が完了したタイミングを示す。
507は2回目の画像処理回路Aの処理が完了したタイミングを示す。ここで、CPU101は、CPUインタフェース(CPUIF)回路102内のアドレスデコーダ111を経由し、制御データ線115を通してセレクタ信号生成部112に”0”の制御データを書き込む。セレクタ信号生成部112からセレクタ信号線116を経由して信号がLOWレベル”0”のため、回路Aの第1のレジスタ群バンク1(アドレス領域1)103からのレジスタ出力が選択される。
508は2回目の映像同期信号のタイミングを示す。ここでの動作は、503の動作と同様である。また、509のタイミングは504と、510のタイミングは505と、511のタイミングは506と、512のタイミングは507とそれぞれ同様の処理となる。以降は、508から512までの繰り返しで画像処理を行う。
以上、説明したように、本第1の実施形態では、バッファとしての複数の第1レジスタ群をセレクタで切り替えて、回路へ設定値を反映させる第2のレジスタ群の構成とすることで、回路規模を増大させることなく、画質パラメータなどの多くのレジスタ設定値を含んだ1つの画像処理回路を1フレーム内に複数回処理することを可能となる。なお、本発明は、本発明の技術思想の範囲内において、上記実施形態に限定されるもの
ではなく、対象となる回路形態により適時変更されて適応するべきものである。
ではなく、対象となる回路形態により適時変更されて適応するべきものである。
[実施例2]
図5は、本発明の第2の実施の形態に係るレジスタ設定制御装置の構成を示すブロック図である。なお、基本構成は前述の第1の実施の形態と同様であるため、第1の実施の形態と同様の部分については同一の符号を付けて説明を割愛する。図5において、回路Aの動作完了を示す割り込み信号120は、CPU101とともに、セレクタ切り替え信号生成部121にも入力される。セレクタ切り替え信号生成部121は、回路Aの動作完了を示す割り込み信号120が入力されるたびに、出力信号であるセレクタ切り替え信号線122の信号レベルが反転する。
図5は、本発明の第2の実施の形態に係るレジスタ設定制御装置の構成を示すブロック図である。なお、基本構成は前述の第1の実施の形態と同様であるため、第1の実施の形態と同様の部分については同一の符号を付けて説明を割愛する。図5において、回路Aの動作完了を示す割り込み信号120は、CPU101とともに、セレクタ切り替え信号生成部121にも入力される。セレクタ切り替え信号生成部121は、回路Aの動作完了を示す割り込み信号120が入力されるたびに、出力信号であるセレクタ切り替え信号線122の信号レベルが反転する。
信号がLOWレベル”0”の場合には、回路Aの第1のレジスタ群バンク1(アドレス領域1)103からのレジスタ出力が選択され、信号がHIGHレベル”1”の場合には、回路Aの第1のレジスタ群バンク2(アドレス領域2)107からのレジスタ出力が選択される。本発明の第2の実施形態における、レジスタ設定の制御タイミングについて、前述の第1の実施の形態と同様に図4のタイミングチャートを参照して、詳細に説明する。501から503までの処理については、前述の第1の実施の形態と同様である。
1回目の画像処理回路Aの処理が完了したタイミング504において、CPU101とセレクタ切り替え信号生成部121に対して回路Aの動作完了を示す割り込み信号120が入力される。セレクタ切り替え信号生成部121は、割り込み信号120を受け取ると、セレクタ切り替え信号線122を通して信号レベルが反転してHIGHレベル”1”を出力する。セレクタ回路109では、回路Aの第1のレジスタ群バンク2(アドレス領域2)107からのレジスタ出力が選択される。
CPU101は、CPUインタフェース(CPUIF)回路102内のアドレスデコーダ111を経由し、制御データ線115を通して強制レジスタ値ロード信号生成部113に”1”の制御データを書き込む。この時、レジスタ値ロード信号生成部108はレジスタ値ロード信号線118にHIGHレベル信号を出力する。回路Aの第2のレジスタ群106のレジスタ値は回路Aの内部データを、回路Aの第1のレジスタ群バンク2(アドレス領域2)107の値で一斉に更新する。設定値が更新されたタイミングで画像処理回路Aは2回目の画像処理動作を開始する。
505から506の処理については、前述の第1の実施の形態と同様である。507は2回目の画像処理回路Aの処理が完了したタイミング507において、CPU101とセレクタ切り替え信号生成部121に対して回路Aの動作完了を示す割り込み信号120が入力される。セレクタ切り替え信号生成部121は、割り込み信号120を受け取ると、セレクタ切り替え信号線122を通して信号レベルが反転してLOWレベル”0”を出力する。セレクタ回路109では、回路Aの第1のレジスタ群バンク1(アドレス領域1)103からのレジスタ出力が選択される。
508は2回目の映像同期信号のタイミングを示す。ここでの動作は、503の動作と同様である。また、509のタイミングは504と、510のタイミングは505と、511のタイミングは506と、512のタイミングは507とそれぞれ同様の処理となる。以降は、508から512までの繰り返しで画像処理を行う。
以上、説明したように、本第2の実施形態では、第1の実施形態で説明した内容に加えて、セレクタ回路の切り替えについて、CPUではなく、回路の完了信号をセレクタの入力として、CPUの介在なしに自動で切り替えるため、CPUの負荷削減が出来る。
101 CPU
102 CPUインタフェース(IF)回路
103 回路Aの第1のレジスタ群バンク1(アドレス領域1)
106 回路Aの第2のレジスタ群
107 回路Aの第1のレジスタ群バンク2(アドレス領域2)
108 レジスタ値ロード信号生成部
109 セレクタ回路
111 アドレスデコーダ
112 セレクタ信号生成部
113 強制レジスタ値ロード信号生成部
114 第1の制御レジスタ群のレジスタ出力
115 制御データ線
116 セレクタ信号線
117 強制レジスタ値ロード信号
118 レジスタ値ロード信号線
119 映像同期信号
120 回路A動作完了割り込み信号
121 セレクタ切り替え信号生成部
122 セレクタ切り替え信号線
102 CPUインタフェース(IF)回路
103 回路Aの第1のレジスタ群バンク1(アドレス領域1)
106 回路Aの第2のレジスタ群
107 回路Aの第1のレジスタ群バンク2(アドレス領域2)
108 レジスタ値ロード信号生成部
109 セレクタ回路
111 アドレスデコーダ
112 セレクタ信号生成部
113 強制レジスタ値ロード信号生成部
114 第1の制御レジスタ群のレジスタ出力
115 制御データ線
116 セレクタ信号線
117 強制レジスタ値ロード信号
118 レジスタ値ロード信号線
119 映像同期信号
120 回路A動作完了割り込み信号
121 セレクタ切り替え信号生成部
122 セレクタ切り替え信号線
Claims (2)
- 一時保持するアドレス空間にマッピングされた回路を制御する制御レジスタを含む複数の第1の設定レジスタと、
第1の設定レジスタの一つを選択する選択手段と、
前記セレクタ回路により選択された第1の設定レジスタから設定値を読み出し、回路に設定値を反映するための第2の設定レジスタとを備えることを特徴とするレジスタ設定制御装置。 - 前記選択手段は、前記設定レジスタによって設定する回路の動作完了信号によって切り替えることを特徴とする請求項1に記載のレジスタ設定制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013165699A JP2015034891A (ja) | 2013-08-09 | 2013-08-09 | レジスタ設定制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013165699A JP2015034891A (ja) | 2013-08-09 | 2013-08-09 | レジスタ設定制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015034891A true JP2015034891A (ja) | 2015-02-19 |
Family
ID=52543462
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013165699A Pending JP2015034891A (ja) | 2013-08-09 | 2013-08-09 | レジスタ設定制御装置 |
Country Status (1)
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JP (1) | JP2015034891A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018110325A (ja) * | 2017-01-04 | 2018-07-12 | 東芝映像ソリューション株式会社 | 時分割的に複数回処理可能な高画質化装置 |
-
2013
- 2013-08-09 JP JP2013165699A patent/JP2015034891A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2018110325A (ja) * | 2017-01-04 | 2018-07-12 | 東芝映像ソリューション株式会社 | 時分割的に複数回処理可能な高画質化装置 |
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