JPH0680501B2 - メモリ・アドレツシング・エラー検出回路 - Google Patents

メモリ・アドレツシング・エラー検出回路

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JPH0680501B2
JPH0680501B2 JP63244712A JP24471288A JPH0680501B2 JP H0680501 B2 JPH0680501 B2 JP H0680501B2 JP 63244712 A JP63244712 A JP 63244712A JP 24471288 A JP24471288 A JP 24471288A JP H0680501 B2 JPH0680501 B2 JP H0680501B2
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    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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    • G—PHYSICS
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はメモリ・アドレツシングのエラー検出に関し、
具体的には入出力（I/O）装置が主メモリのアドレツシ
ングの使用を制御する時に、I/Oアドレツシングのエラ
ーを検出する回路に関する。
B.従来技術 ある従来のコンピユータ・システム、具体的には仮想メ
モリ・アドレツシングを使用するものでは、中央演算処
理装置（CPU）は実主メモリをアドレスするために実メ
モリ・アドレスに変換される仮想メモリ・アドレスを使
用している。仮想アドレスは順番をなすか、そのように
見えるが、実主メモリは一定数のバイトを有するページ
に構造化されていてこれ等のページは順番をなすことも
あり、なさないこともある。従つて仮想メモリ・アドレ
スの変換でページの境界を越える実メモリ・アドレスを
生じた時には、間違つたメモリの位置がアドレスされ、
これによつてその位置にあるデータは、回復能力がない
と破壊される。主メモリ中のデータ・ベース及びコード
・スペースも破壊される。
このようなコンピユータ・システムでは、ページの境界
を越えたかどうかを判断して、仮想メモリ・アドレスが
正しいページのための実主メモリ・アドレスに再変換す
る回路を具備する必要があつた。このようなコンピユー
タ・システムでは、CUPはCPUとI/O機能の両方のために
主メモリ・アドレツシングを処理する。アドレス変換過
程の一部にはページを越えたかどうかを判断するチエツ
クを含み、境界を越えた時には、仮想アドレスが再変換
されていた。
I/Oユニツトは実主メモリ・アドレスに対して動作する
ことは出来ないので、I/Oユニツトは実主メモリ中のデ
ータ・ベースもしくはコード・スペースを破壊すること
はない。I/Oユニツトは仮想メモリ・アドレスをインク
レメントもしくはデクレメントして、ページを越えるこ
とがあるが、このような事態は変換過程中にCPUによつ
て検出され、再変換が行われて、正しい実主メモリ・ア
ドレスを与えている。
本発明を必要とするコンピュータ・システムでは、I/O
ユニツトがそれ自身で主実メモリのアドレツシングの使
用を制御する。I/Oユニツトは実主メモリ・アドレスで
動作する。従つて従来のコンピユータ・システムのペー
ジ越境検出装置は使用できない。このアレンジメントで
はI/Oデータ転送動作中はCPUは関与せず、このことは利
点であるがI/Oデータ転送のための実アドレスがページ
の越境を生じた時に、チエツクする手段がない。
代表的な場合、本発明を必要とするコンピユータ・シス
テムでは、CPUがI/Oユニツトをコマンドをいくつかの実
主メモリ・アドレスと共に送り、このアドレスをI/Oユ
ニツトがコマンドの実行の結果としての、データ転送、
読取りもしくは書込み中に使用する。各データ転送の後
に、I/Oユニツトは実主メモリ・アドレスをインクレグ
ントもしくはデクレメントするが、この動作はCPUから
コマンとともに与えられた次の実主メモリ・アドレスの
使用が必要になる迄行われる。この動作はコマンドが完
全に実行される迄続き、エラーが生じないと、そのコマ
ンドとともに与えられた実主メモリ・アドレスのすべて
が使用される。
ページの越境を生ずるのはI/Oユニツトによる実主メモ
リ・アドレスのインクレメントもしくはデクレメントで
ある。I/Oユニツトはもはやこれに割当てられた実主メ
モリ・スペースに関して動作していず、被害は予測でき
ない。したがつてエラーの回復は不可能でない迄も、極
めて困難である。I/Oユニツトによる間違つた実主メモ
リ・アドレスの使用の検出の必要性は、主メモリ・アド
レス計算装置中のパリテイ予測論理装置のようなチエツ
ク機能を有さない時に強調される。
従つて本発明はI/Oユニツトがデータ転送に実主メモリ
・アドレスを使用するコンピユータ・システム中で転送
されるバイト数がメモリの１ページ中のバイト数を越え
るような場合に特に有用である。本発明は又メモリ読取
り保護にも使用される。これによつてメモリ中の領域の
共用が可能になる。たとえばメモリ中のある領域は読取
専用領域に指定できる。本発明によりこの読取り専用領
域への書込み動作は防止され、メモリ・アドレツシング
のエラーが表示される。
C.発明が解決しようとする問題点 本発明の目的は改良メモリ・アドレツシング・エラー検
出装置、具体的には予定の数迄、即ち仮想＝実主メモリ
になる迄連続的な主メモリ・アドレスの使用や、一定の
数のバイトを有する非連続的ページの使用、即ち仮想＝
仮想の使用や、仮想＝仮想ページの越境の検出、読取り
専用と指定された領域への書込みの検出及びランダムに
発生された主メモリ・アドレスの検出を可能とする装置
を与えることにある。
D.問題点を解決するための手段 本発明はCPUによつてコマンドと共にI/Oユニツトに渡さ
れる実主メモリ・アドレス中のスペア・ビツトを使用す
る。実主メモリ・アドレスは実主メモリの数よりも大き
い。たとえば32ビツトのアドレス中には４つのスペア・
ビツトが存在するが、32ビツトは最大256メガ・バイト
の主メモリをアドレスする。これ等のスペア・ビツトは
メモリ・アドレツシングのエラー検出に使用するために
エンコード可能である。CPUが実メモリ・アドレスをコ
マンドと共にI/Oユニツトに送る時には、実メモリ・ア
ドレスはスペア・ビツト位置にハツシユ・ビツトを含
む。これ等のハツシユ・ビツトは仮想メモリ・アドレス
を実メモリ・アドレスに変換するアドレス変換過程中に
CPUによつて発生される。これ等のハツシユ・ビツトは
コマンドを受取るI/Oユニツトに送られる実主メモリ・
アドレス中に含められる。このI/Oユニツトがデータ転
送を行う準備状態にある時は、ハツシユ・ビツトと共に
実主メモリ・アドレスを、CPU及びI/Oユニツトにサーブ
するI/Oパスの両方に接続されているメモリ制御装置の
アドレス・レジスタに送る。メモリ制御装置に送られた
実主メモリ・アドレスの非ハツシユ・ビツトはハツシユ
発生器に印加され、結果のハツシユ・ビツトがアドレス
・レジスタ中のハツシユ・ビツトと比較される。２組の
ハツシユ・ビツトが一致しない時は、ページの境界を越
えているので、I/Oユニツトにはエラー信号によつてこ
の事象の発生が知らされる。従ってI/Oユニツトはデー
タ転送動作を中止する。
E.実施例 第２図を参照すると、本発明は主メモリ10、メモリ制御
装置15、CPU30並びに、各々I/Oプロセツサ（IOP）55及
びI/O装置60を含むI/Oユニツト50を有するコンピユータ
・システムに組込まれた例として示されている。メモリ
制御装置15はアドレス・バス11及びデータ・バス12によ
つて主メモリ10に接続されている。CPU30はCPUバス13に
よつてメモリ制御装置15に接続されている。この例で
は、CPU30はメモリ制御装置15を介してI/Oユニツトと連
絡している。I/Oユニツト50はI/Oバス14によつてメモリ
制御装置15に接続されている。
CPU30は仮想アドレスによつて主メモリ10を参照し、今
の場合仮想アドレスは６バイトで、１バイトは８ビツト
である。仮想メモリは多くのセグメントに分割され、各
セグメントは一定寸法のページに分割されている。仮想
メモリのアドレスは実メモリのアドレスよりも大きい。
それは仮想アドレスがより大きなメモリ・スペースをア
ドレスするからである。ページはプログラム・アドレス
・スペースから主メモリのページ・フレームにロードさ
れる。主メモリ10をアクセスするために、CPU30中の仮
想アドレス・レジスタ31（第１図）中の仮想アドレスが
実メモリ・アドレスに変換される。
ルツク・アサイド・バツフア32及び比較論理装置34は仮
想アドレス・レジスタ31に接続されていて、仮想アドレ
スを実アドレスに変換する。レジスタ31中の仮想アレス
がルツク・アサイド・バツフア32中に存在することが比
較論理装置34によつて決定されると、28ビツトの実メモ
リ・アドレスがI/Oハツシユ発生論理装置35及びCPUバス
13にゲートされる。I/Oハツシユ発生論理装置35は４ビ
ツトのI/Oハツシユを発生し、これはCPUバス13上で28ビ
ツトと連結され、32ビツトの主メモリ・アドレスが形成
される。読取り専用メモリ領域の読取り保護を与えるた
めにもしI/Oコマンドが書込みコマンドならば、ハツシ
ユ・ビツトが反転される。従つて、I/O発生論理装置35
は線36上にI/O読取りコマンドを示す入力を有する。
この32ビツトのアドレスは、CPU30がI/Oコマンドの一部
としてI/Oユニツト50にアドレスを送つている時に、CPU
バス13を介してメモリ制御装置15中のデータ・レジスタ
25に送られる。この32ビツト・アドレスは次にレジスタ
25からI/Oバス14にゲートされ、I/Oバス14はこれを、コ
マンドを受取つているIOP55に送る。
コマンドされたI/Oユニツト50が主メモリ10にデータを
転送し、もしくは主メモリから受取る時には、IOP55は
メモリ制御装置15のアドレス・レジスタ20中に転送させ
るためにバス14上に実主メモリ・アドレスを置く。アド
レス・レジスタ20のアドレスの下位の28ビツトがI/Oハ
ツシユ発生論理装置26にゲートされ、論理装置26は４ビ
ツトのハツシユを発生する。I/O装置に送られるI/Oコマ
ンドのタイプはコマンドされたI/O装置によつてI/Oバス
14を介して読取り／書込み（R/W）制御装置21に送られ
る。もしコマンドが読取りコマンドである時は、読取り
信号が線22を介してI/Oハツシユ発生論理装置26に渡さ
れる。次にI/Oハツシユ発生論理装置26は４ビツト・ハ
ツシユを発生するが、コマンドが書込みコマンドである
時はI/Oハツシユ発生論理装置は４ビツト・ハツシユを
発生するが、このハツシユは上位ビツトを除き反転され
る。即ち３つの下位ハツシユ・ビツトは読取り動作の場
合の対応する３つの下位ハツシユ・ビツトの反転形であ
る。
I/Oハツシユ発生論理装置26及び35は実メモリ・アドレ
スの選択ビツトに排他的OR論理動作を遂行するように配
列された排他的OR論理素子より成る。上位ビツトである
アドレス・ビツトa0は２つのアドレシング・モードのど
れが使用されるかを、即ち境界の指定を決定する。この
例では、２つのモードは512バイトのページの越境及び6
4Kバイトの境界の越境である。ビツトａが１に等しい時
（a0＝１）は、使用されているアドレスは仮想＝実（Ｖ
＝Ｒ）である。このことはアドレスの下位の16ビツトが
妥当性を求めてチエツクされないこを意味している。そ
れはＶ＝Ｒアドレスは64Kバイト迄の境界を越えること
はできるが、64Kバイトの境界を越えてインクレメント
もしくはデクレメントするとエラー表示を示すからであ
る。ビツトa0が０に等しいと（a0＝０）、使用されてい
るアドレスは仮想＝仮想（Ｖ＝Ｖ）である。このことは
アドレスの下位の９ビツトはチエツクされないが、512
バイトの境界を越えるインクレメントもしくはデクレメ
ントはエラー表示を生ずることを意味している。アドレ
ス・ハツシユ・ビツトa1、a2及びa3によつてアドレスが
読取り専用としてマークされている時には、変更されつ
つある主メモリのすべての発生事象が検出される。メモ
リからの読取りが遂行される時は、読取りハツシユもし
くは書込みハツシユの両方がアドレスの残りの部分と共
に使用できる。それはI/Oユニツトは応答を戻す前にペ
ージの一部を読取らなければならないからである。記憶
即ち書込みが遂行される時は書込みハツシユだけが使用
される。そうでない時は、エラーがI/Oユニツトに示さ
れ、主メモリの書込みが終了する。主メモリからのフエ
ツチ即ち読取り中に、ランダムな主メモリ・アドレスが
発生されると、エラーを検出する機会は４回中３回存在
する。もしこのようなアドレスが主メモリへの書込み中
に発生すると、エラーを検出する機会は８回中７回存在
する。
ハツシユはｈ、h2、h3＝Ｈ（a4・・・a31）のようにし
てアドレス・ビツトから発生される。ページの越境が生
じた時には、アドレス・ビツトはアドレスがインクレメ
ントされる時はAf＝a4、a5、a6、・・・、ai、０、１、
１、１、１、１、・・・からAt＝a4、a5、a6、・・・、
ai、１、０、０、０、０、０、・・・に変化し、アドレ
スがデクレメントされる時は、Af＝a4、a5、a6、・・
・、ai、１、０、０、０、０、０、・・・からAt＝a4、
a5、a6、・・・、ai、０、１、１、１、１、１、・・・
に変化する。これは512バイトのページ越境モードの場
合は３＜ｉ＜22について成立ち、46K境界の越境モード
の場合は３＜ｉ＜15について成立つ。AfからAtへの遷移
はAt＝Af XOR Ｔ（ただしＴ＝０、０、０、・・・、
０、１、１、１、１、１、１、・・・）と等価である。
ページ越境アドレスのハツシユの発生はＨ（At）＝Ｈ
（Af XOR Ｔ）もしくはＨ（At）＝Ｈ（Af）XOR Ｈ
（Ｔ）を生ずる。もしＴのハツシユがすべて０である場
合にはAtのハツシユのAfのハツシユと同じであり、ペー
ジの越境は検出されないまま進む。AtのハツシユをAfの
ハツシユと異ならしめるためには、Ｔのハツシユは512
バイト・ページ越境モードでは３＜ｉ＜22のすべての値
について、及び64K境界の越境モードでは３＜ｉ＜15の
すべての値について、すべて０であつてはならない。
読取りハツシユと書込みハツシユ間を区別するために、
書込みハツシユは読取りハツシユのビツトのすべてを反
転させることによつて形成される。主メモリへの読込み
は読取りハツシユもしくは書込みハツシユのどちらかを
使用してページの越境を検出しなればならない。もし書
込みハツシユによつて読込みが生じた場合には、Ｈ
（Ｔ）はすべて１を生じてはならない。それはすべて１
の反転値はすべて０であり、検出されないまま進行する
からである。従つてＨ（Ｔ）はすべて１もしくはすべて
０を生じてはならない。
ハツシユ・アルゴリズムは任意のｉの値についてＨ
（Ｔ）がすべて１でないかもしくはすべて０でないよう
にアドレス・ビツトを選択し、互に排他的にORすること
によつて発生できる。この過程はｉの最上位の値におい
て、ハツシユの１もしくはそれ以上のビツトが選択され
て、aiがこれに排他的CRされなければならない。512バ
イト・モードの場合は、動作は任意に選択されたアドレ
ス・ビツトa22で開始し、排他的にORされてビツトh2が
形成される。
Ｔ＝0000 0000 0000 0000 0000 0011 1111 1111
でa22から始まる場合、Ｈ（Ｔ）＝０、１、０になる。
アドレス・ビツトa21はh2の場合は排他的にORすること
はできない。それはＨ（Ｔ）が０、０、０に等しく、ペ
ージの越境が検出されないからである。従つてハツシユ
・ビツトh1もしくはh3が候補となる。h1を選択した時
は、Ｈ（Ｔ）＝１、１、０になる。しかしながら、アド
レス・ビツトa20の場合には、h3はＨ（Ｔ）＝１、１、
１を生じ、ページ越境は検出されない。従つてa20の場
合は、h2が選択され、結果はＨ（Ｔ）＝１、０、０とな
る。この過程を使用した、512バイト・ページ越境モー
ドのためのハツシユ・アルゴリズムは次の通りである。
このハツシユ・ビツトを調べると、任意の１つのアドレ
ス・ビツトのためのハツシユのための累積XORがすべて
１もしくはすべて０である場合はないことに注意された
い。従つて、すべての512バイト・ページの越境がこの
アルゴリズムで検出できる。
同じようにして、64Kバイトの境界の越境を検出するた
めのアルゴリズムは次のように表わせる。
アドレス・ビツトのための、ハツシユのための累積XOR
値はすべて１でももしくはすて０でもないので、すべて
の64Kバイトの境界の越境が検出される。
すべて０のアドレスを検出するためには、２ビツトが反
転されて読取りハツシユは次のようになる。
a1、a2、a3＝h1（非h2）、（非h3） 読取りハツシユ及び書込みハツシユ間を区別するために
は、書込みハツシユは次のように形成される。
a1、a2、a3＝（非h1）、h2、h3 このアルゴリズムは次のように記述することができる。
読取りの場合、512バイトのページの越境の検出は、 a0＝０ a1＝XOR（a6、a9、a12、a15、a18、a21） a2＝非XOR（a5、a8、a11、a14、a17、a20、a22） a3＝非XOR（a4、a5、a7、a10、a13、a16、a19） 64Kバイトの境界の越境の検出は、 a0＝１ a1＝XOR（a6、a9、a12、a15） a2＝非XOR（a5、a8、a11、a14、a15） a3＝非XOR（a4、a5、a7、a10、a13） 書込みの場合、ハツシユ・ビツトa1、a2、a3は対応する
読取りハツシユ・ビツトを反転することによつて形成さ
れる。
I/Oハツシユ発生論理装置26からのI/Oハツシユ・ビツト
は比較論理装置27によつてアドレス・レジスタ20中の上
位のハツシユ・ビツトと比較される。もし発生されたハ
ツシユ・ビツトがアドレス・レジスタ20からのハツシユ
・ビツトと一致しない時は、エラー条件が存在し、この
条件を示す信号がエラー線28を介してI/Oユニツトに送
られる。この信号はIOPに対して、データ転送のために
送られたアドレスが無効になつたことを示す。この結果
データ転送動作が終る。この取決めによるハツシユ・ビ
ツトはメモリのアドレツシングのエラーとして越境のエ
ラーを検出するのに使用されるだけでなく、メモリ中の
読取り専用領域への書込みの検出が可能であることに注
意されたい。
I/Oハツシユ発生論理装置26からのI/Oハツシユ・ビツト
がアドレス・レジスタ20からのハツシユ・ビツトと一致
する時は、制御装置29がアドレス・バス11上にアドレス
をゲートして、主メモリ10をアドレスする。制御装置29
はメモリ制御装置15のためのすべての制御機能のすべて
を遂行するのに十分な論理装置を有する。本発明に関す
る限りでは、制御装置29は反転装置及び論理的AND回路
のみを必要とし、これによつて不一致条件もしくはエラ
ーが存在しない時は、アドレスはアドレス・レジスタ20
からバス11上にゲートされる。もし不一致条件が存在す
る時は、反転装置が論理的AND回路を禁止し、アドレス
はバス11上にゲートされない。
一致条件が存在しない時は、IOP55はI/Oバス14上に遂行
さるべき機能を置き、この機能が記憶動作である時は、
IOP55は同じく記憶すべきデータも送る。
単一のI/Oハツシユ発生論理装置を使用できることに注
意されたい。このような実施例では、CPUは実主メモリ
・アドレスをメモリ制御装置のアドレス・レジスタに送
る。ハツシユ発生論理装置26がハツシユを発生し、次に
ハツシユが残りのアドレス・ビツトと連結されて、I/O
ユニツトに渡されるためにデータ・レジスタ25に導入さ
れる。
F.発明の効果 上述の発明から、本発明はI/Oユニツトがそれ自身で主
メモリのアドレツシング制御する場合に、メモリ・アド
レツシングのエラー検出を与えることは明らかである。
又メモリ・アドレツシング・エラー検出を具備した２つ
の異なるアドレツシング境界モードがI/Oユニウトによ
つて使用できることも明らかであろう。又メモリ中の読
取り専用領域への書込みもアドレツシング・エラーとし
て検出されることも明らかであろう。
【図面の簡単な説明】
第１図は本発明に関連する第２図のコンピユータ・シス
テムの論理素子だけを示した概略的ブロツク図である。 第２図は本発明を組込んだコンピユータ・システムの概
略的ブロツク図である。 10……主メモリ、15……メモリ制御装置、30……CPU、5
0……I/Oユニツト、55……IOプロセツサ、60……I/O装
置。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−189400（ＪＰ，Ａ) 特開 昭61−255451（ＪＰ，Ａ) 特開 昭59−132041（ＪＰ，Ａ) 特開 昭60−142734（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】CPUはデータ転送のために記憶装置の開始
    アドレスをI/Oユニットに与え、前記I/Oユニットは残り
    の前記データ転送のために前記記憶装置にアドレスを与
    え、前記記憶装置は論理的境界を有し、前記開始アドレ
    スが、前記記憶装置の論理的境界に関連するハッシュ値
    を含むコンピュータ・システムであって、 前記コンピュータ・システムは、前記I/Oユニットと前
    記記憶装置間のデータ転送中にコピュータ・システム内
    のアドレッシング・エラーを検出するための記憶装置の
    アドレッシング・エラー検出回路を有し、 前記アドレッシング・エラー検出回路は、 （ａ）前記開始アドレスに対するハッシュ値を生成する
    第１のハッシュ生成手段と、 （ｂ）前記ハッシュ値を含む前記開始アドレスを前記I/
    Oユニットに転送する手段と、 （ｃ）前記I/Oユニットからの前記ハッシュ値を含む記
    憶装置アドレスを受け取り記憶するレジスタ手段と、 （ｄ）前記レジスタ手段から前記記憶装置アドレスの前
    記ハッシュ値以外の部分を受け取り、前記記憶装置アド
    レスの前記ハッシュ値以外の部分から新たにハッシュ値
    を生成する第２のハッシュ生成手段と、 （ｅ）前記レジスタ手段からのハッシュ値と、前記第２
    のハッシュ生成手段からのハッシュ値を比較し、両者の
    値が一致しない場合に、エラー信号を前記I/Oユニット
    に送出する比較手段と、 を有することを特徴とする、コンピュータ・システム。
  2. 【請求項２】論理的境界を有するアドレス可能な記憶装
    置、アドレス・レジスタとデータ・レジスタ有する記憶
    装置制御ユニット、前記記憶装置へのアドレスの送出を
    制御する制御手段、前記記憶装置のアドレスを一時的に
    記憶するためのアドレス・レジスタ手段を有するCPU、
    前記アドレス・レジスタ手段を前記記憶装置制御ユニッ
    トに接続するCPUバス、と前記記憶装置制御ユニットの
    前記アドレス・レジスタと前記データ・レジスタに接続
    されたI/Oバスを有するI/Oユニットを具備するコンピュ
    ータ・システムにおいて、 前記記憶装置制御ユニットが、 （ａ）前記CPUの前記アドレス・レジスタ手段から記憶
    装置アドレスを受け取り前記記憶装置の前記論理的境界
    に関連するハッシュ値を生成し、前記アドレス・レジス
    タ手段からのアドレスと該ハッシュ値を連結し、前記記
    憶装置制御ユニットの前記データ・レジスタに、前記連
    結されたハッシュ値と記憶装置アドレスを供給すること
    により前記I/Oユニットに前記連結されたハッシュ値と
    記憶装置アドレスを与える第１のI/Oハッシュ生成手段
    と、 （ｂ）前記記憶装置制御ユニットの前記アドレス・レジ
    スタに接続され、前記アドレス・レジスタから記憶装置
    アドレスを受け取り、ハッシュ値を生成する第２のI/O
    ハッシュ生成手段と、 （ｃ）前記I/Oユニットからの記憶装置アドレスと連結
    され前記記憶装置制御ユニットの前記アドレス・レジス
    タに与えられた前記ハッシュ値を受け取り、該ハッシュ
    値と前記第２のI/Oハッシュ生成手段により生成された
    ハッシュ値を比較し、両者の値が不一致の場合にエラー
    信号を発生するエラー検出手段と、 を含むことを特徴とする記憶装置制御ユニット。
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