JPH01273152A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置における記憶装置に係り、特にキ
ャッシュメモリによる階層記憶構造を備えた場合に好適
な、キャッシュメモリ制御方式に関する。

〔従来の技術〕

中央処理装置（以下、ＣＰＵ）から低速な主記憶装置へ
のデータアクセスを見かけ上高速化する手段として、高
速なキャッシュメモリを用いるのが一般的である。この
方式ではＣＰＵのデータアクセスは、まず主記憶データ
の一部がコピーされているキャッシュメモリに対して行
われ、求めるデータがキャッシュメモリに存在しなかっ
た場合にのみ主記憶装置に対してアクセスを行う。通常
のプログラムにおいては、データアクセスに局所性があ
るため、適当なデータをキャッシュメモリにコピーして
おくことにより、ＣＰＵからのデータアクセスの多くを
高速なキャッシュメモリへのアクセスだけで済ませるこ
とができる。

キャッシュメモリ方式の構成例を第２図に示す。

キャッシュメモリは、主記憶４のデータのコピーが記憶
されているＢＳ（バッファ記憶、　ＢｕｆｆｅｒＳｔｏ
ｒａｇｅ　）　３と、Ｂ８３にコピーした主記憶４のア
ドレスを示す情報であるタグが記憶されているＡ人（ア
ドレス　アレイ、　Ａｄｄｒｅｓｓ　Ａｒｒａｙ　）　
２およびＢＳ３に求めるデータのコピーが存在するかど
うかを調べるコンパレータ５から構成される。

１はＣＰＵ、１８はＣＰＵＩの出力するアドレス、３１
はアドレスタグ部であり、前記アドレス１８の上位ビッ
トが割り当てられる。３２はアドレスインデックス部で
あり、前記アドレス１８の下位ビ・ントが割り当てられ
る。ＡＡ２．Ｂ８３はアドレスインデックス部３２を用
いてアドレッシングされる。

ＣＰＵＩのアクセス時には、まずＡＡ２を参照し、ＡＡ
データ１９とアドレスタグ部３１をコンパレータ５によ
って比較する。この比較結果が一致している場合（以下
ヒツトと呼ぶ）にはコンパレータ５の出力するヒツト／
ミスヒツト信号四により、Ｂ８３から読み出したＢ８デ
ータ加をデータセレクタ７によりて選択し、データバス
９を通してＣＰＵＩに送る。一方、一致していない場合
（以下ミスヒツトと呼ぶ）には主記憶４から読み出しを
行い、主記憶データ２１をデータセレクタ７によって選
択しデータバス９を通してＣＰＵ１ｊこ送る。

ミスヒツト時には前記動作に加えて、アドレスバッファ
６、データバッファ１０を通して、それぞれＡＡ２およ
びＢ８３の内容を更新する。

一方、キャッシュメモリのデータの信頼性向上のため、
ＡＡ２にパリティビットを設け、パリティチエツクを行
うのが一般的である。なお、パリティビットとはデータ
に含まれる′″１″の数を反映したものであり、データ
とパリティビットに含まれる１”の数が奇数あるいは偶
数になるようにパリティビットを生成、チエツクするこ
とにより１ビツトエラーを検出するものである。

大人データ１９あるいはＡＡデータパリティビットにパ
リティエラーが検出された場合、ＡＡデータ１９とアド
レスタグ部３１とのコンパレータ５による比較結果にか
かわらず、強制的にミスヒツトとして主記憶４から読み
出しを行う必要がある。第３図にこの処理を実現するた
めの一構成例を示す。

同図において、１１はパリティチエッカ、１２はアンド
ゲート、ｎはパリティビットである。パリティチエッカ
１１からのエラー信号２４によりアンドゲート１２はデ
ータセレクタ７が主記憶データ２１を選択するようにセ
レクト信号２５を出力する。これによりＡＡ２に障害が
発生した場合に誤りてヒツトと判定し、誤ったデータを
Ｂ８３からＣＰＵＩに送ることを防止できる。

しかし、上記例におけるパリティチエッカ１１によるパ
リティチエツクは、コンパレータ５による一致の判定に
比べ長い時間を要するため、高速動作が要求されるキャ
ッシュメモリにおいて問題となる。

上記問題点を解決する方法は例えば特公昭５７−４０５
８３号公報に開示されている。第４図にこの方法による
構成例を示す。同図において、１３はパリティジェネレ
ータ、２６はアドレスタグパリティビットである。

この方式の特徴は、コンパレータ５による比較を大人デ
ータ１９と、アドレスタグ部３１との比較だけでなく、
ＡＡデータパリティビットｎと、アドレスタグ部３１か
らパリティジェネレータ１３によって生成したアドレス
タグパリティビット２６との比較を含めて行うこと番こ
ある。ＡＡ２にパリティエラーが発生している場合には
コンパレータ５の出力するヒツト／ミスヒツト信号ｎは
ミスヒツトを示す。

この方式においては、ＣＰＵＩがナトレス１８を出力し
てから、パリティジェネレータ１３がアドレスタグパリ
ティビット２６を生成するのに要する時間が、アドレス
１８からＡＡ２をアクセスＬＡＡデータパリティビット
ｎを得るのに要する時間に比べ短かいため、パリティチ
エツクのためにヒツト判定が遅れることがない。

〔発明が解決しようとする課題〕

一方、アドレス空間を拡張するため、ＣＰＵＩの出力す
るアドレス１８に対して変換を行い、変換６後のアドレ
スで主記憶４をアクセスする方法があり、パソコン尋で
採用されている。この方法は一般にバンク機構と呼ばれ
る。バンク機構によるアドレス変換の例を第５図を用い
て以下説明する。

第５図（ａｔに示すように、アドレスがｏｃｏｏｏｏＨ
〜０ＤＦＦＦＦＨ番地（末尾のＨは１６進数を表す）の
部分をパンク領域とし、このパンク領域へのアクセスに
対しては、ＣＰＵＩの出力するアドレスの上位ビットの
値を、予め設定しであるバンクレジスタ１４の値と置き
換える。この置き換えにより、実際にアクセスされる主
記憶４のアドレスは、バンクレジスタ１４の値により、
第５図（ｂ）に示すアドレスとなる。例えば、バンクレ
ジスタ１４にＯＩＨを設定した場合、ＣＰＵＩからｏｃ
ｏｏｏｏＨをアクセスすると、アクセスされる主記憶４
のアドレスは、０２００００Ｈとなる。

このような、アドレス変換の対象となるアドレスの上位
ビットは、キャッシュメモリにおいてアドレスタグとし
て用いる。従って、前述の特公昭５７−４０５８３号公
報で示されている技術を、バンク機構によるアドレス変
換を備えた装置に適用した場合、第６図に示す構成とな
る。

同図において、１４はアドレス変換用パンクレジスタ、
１５はアドレス変換を行うアドレス領域（本例ではｏｃ
ｏｏｏｏＨ〜０ＤＦＦＦＦＨ番地）をデコードするアド
レスデコーダ、１６はアドレスデコーダ１５の出力する
変換／無変換信号２７によって、変換対象となるビット
についてＣＰＵＩの出力するアドレスか、バンクレジス
タ１４の値かをセレクトするアドレスセレクタである。

１７はアドレス変換部を示す。

第６図において、ＣＰＵＩがアドレス１８を出力してか
ら、コンパレータ５の出力するヒツト／ミスヒツト信号
２２の確定までの処理の流れを第７図に示す。アドレス
１８が確定するとＡＡ２のアクセスと並行して、まずア
ドレス変換を行う。アドレス変換は、アドレス変換部１
７によって行う。アドレス変換の後、パリティジェネレ
ータ１３によるアドレスタグパリティビット四の生成を
行う。ところで最近のメモリ技術の進歩により、ＡＡ２
に用いる８　ＲＡＭ　（スタティック　ＲＡＭ）として
は、アクセス時間が１５ｎａ程度の素子が利用できるが
、アドレス変換およびアドレスタグパリティビット２６
の生成を１５ｎｓ程度の時間で行うのは困難である。

従うて、アドレス変換とアドレスタグパリティビット２
６の生成がクリティカルパスとなる。このためＡＡ２に
高速な８ＲＡＭを用いても、アドレス１８確定からヒツ
ト（ミスヒツト判定までの時間を短かくできないので、
ＣＰＵからのデータアクセスを高速化できない。

本発明の目的は、アドレスタグ部がアドレス変換対象と
なる場合にも、ＣＰＵからのデータアクセス時間を増大
させることなく、アドレス・アレイのパリティエラーチ
エツクを含めたヒツト／ミスヒツトの判定を高速に行う
ことである。

〔課題を解決するための手段〕

上記目的は、アドレス変換に用いるバンクレジスタのデ
ータに予めパリティビットを付加するパリティジェネレ
ータ、アドレス変換前のアドレスタグ部からパリティビ
ットを生成するパリティジェネレータ、およびアドレス
変換と同時にこれら２つのパリティビットを選択し、変
換後のアドレスタグに対するパリティビットを得るセレ
クタを設けることにより、達成される。

〔作用〕

バンクレジスタの値は、バンク機構を用いたアクセスに
先立って設定する。この設定時にバンクレジスタの値に
対するパリティビットもパリティジェネレータにより設
定する。一方、変換前のアドレスタグ部からパリティビ
ットを生成するパリティジェネレータは、アドレス変換
の為のアドレスデコードと並行してパリティビットの生
成を行う。アドレスデコードの結果、セレクタはパンク
領域ならばバンクレジスタの値に対するパリティビット
を選択し、パンク領域でないならば変換前のアドレスタ
グ部から生成したパリティビットを選択する。これによ
り、変換後のアドレスタグ部に対するパリティビットを
得ることができるため、変換後のアドレスタグ部から新
たにパリティビットを生成する必要がない。

〔実施例〕

以下、本発明の一実施例を第１図１こより説明する。ア
ドレス変換用パンクレジスタ１４にパリティビット２９
を設け、バンクレジスタ１４への書キ込ミ時に該パリテ
ィビット２９も設定する。一方、アドレス変換対象とな
るアドレスタグ部３１に対応するパリティビット加は、
パリティジェネレータ１３により、アドレス変換前に生
成する。この２つのパリティビットは、アドレスデコー
ダ１５が出力する変換／無変換信号２７を用いて、アド
レスセレクタ１６によりていずれかを選択しアドレスタ
グパリティビット２６として出力する。

アドレスセレクタ１６から出力する変換後のアドレスタ
グ部おおよびアドレスタグパリティビット２６は、ＡＡ
２より読み出したＡＡデータ１９およびＡＡデータパリ
ティビットおと、コンパレータ５によってそれぞれ比較
する。

比較の結果が共に一致したならばデータセレクタ７によ
りＢ８データ２０を選択し、いずれかが不一致の場合に
はデータセレクタ７は主記憶データ２１を選択するよう
に動く。

本実施例によればパリティエラ−タ１３によるパリティ
ビット３０の生成は、アドレスデコーダ１５での変換／
無変換決定と同時に行うことができ、またバンクレジス
タ１４のパリティビット２９は予め設定されているため
、アドレス変換と同時に変換後のアドレスタグ部おに対
するパリティビット２６を決定することができる。

本実施例における処理の流れを第８図に示す。

同図から、アドレス確定からヒツト／ミスヒツト判定に
散るまでの高速化が明らかである。

本実施例では、アドレスタグ部３１の全ビットが変換対
象となる場合について述べたが、アドレスタグ部３１の
一部のビットが変換対象となる場合の実施例を以下説明
する。

第９図は、本実施例の要部の構成を示し、特にコンパレ
ータ５に入力するアドレスタグパリティビット２６の生
成部分を示す。１８はＣＰＵの出力アドレスであり、Ｕ
がアドレス変換対象となるアドレスタグ部、３５がアド
レス変換対象外のアドレスタグ部、３２はインデックス
部である。バンクレジスタ１４には第１の実施例と同様
、パリティビット２９が付加されており、変換対象とな
るアドレスタグ部あおよび変換対象外のアドレスタグ部
３５からは、それぞれ３６　、３７で示されるパリティ
ジェネレータによりア、３９で示されるパリティビット
を生成する。

変換用のアドレスセレクタ１６によって、バンクレジス
タ１４のパリティビット２９と、変換対象となるアドレ
スタグ部のパリティビットあのいずれかを選択し、選択
されたパリティビット４０と変換対象外のアドレスタグ
部３５のパリティビット３９の排他的論理和をＥＯＲゲ
ート１９によりとれば、目的とするアドレスタグパリテ
ィビット２６が得られる。

本実施例では、第１の実施例に比べ、アドレスセレクタ
１６の後に１ｉ１０Ｒゲート１９が一段必要なたメ、コ
のＥＯＲゲート１９に要する時間だけアドレスタグパリ
ティビット２６を得るのが遅くなる。しかしながらＥＯ
Ｒゲート１９−段に要する時間は短いため問題とはなら
ない。

以上述べた実施例では、アドレス変換にバンクレジスタ
１４を用いる例を上げたが、バンクレジスタ１４の代り
にメモリを用いた場合にも同様に本発明を適用できる。

また、バンクレジスタ１４にパリティビット２９を設け
ずに、該バンクレジスタ１４の出力部にパリティジェネ
レータを付加してもよい。

また、パリティビット方式に限らず、他のエラー検出情
報による方式でもよい。

〔発明の効果〕

本発明によれば、キャッシュメモリの大人データと比較
されるアドレスタグ部にアドレス変換を行うビットが含
まれる場合でも変換後のアドレスタグ部に対するパリテ
ィビットを高速に生成することができるので、パリティ
エラーのチエツクを含めたヒツト／ミスヒツト判定が早
くなり、キャッシュメモリの８８．あるいは主記憶への
データアクセスが高速化できるという効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例を示す構成図、第２図はキャ
ッシュメモリの基本構成例を示す図、第３図、第４図は
従来例を示す構成図、第５図はバンク機構の説明図、第
６図はパンク機構を含む従来例の構成図、第７図は第６
図における処理の流れを示す図、第８図は本発明におけ
る処理の流れを示す図、第９図は本発明の第２の実施例
を示す構成図である。 １・・・ＣＰＵ　　　　　　　２・・・ＡＡ３・・・Ｂ
Ｓ　　　　　　　　４・・・主記憶５・・・コンパレー
タ　　　６・・・アドレスバッファ７・・・データセレ
クタ １３・・・パリティジェネレータ １４・・・バンクレジスタ　　１５・・・アドレスデコ
ーダ１６・・・アドレスセレクタ　１７・・・アドレス
変換部第５図 （０−）ＣＩ：）） 第７図 第８図

Claims (1)

【特許請求の範囲】
1. １、少くとも主記憶装置と、該主記憶装置のデータの一
   部をコピーしておくバッファストレイジと該コピーされ
   たデータの前記主記憶装置上のアドレス情報を記憶する
   アドレスアレイよりなるキャッシュメモリと、アドレス
   に対して変換を行うアドレス変換手段と、該アドレス変
   換手段からのアドレスと前記アドレスアレイ内のアドレ
   ス情報とを誤り検出を目的として付加されたエラー検出
   情報を含めて比較し一致もしくは不一致信号を出力する
   比較手段とを有する情報処理装置において前記アドレス
   変換と並行して変換後のアドレスに対応したエラー検出
   情報を生成するための手段を設けたことを特徴とするキ
   ャッシュメモリ制御方式。