JPH06110783A - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
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- JPH06110783A JPH06110783A JP4259854A JP25985492A JPH06110783A JP H06110783 A JPH06110783 A JP H06110783A JP 4259854 A JP4259854 A JP 4259854A JP 25985492 A JP25985492 A JP 25985492A JP H06110783 A JPH06110783 A JP H06110783A
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Abstract
(57)【要約】
【目的】 データ誤り検出機能を備えたキャッシュメモ
リ装置において、キャッシュヒット時に検出されたデー
タ誤りの発生原因がソフトエラーの場合は中央処理装置
へデータを転送して装置の利用効率を高める。 【構成】 キャッシュヒット時、データメモリ５から読
み出したデータの誤りがパリティチェック回路13で検出
された場合、このデータと同一のデータを主メモリから
読み出してパリティ生成回路12で生成したパリティビッ
トとともにデータメモリ５の該当位置に再度格納する一
方、主メモリから読み出したデータ及び生成されたパリ
ティビットを冗長バッファ20に格納し、データメモリ５
に再度格納したデータ及びパリティビットと冗長バッフ
ァ20に格納したデータ及びパリティビットとをキャッシ
ュミス判定用のコンパレータ９で比較し、比較結果が一
致したソフトエラーの場合のみ、データメモリ５に再度
格納したデータをMPU に転送する。
リ装置において、キャッシュヒット時に検出されたデー
タ誤りの発生原因がソフトエラーの場合は中央処理装置
へデータを転送して装置の利用効率を高める。 【構成】 キャッシュヒット時、データメモリ５から読
み出したデータの誤りがパリティチェック回路13で検出
された場合、このデータと同一のデータを主メモリから
読み出してパリティ生成回路12で生成したパリティビッ
トとともにデータメモリ５の該当位置に再度格納する一
方、主メモリから読み出したデータ及び生成されたパリ
ティビットを冗長バッファ20に格納し、データメモリ５
に再度格納したデータ及びパリティビットと冗長バッフ
ァ20に格納したデータ及びパリティビットとをキャッシ
ュミス判定用のコンパレータ９で比較し、比較結果が一
致したソフトエラーの場合のみ、データメモリ５に再度
格納したデータをMPU に転送する。
Description
【０００１】
【産業上の利用分野】本発明は、パリティビット等のデ
ータエラー検出機能を備えたキャッシュメモリ装置に関
する。
ータエラー検出機能を備えたキャッシュメモリ装置に関
する。
【０００２】
【従来の技術】図２はキャッシュメモリを備えたマイク
ロコンピュータの概略構成を示すブロック図であって、
図中、１はMPU ２と主メモリ３との中間に配され、主メ
モリ３が記憶するデータのうち、最近アクセスされたデ
ータを一時的に記憶することにより、読み出しの都度、
システムバス４を介して主メモリ３にアクセスする必要
をなくしてMPU ２によるデータ読み出し速度を高速化す
るキャッシュメモリである。
ロコンピュータの概略構成を示すブロック図であって、
図中、１はMPU ２と主メモリ３との中間に配され、主メ
モリ３が記憶するデータのうち、最近アクセスされたデ
ータを一時的に記憶することにより、読み出しの都度、
システムバス４を介して主メモリ３にアクセスする必要
をなくしてMPU ２によるデータ読み出し速度を高速化す
るキャッシュメモリである。
【０００３】図３は従来のキャッシュメモリの構成を示
すブロック図である。MPU ２によって主メモリ３から読
み出されたデータは、読み出されたデータから後述する
パリティ生成回路12により生成されるパリティビットＰ
とともにデータメモリ５に記憶され、主メモリ３におけ
るデータ記憶位置を示すアドレス６のうち上位のタグア
ドレス6aがデータメモリ５内のデータ記憶位置に対応す
る位置のタグメモリ７に記憶される。エントリデコーダ
８はアドレス６の下位のエントリアドレス6bをデコード
してデータメモリ５及びタグメモリ７のエントリ位置を
指定する。
すブロック図である。MPU ２によって主メモリ３から読
み出されたデータは、読み出されたデータから後述する
パリティ生成回路12により生成されるパリティビットＰ
とともにデータメモリ５に記憶され、主メモリ３におけ
るデータ記憶位置を示すアドレス６のうち上位のタグア
ドレス6aがデータメモリ５内のデータ記憶位置に対応す
る位置のタグメモリ７に記憶される。エントリデコーダ
８はアドレス６の下位のエントリアドレス6bをデコード
してデータメモリ５及びタグメモリ７のエントリ位置を
指定する。
【０００４】コンパレータ９は、タグメモリ７内のタグ
アドレスと、読み出すべきデータのアドレス６のタグア
ドレス6bとを比較し、一致（キャッシュヒット）／不一
致（キャッシュミス）に応じた信号をヒット信号出力制
御回路15へ出力する。ヒット信号出力制御回路15は、後
述するパリティエラー信号14に制御されて外部へのヒッ
ト信号10の出力・非出力を制御する。
アドレスと、読み出すべきデータのアドレス６のタグア
ドレス6bとを比較し、一致（キャッシュヒット）／不一
致（キャッシュミス）に応じた信号をヒット信号出力制
御回路15へ出力する。ヒット信号出力制御回路15は、後
述するパリティエラー信号14に制御されて外部へのヒッ
ト信号10の出力・非出力を制御する。
【０００５】パリティ回路11は、パリティビットを生成
するパリティ生成回路12及びデータメモリ５からのデー
タ読み出し時にパリティ生成回路12が生成したパリティ
ビットとデータメモリ５内のパリティビットＰとを比較
してデータエラーをチェックするパリティチェック回路
13から構成され、パリティチェック回路13のチェックの
結果パリティエラーの場合にパリティーエラー信号14を
ヒット信号出力制御回路15及び外部に出力する。
するパリティ生成回路12及びデータメモリ５からのデー
タ読み出し時にパリティ生成回路12が生成したパリティ
ビットとデータメモリ５内のパリティビットＰとを比較
してデータエラーをチェックするパリティチェック回路
13から構成され、パリティチェック回路13のチェックの
結果パリティエラーの場合にパリティーエラー信号14を
ヒット信号出力制御回路15及び外部に出力する。
【０００６】以上のような構成のキャッシュメモリのリ
ード時における動作について説明する。リード時、MPU
２はまずキャッシュメモリ１をアクセスする。キャッシ
ュメモリ１は、読み出しデータのアドレス６のタグアド
レス6aに一致するタグアドレスがタグメモリ７内に存在
するか否かを調べる。エントリデコーダ８はMPU ２から
入力されたアドレス６のうちのエントリアドレス6bをデ
コードしてタグメモリ７及びデータメモリ５のエントリ
位置を指定する。
ード時における動作について説明する。リード時、MPU
２はまずキャッシュメモリ１をアクセスする。キャッシ
ュメモリ１は、読み出しデータのアドレス６のタグアド
レス6aに一致するタグアドレスがタグメモリ７内に存在
するか否かを調べる。エントリデコーダ８はMPU ２から
入力されたアドレス６のうちのエントリアドレス6bをデ
コードしてタグメモリ７及びデータメモリ５のエントリ
位置を指定する。
【０００７】コンパレータ９は、指定されたエントリ位
置のタグメモリ７内のタグアドレスと入力されたアドレ
ス６のタグアドレス6aとを比較し、比較結果が不一致
（キャッシュミス）の場合、MPU ２は主メモリ３をアク
セスしてデータを読み出す。主メモリ３より読み出され
たデータはシステムバス４を介してMPU ２へ転送される
と同時にキャッシュメモリ１内のデータメモリ５に書き
込まれる。この時、データメモリ５に書き込まれたデー
タからパリティ生成回路12がパリティビットＰを生成
し、データメモリ５の対応する格納位置にその値が書き
込まれる。
置のタグメモリ７内のタグアドレスと入力されたアドレ
ス６のタグアドレス6aとを比較し、比較結果が不一致
（キャッシュミス）の場合、MPU ２は主メモリ３をアク
セスしてデータを読み出す。主メモリ３より読み出され
たデータはシステムバス４を介してMPU ２へ転送される
と同時にキャッシュメモリ１内のデータメモリ５に書き
込まれる。この時、データメモリ５に書き込まれたデー
タからパリティ生成回路12がパリティビットＰを生成
し、データメモリ５の対応する格納位置にその値が書き
込まれる。
【０００８】コンパレータ９によるタグアドレスの比較
結果が一致（キャッシュヒット）した場合はエントリデ
コーダ８が指定するエントリ位置のデータメモリ５のデ
ータ及びパリティビットＰが読み出される。パリティ生
成回路12は読み出されたデータから新たにパリティビッ
トを生成し、パリティチェック回路13はパリティ生成回
路12が生成したパリティビットとデータメモリ５から読
み出されたパリティビットＰとを比較する。パリティビ
ットの比較結果が一致した場合はデータメモリ５から読
み出されたデータをMPU ２へ転送してリード動作を終了
する。
結果が一致（キャッシュヒット）した場合はエントリデ
コーダ８が指定するエントリ位置のデータメモリ５のデ
ータ及びパリティビットＰが読み出される。パリティ生
成回路12は読み出されたデータから新たにパリティビッ
トを生成し、パリティチェック回路13はパリティ生成回
路12が生成したパリティビットとデータメモリ５から読
み出されたパリティビットＰとを比較する。パリティビ
ットの比較結果が一致した場合はデータメモリ５から読
み出されたデータをMPU ２へ転送してリード動作を終了
する。
【０００９】パリティチェック回路13によるパリティビ
ットの比較結果が不一致の場合はパリティ回路11から外
部及びヒット信号出力制御回路15にパリティエラー信号
14を出力してMPU ２にパリティエラーが発生したことを
知らせるとともに、ヒット信号出力制御回路15はキャッ
シュヒットの結果コンパレータ９から出力されたヒット
信号10が外部へ出力されないように制御する。
ットの比較結果が不一致の場合はパリティ回路11から外
部及びヒット信号出力制御回路15にパリティエラー信号
14を出力してMPU ２にパリティエラーが発生したことを
知らせるとともに、ヒット信号出力制御回路15はキャッ
シュヒットの結果コンパレータ９から出力されたヒット
信号10が外部へ出力されないように制御する。
【００１０】パリティエラー信号14を受けたMPU ２は主
メモリ３にアクセスし、MPU ２は主メモリ３をアクセス
してデータを読み出す。前述のキャッシュミスの場合と
同様に、主メモリ３より読み出されたデータはシステム
バス４を介してMPU ２へ転送されると同時にキャッシュ
メモリ１内のデータメモリ５に書き込まれ、この時、デ
ータメモリ５に書き込まれたデータからパリティ生成回
路12がパリティビットＰを生成し、データメモリ５の対
応する格納位置にその値が書き込まれる。
メモリ３にアクセスし、MPU ２は主メモリ３をアクセス
してデータを読み出す。前述のキャッシュミスの場合と
同様に、主メモリ３より読み出されたデータはシステム
バス４を介してMPU ２へ転送されると同時にキャッシュ
メモリ１内のデータメモリ５に書き込まれ、この時、デ
ータメモリ５に書き込まれたデータからパリティ生成回
路12がパリティビットＰを生成し、データメモリ５の対
応する格納位置にその値が書き込まれる。
【００１１】
【発明が解決しようとする課題】従来のキャッシュメモ
リは以上のようであるので、データメモリ，パリティビ
ットに生じた散発的なソフトエラーによりパリティエラ
ーが発生したのか又は固定的なハードエラーによりパリ
ティエラーが発生したのかを区別できず、散発的なソフ
トエラーによるパリティエラー発生であって、再度読み
出しを行えば復帰する場合でもキャッシュミス時と同じ
動作を行うのでヒット率が低下する。また、これらを区
別するには、テスタによってデータメモリ，パリティビ
ットを再テストする以外に手段がなかった。
リは以上のようであるので、データメモリ，パリティビ
ットに生じた散発的なソフトエラーによりパリティエラ
ーが発生したのか又は固定的なハードエラーによりパリ
ティエラーが発生したのかを区別できず、散発的なソフ
トエラーによるパリティエラー発生であって、再度読み
出しを行えば復帰する場合でもキャッシュミス時と同じ
動作を行うのでヒット率が低下する。また、これらを区
別するには、テスタによってデータメモリ，パリティビ
ットを再テストする以外に手段がなかった。
【００１２】本発明はこのような問題点を解決するため
になされたものであって、パリティエラーを検出した場
合に、同一データをデータメモリと他のバッファとに格
納した後、これらを読み出した比較することにより、パ
リティエラーの発生原因がソフトエラーによるのかハー
ドエラーによるのかが判定可能なキャッシュメモリ装置
の提供を目的とする。
になされたものであって、パリティエラーを検出した場
合に、同一データをデータメモリと他のバッファとに格
納した後、これらを読み出した比較することにより、パ
リティエラーの発生原因がソフトエラーによるのかハー
ドエラーによるのかが判定可能なキャッシュメモリ装置
の提供を目的とする。
【００１３】
【課題を解決するための手段】本発明に係るキャッシュ
メモリ装置は、キャッシュヒット時にデータエラーが検
出された場合、エラーが検出されたデータと同一のデー
タを主メモリから読み出してそのエラー検出データとと
もにデータメモリに再度格納する一方、同じデータ及び
エラー検出データを冗長バッファに格納し、データメモ
リに再度格納したデータ及びエラー検出データと冗長バ
ッファに格納したデータ及びエラー検出データとを比較
し、比較結果が一致した散発的なソフトエラーの場合の
み外部装置へデータを転送することを特徴とする。
メモリ装置は、キャッシュヒット時にデータエラーが検
出された場合、エラーが検出されたデータと同一のデー
タを主メモリから読み出してそのエラー検出データとと
もにデータメモリに再度格納する一方、同じデータ及び
エラー検出データを冗長バッファに格納し、データメモ
リに再度格納したデータ及びエラー検出データと冗長バ
ッファに格納したデータ及びエラー検出データとを比較
し、比較結果が一致した散発的なソフトエラーの場合の
み外部装置へデータを転送することを特徴とする。
【００１４】さらに、本発明に係るキャッシュメモリ装
置は、データメモリ及び冗長バッファ内のデータ及びエ
ラー検出データの比較結果が不一致の場合にデータメモ
リにおけるハードエラー発生を外部に報知する手段を備
えたことを特徴とする。
置は、データメモリ及び冗長バッファ内のデータ及びエ
ラー検出データの比較結果が不一致の場合にデータメモ
リにおけるハードエラー発生を外部に報知する手段を備
えたことを特徴とする。
【００１５】
【作用】本発明に係るキャッシュメモリ装置は、キャッ
シュヒット時にデータエラーが検出されると、エラーが
検出されたデータと同一のデータを主メモリから読み出
し、そのエラー検出データとともにデータメモリに再度
格納する一方、データメモリに再度格納すべく主メモリ
から読み出したデータをそのエラー検出データとともに
冗長バッファに格納し、データメモリに再度格納したデ
ータ及びエラー検出データと冗長バッファに格納したデ
ータ及びエラー検出データとを比較器で比較し、比較結
果が一致した場合、即ち、データエラーの発生原因が散
発的なソフトエラーによるものの場合は、データメモリ
に再度格納したデータを外部装置へ転送するが、比較結
果が不一致の場合、即ち、固定的なハードエラーが原因
でデータエラーが発生した場合はデータメモリに再度格
納したデータを外部装置へは転送しない。
シュヒット時にデータエラーが検出されると、エラーが
検出されたデータと同一のデータを主メモリから読み出
し、そのエラー検出データとともにデータメモリに再度
格納する一方、データメモリに再度格納すべく主メモリ
から読み出したデータをそのエラー検出データとともに
冗長バッファに格納し、データメモリに再度格納したデ
ータ及びエラー検出データと冗長バッファに格納したデ
ータ及びエラー検出データとを比較器で比較し、比較結
果が一致した場合、即ち、データエラーの発生原因が散
発的なソフトエラーによるものの場合は、データメモリ
に再度格納したデータを外部装置へ転送するが、比較結
果が不一致の場合、即ち、固定的なハードエラーが原因
でデータエラーが発生した場合はデータメモリに再度格
納したデータを外部装置へは転送しない。
【００１６】さらに、本発明に係るキャッシュメモリ装
置は、データメモリに再度格納したデータ及びエラー検
出データと冗長バッファに格納したデータ及びエラー検
出データとの比較結果が不一致の場合、データメモリに
おけるハードエラー発生を外部に報知する。
置は、データメモリに再度格納したデータ及びエラー検
出データと冗長バッファに格納したデータ及びエラー検
出データとの比較結果が不一致の場合、データメモリに
おけるハードエラー発生を外部に報知する。
【００１７】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。図１は本発明に係るキャッシュメモリ装置
（以下、本発明装置という）の構成を示すブロック図で
ある。なお、図３に示す従来のキャッシュメモリと同一
又は相当部分には同一符号を付してその説明を省略す
る。
て説明する。図１は本発明に係るキャッシュメモリ装置
（以下、本発明装置という）の構成を示すブロック図で
ある。なお、図３に示す従来のキャッシュメモリと同一
又は相当部分には同一符号を付してその説明を省略す
る。
【００１８】図中、20はキャッシュヒットでありながら
パリティエラーが発生した場合に主メモリ３から読み出
されたデータ及びパリティビットを格納しておく冗長バ
ッファである。第１のコンパレータ入力制御回路21はパ
リティ回路11からのパリティエラー信号14を受けてタグ
メモリ７又は冗長バッファ20のいずれの内容をコンパレ
ータ９へ入力するかを制御し、また第２のコンパレータ
入力制御回路22はパリティエラー信号14を受けて、入力
されたアドレス６のタグアドレス又はデータメモリ５か
ら読み出されたデータのいずれをコンパレータ９へ入力
するかを制御する。
パリティエラーが発生した場合に主メモリ３から読み出
されたデータ及びパリティビットを格納しておく冗長バ
ッファである。第１のコンパレータ入力制御回路21はパ
リティ回路11からのパリティエラー信号14を受けてタグ
メモリ７又は冗長バッファ20のいずれの内容をコンパレ
ータ９へ入力するかを制御し、また第２のコンパレータ
入力制御回路22はパリティエラー信号14を受けて、入力
されたアドレス６のタグアドレス又はデータメモリ５か
ら読み出されたデータのいずれをコンパレータ９へ入力
するかを制御する。
【００１９】また、コンパレータ出力制御回路24はパリ
ティエラー信号14を受けて、コンパレータ９の出力信号
からヒット信号10又はデータメモリ５でのハードエラー
発生を知らせるハードエラー発生信号23を外部に出力す
る。
ティエラー信号14を受けて、コンパレータ９の出力信号
からヒット信号10又はデータメモリ５でのハードエラー
発生を知らせるハードエラー発生信号23を外部に出力す
る。
【００２０】以上のような構成の本発明装置のリード時
における動作、特にキャッシュヒットでありながらパリ
ティエラーが検出された場合の動作について説明する。
なお、リード時にパリティエラーが検出されるまでのキ
ャッシュメモリ１の動作は、第１及び第２のコンパレー
タ入力制御回路22が、入力されたアドレス６のタグアド
レス6aとタグメモリ７内のタグアドレスとをコンパレー
タ９へ選択的に入力し、また、キャッシュヒットでしか
もパリティエラーなしの場合にヒット信号10をコンパレ
ータ出力制御回路24が選択的に外部に出力する点以外は
従来例の動作と同様である。
における動作、特にキャッシュヒットでありながらパリ
ティエラーが検出された場合の動作について説明する。
なお、リード時にパリティエラーが検出されるまでのキ
ャッシュメモリ１の動作は、第１及び第２のコンパレー
タ入力制御回路22が、入力されたアドレス６のタグアド
レス6aとタグメモリ７内のタグアドレスとをコンパレー
タ９へ選択的に入力し、また、キャッシュヒットでしか
もパリティエラーなしの場合にヒット信号10をコンパレ
ータ出力制御回路24が選択的に外部に出力する点以外は
従来例の動作と同様である。
【００２１】キャッシュヒット時にパリティチェック回
路13によってパリティエラーが検出されると、キャッシ
ュメモリ１はMPU ２を待機させ、主メモリ３にアクセス
して読み出すべきデータを読み出し、このデータをシス
テムバス４を介して取り込む。キャッシュメモリ１で
は、取り込んだデータからパリティ生成回路12が生成し
たパリティビットＰを主メモリ３からのデータに付加し
てデータメモリ５に格納するとともに、これらのデータ
及びパリティビットＰを冗長バッファ20に記憶する。
路13によってパリティエラーが検出されると、キャッシ
ュメモリ１はMPU ２を待機させ、主メモリ３にアクセス
して読み出すべきデータを読み出し、このデータをシス
テムバス４を介して取り込む。キャッシュメモリ１で
は、取り込んだデータからパリティ生成回路12が生成し
たパリティビットＰを主メモリ３からのデータに付加し
てデータメモリ５に格納するとともに、これらのデータ
及びパリティビットＰを冗長バッファ20に記憶する。
【００２２】続いて、今、データメモリ５に格納した主
メモリ３からのデータ及びパリティビットＰを即読み出
し、第２のコンパレータ入力制御回路22がデータメモリ
５のデータ及びパリティビットＰを選択してコンパレー
タ９の一方に入力する。また、第１のコンパレータ入力
制御回路21は冗長バッファ20内のデータ及びパリティビ
ットＰを選択してコンパレータ９の他方に入力する。
メモリ３からのデータ及びパリティビットＰを即読み出
し、第２のコンパレータ入力制御回路22がデータメモリ
５のデータ及びパリティビットＰを選択してコンパレー
タ９の一方に入力する。また、第１のコンパレータ入力
制御回路21は冗長バッファ20内のデータ及びパリティビ
ットＰを選択してコンパレータ９の他方に入力する。
【００２３】コンパレータ９は、入力された２つのデー
タを比較し、比較結果をコンパレータ出力制御回路24へ
出力する。コンパレータ９の比較結果が一致している場
合、コンパレータ出力制御回路24はヒット信号10を出力
してデータメモリ５から読み出されたデータをMPU ２へ
転送し、キャッシュメモリ１は通常動作を続行する。即
ち、先のパリティエラーはソフトエラー等の一時的に発
生した再現性を持たないエラーであることが分かる。
タを比較し、比較結果をコンパレータ出力制御回路24へ
出力する。コンパレータ９の比較結果が一致している場
合、コンパレータ出力制御回路24はヒット信号10を出力
してデータメモリ５から読み出されたデータをMPU ２へ
転送し、キャッシュメモリ１は通常動作を続行する。即
ち、先のパリティエラーはソフトエラー等の一時的に発
生した再現性を持たないエラーであることが分かる。
【００２４】一方、コンパレータ９の比較結果が不一致
の場合、コンパレータ出力制御回路24はハードエラー発
生信号23を出力する。即ち、先のパリティエラーはデー
タメモリ５において発生した固定的なエラーであること
が分かる。
の場合、コンパレータ出力制御回路24はハードエラー発
生信号23を出力する。即ち、先のパリティエラーはデー
タメモリ５において発生した固定的なエラーであること
が分かる。
【００２５】以上のように、本実施例では、入力された
データのタグアドレスとタグメモリ内のアドレスデータ
とを比較するキャッシュミス判定用のコンパレータを、
ソフトエラー／ハードエラー判定用に流用するのでハー
ドウェアの増加が抑えられる。
データのタグアドレスとタグメモリ内のアドレスデータ
とを比較するキャッシュミス判定用のコンパレータを、
ソフトエラー／ハードエラー判定用に流用するのでハー
ドウェアの増加が抑えられる。
【００２６】なお、本実施例では、キャッシュミスを判
定するコンパレータ９の入力ビット幅（タグメモリ７の
エントリビット数と同じ）、データメモリ５の１ワード
のデータ幅について特に言及していないが、１ワードデ
ータとパリティビットを含んだビット数がコンパレータ
９のビット幅と同じであればなんら問題にならないこと
はいうまでもない。
定するコンパレータ９の入力ビット幅（タグメモリ７の
エントリビット数と同じ）、データメモリ５の１ワード
のデータ幅について特に言及していないが、１ワードデ
ータとパリティビットを含んだビット数がコンパレータ
９のビット幅と同じであればなんら問題にならないこと
はいうまでもない。
【００２７】また、１ワードデータとパリティビットを
含んだビット数がコンパレータ９の入力ビット幅より多
い場合においても、キャッシュメモリ１の方式がｎウェ
イセットアソシアティブキャッシュであれば、コンパレ
ータ９がウェイ数分設けられているので、これらのコン
パレータ９を組み合わせて若干の回路を付加することで
本実施例を容易に実現できる。
含んだビット数がコンパレータ９の入力ビット幅より多
い場合においても、キャッシュメモリ１の方式がｎウェ
イセットアソシアティブキャッシュであれば、コンパレ
ータ９がウェイ数分設けられているので、これらのコン
パレータ９を組み合わせて若干の回路を付加することで
本実施例を容易に実現できる。
【００２８】
【発明の効果】以上のように、本発明装置は、キャッシ
ュヒット時におけるデータエラー発生時にデータエラー
の発生原因が散発的なソフトエラーによるものか固定的
なハードエラーによるものかを判別してソフトエラーに
よるデータエラー発生の場合は外部装置へデータを転送
するので、ヒット率が向上するという優れた効果を奏す
る。
ュヒット時におけるデータエラー発生時にデータエラー
の発生原因が散発的なソフトエラーによるものか固定的
なハードエラーによるものかを判別してソフトエラーに
よるデータエラー発生の場合は外部装置へデータを転送
するので、ヒット率が向上するという優れた効果を奏す
る。
【図１】本発明装置のブロック図である。
【図２】キャッシュメモリが設けられたマイクロコンピ
ュータのブロック図である。
ュータのブロック図である。
【図３】従来のキャッシュメモリのブロック図である。
１ キャッシュメモリ ５ データメモリ ６ アドレス ７ タグメモリ ８ エントリデコーダ 10 ヒット信号 11 パリティ回路 12 パリティ生成回路 13 パリティチェック回路 14 パリティエラー信号 20 冗長バッファ 21,22 コンパレータ入力制御回路 23 ハードエラー発生信号 24 コンパレータ出力制御回路
【手続補正書】
【提出日】平成４年１２月２５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】コンパレータ９は、タグメモリ７内のタグ
アドレスと、読み出すべきデータのアドレス６のタグア
ドレス6aとを比較し、一致（キャッシュヒット）／不一
致（キャッシュミス）に応じた信号をヒット信号出力制
御回路15へ出力する。ヒット信号出力制御回路15は、後
述するパリティエラー信号14に制御されて外部へのヒッ
ト信号10の出力・非出力を制御する。
アドレスと、読み出すべきデータのアドレス６のタグア
ドレス6aとを比較し、一致（キャッシュヒット）／不一
致（キャッシュミス）に応じた信号をヒット信号出力制
御回路15へ出力する。ヒット信号出力制御回路15は、後
述するパリティエラー信号14に制御されて外部へのヒッ
ト信号10の出力・非出力を制御する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】本発明はこのような問題点を解決するため
になされたものであって、パリティエラーを検出した場
合に、同一データをデータメモリと他のバッファとに格
納した後、これらを読み出して比較することにより、パ
リティエラーの発生原因がソフトエラーによるのかハー
ドエラーによるのかが判定可能なキャッシュメモリ装置
の提供を目的とする。
になされたものであって、パリティエラーを検出した場
合に、同一データをデータメモリと他のバッファとに格
納した後、これらを読み出して比較することにより、パ
リティエラーの発生原因がソフトエラーによるのかハー
ドエラーによるのかが判定可能なキャッシュメモリ装置
の提供を目的とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】図中、20はキャッシュヒットでありながら
パリティエラーが発生した場合に主メモリ３から読み出
されたデータ及びパリティビットを格納しておく冗長バ
ッファである。第１のコンパレータ入力制御回路21はパ
リティ回路11からのパリティエラー信号14を受けてタグ
メモリ７又は冗長バッファ20のいずれの内容をコンパレ
ータ９へ入力するかを制御し、また第２のコンパレータ
入力制御回路22はパリティエラー信号14を受けて、入力
されたアドレス６のタグアドレス6a又はデータメモリ５
から読み出されたデータのいずれをコンパレータ９へ入
力するかを制御する。
パリティエラーが発生した場合に主メモリ３から読み出
されたデータ及びパリティビットを格納しておく冗長バ
ッファである。第１のコンパレータ入力制御回路21はパ
リティ回路11からのパリティエラー信号14を受けてタグ
メモリ７又は冗長バッファ20のいずれの内容をコンパレ
ータ９へ入力するかを制御し、また第２のコンパレータ
入力制御回路22はパリティエラー信号14を受けて、入力
されたアドレス６のタグアドレス6a又はデータメモリ５
から読み出されたデータのいずれをコンパレータ９へ入
力するかを制御する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】なお、本実施例では、キャッシュヒット／
ミスを判定するコンパレータ９の入力ビット幅（タグメ
モリ７のエントリビット数と同じ）、データメモリ５の
１ワードのデータ幅について特に言及していないが、１
ワードデータとパリティビットを含んだビット数がコン
パレータ９のビット幅と同じであればなんら問題になら
ないことはいうまでもない。
ミスを判定するコンパレータ９の入力ビット幅（タグメ
モリ７のエントリビット数と同じ）、データメモリ５の
１ワードのデータ幅について特に言及していないが、１
ワードデータとパリティビットを含んだビット数がコン
パレータ９のビット幅と同じであればなんら問題になら
ないことはいうまでもない。
Claims (2)
- 【請求項１】 主メモリから読み出したデータを、該デ
ータのエラーを検出可能なエラー検出データとともにデ
ータメモリに格納しておき、キャッシュヒット時に該デ
ータメモリから読み出したデータのエラーをチェックし
た後に外部装置へ転送するデータのエラー検出機能を有
するキャッシュメモリ装置において、キャッシュヒット
時に、前記エラー検出データによってデータのエラーが
検出された場合、キャッシュヒットしたデータと同一の
データを主メモリから読み出すとともに、主メモリから
読み出した該データ及び該データのエラー検出データを
エラーが検出されたデータが格納されていた位置のデー
タメモリに再度格納する手段と、データメモリに再度格
納すべく主メモリから読み出した前記データを該データ
のエラー検出データとともに格納する冗長バッファと、
データメモリに再度格納された前記データ及びエラー検
出データと冗長バッファに格納された前記データ及びエ
ラー検出データとを比較する比較器と、比較器の比較結
果が一致した場合のみ、データメモリに再度格納した前
記データを外部装置へ転送する手段とを備えたことを特
徴とするキャッシュメモリ装置。 - 【請求項２】 前記比較器の比較結果が不一致の場合に
前記データメモリにおけるハードエラー発生を外部に報
知する手段を備えた請求項１記載のキャッシュメモリ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259854A JPH06110783A (ja) | 1992-09-29 | 1992-09-29 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4259854A JPH06110783A (ja) | 1992-09-29 | 1992-09-29 | キャッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06110783A true JPH06110783A (ja) | 1994-04-22 |
Family
ID=17339901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4259854A Pending JPH06110783A (ja) | 1992-09-29 | 1992-09-29 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06110783A (ja) |
-
1992
- 1992-09-29 JP JP4259854A patent/JPH06110783A/ja active Pending
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