DE3014102A1 - Schaltung zur wahrnehmung und korrektur von fehlern in halbleiterzellen - Google Patents

Schaltung zur wahrnehmung und korrektur von fehlern in halbleiterzellen

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DE3014102A1 DE19803014102 DE3014102A DE3014102A1 DE 3014102 A1 DE3014102 A1 DE 3014102A1 DE 19803014102 DE19803014102 DE 19803014102 DE 3014102 A DE3014102 A DE 3014102A DE 3014102 A1 DE3014102 A1 DE 3014102A1
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Description

FRlE::;. ;■ ·;; Π<.·\.;::£ £g/3i λ
TELf 82 37 'OC* ERA-2648
ρ 4105
BPEREY CORPORATION, New York, K. Y./U. S. A.
Schaltung zur Wahrnehmung und Korrektur von Fehlarn in Halbleiter-
aslien
Die Erfindung betrifft das Aufspüren und die Ortsbestimmung von Fehlern in einem Halbleiterspeicher.
Halbleiter-Speichereinheiten, die als umfangreiche integrierte Schaltungen hergestellt sind, haben sich bei gewissen Anwendungen für die Speicherung digitaler Informationen als kostspielig erwiesen. Die meisten Speichereinheiten sind aus sahireichen ähnlichen Speichergeräten oder Bitebenen aufgebaut, die so organisiert sind, daß sie so viele Speicherzellen oder Bits wie möglich aufweisen, damit die Kosten je Bit gesenkt werden, und außerdem die Adressier-, Lese- und Sehreibachaltungön enthalten, damit- die Anzahl der Verbindungen zu jedem Speichergerät möglichst klein gehalten v/lrd. In vielen Fällen ergibt sich ein optimales Speichergerät in For™ einer Bitebene, die aus M Wörtern aus einem Bit organisiert ist, wobei M eine Potenz von Zwei, meistens 256, 1024 oder 4096 ist. Bei Ausnutzung gewisser Technologien lassen sich auch Speichergerä-
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ts für 2 oder mehr Bits hersteilen. Auf Grund der zuvor bezeichneten Organisation der Wörter aus einem Bit in einem Speichergerät hat sich die Fehlerkorrektur am einzelnen Bit nach Hamming als sehr günstig erwiesen, wie aus seinem Aufsatz: "Error Detecting and Correcting Codes" in der Zeitschrift "The Bell System Journal11, Band XXIX, (April 19E0), Nr. 2, Seiten 147 bis 130, hervorgeht; dabei wird also der Fehler in einer einzelnen Speicherzelle oder in einem einzelnen Bit eines gegebenen Wortes korrigiert, dessen Größe der Kapazität der Speichereinheit entspricht, ohne daß aus der Speichereinheit ausgelesene Daten verlorengehen. Hiermit wird die effektive mittlere Zeit »wischen den Fehlern der Speichereinheit vergrößert»
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Die Fehler werden entweder als kurzlebig oder als langlebig, also als vorübergehend oder permanent klassifiziert. Ein kurzlebiger Fehler kann beispielsweise die Folge einer plötzlichen Schwankung der Stromzufuhr oder der Gegenwart eines elektrischen oder magnetischen Störeignais in oder neben aem System sein. Ferner ist bekannt,, daß eine Restaktivität von Alphateilchen kurzlebige Fehler verursacht. Ein langlebiger Fehler kann sich z. B. aus dem Durchschlag eines Transistors oder einer Diode ergeben. Somit rührt ein langlebiger Fehler normalerweise vom Versagen einer Komponente her, während ein kurzlebiger Fehler von seiner Art her unbestimmbare und sich nicht wiederholende Ursachen haben kann.Dementsprechend muß das Wartungspersonal auf einen langlebigen Fehler mit einer Korrektur reagieren, ist aber gegen die kurzlebigen Fehler wahrscheinlich machtlos.
Da die Speichergeräte sehr kompliziert sind und viele in einer Halbleiter-Speichereinheit angewendet werden, stellen sie gewöhnlich die vorherrschende Komponente beim Versagen einer Speichereinheit dar. Folglich wird allgemein in der Praxis eine Form der Einzelbit-Fehlerkorrektur längs der Zeilen nach Hamming benutzt. Da die Einzelbit-Fehlerkorroktur die Möglichkeit des Versagens mehrerer Speicherzellen zuläßt, nimmt die statistische Wahrscheinlichkeit, zwei Fehler, also einen Doppelbitfehler,im selben Wort zu finden, zu. Da aber zwei ausfallende Speicherzellen im selben Wort nicht korrigiert werden können, wünscht man,vor dem Auftreten eines solchen Ereignisses alle fehlerhaften Speichergeräte zu ersetzen; dies sollte zu einem Zeitpunkt geschehen, in den die Spei* chcreinheit nicht in Gebrauch ist, sondern der routinemäßigen vorbeugenden Wartung unterliegt.
Obgleich es möglich wäre, jedee fehlerhafte Speichergerät kurz nach seinem Ausfall zu ersetzen, würde dies doch normalerweise nicht notwendig sein. Es wäre nämlich wirtschaftlicher, den Austausch hinauszuzögern, bis mehrere Speichergeräte fehlerhaft sind, wodurch ein günstigeres Verhältnis zwischen den Reparaturkosten und der Wahrscheinlichkeit für das Auftreten eines Doppelfehlers in einem gegebenen Wort erreicht vrird. Bei einem Verfahren wird der
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an die Speichereinheit angeschlossene zentrale Rechner benutzt, um dies unter seiner normalen logischen Programmsteuerung neben seinen zahlreichen anderen Aufgaben zu tun. Durch eine solche Benutzung wird die Rechnerzeit effektiv bezüglich des beabsichtigten Zweckes herabgesetzts da dem Rechner eine gewisse Zeitspanne zugewiesen werden mui3, in der er die Fehler in der Speichereinheit ausfindig macht. Zum besseren Verständnis sei beachtet, daß ein vollständiges Versagen eines Speichergerätes in einem häufig benutzten Abschnitt der Speiehereinheit zu der Mitteilung eines einzelnen Fehlere in jedem Speicherzyltlus führen muß. Da der Rechner mehrere Speicherzyklen zur Feststellung des Fehlers benötigt, vrtlrde eich ein großer Leistungsverlust ergeben. Ein zur Milderung angewendetes Verfahren besteht darin, nur einen Teil der Fehler zu prüfen, wodurch jedoch die Fehlerfeststellung unvollständig wird.
Ein Verfahren zur Fehlerfeststellung dieser Art ist in der USA-Patentschrift Nr, 3.999.051 erläutert. Das Problem bei dieser Lösung von Petschauer ist die Unmöglichkeit, zwischen kurz- und langlebigen Fehlern zu unterscheiden, so da3 die Bedienenden Wartungszeiten teilweise in Abhängigkeit von den kurzlebigen Fehlern einplanen, die von geringem unmittelbarem Interesse im Arbeiteablauf sind.
In der USA-Patentschrift Nr..........von Sepp« wird auf ein Schema zur Fehlerfeststellung hingewiesen, bei dem aufeinanderfolgende Einzelbitfehler gezählt werden und der zentrale Rechner unterrichtet wird, sobald die Zahl einen gegebenen Schwellwert Überschreitet. Bei dieser Fehlersuche muß die Zahl der Einzelbitfehler gespeichert und eine Angabe gemacht werden, in welcher Bitposition sich der Fehler befindet« Außerdem sind zusätzliche Schaltungen zum Vergleich der Angabe über einen gespeicherten Einzelbitfehler mit der laufenden Angabe Über die Einzelbitfehler notwendig.
Ähnlich wie beim Ergebnis nach Seppa soll auch hier zwischen lang- und kurzlebigen Fehlern unterschieden werden, ohne daß die Schaltung zum Auffinden der Fehler zusätzlich komplizierter wirdJ aber es
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wird sine Speicherinhalt rait .Segeneration benutzt, die periodisch die Einseibitfehler ausliest, korrigiert und in jeden adressierbaren Plata nsu einschreibt, wm eins Verschlechterung der Datengrunu lage s« verhindern,
^ eine Hilfsüitposs v-ion s.n i^den adressi«?'-baren Fiats innerhalb der Speichereinheit angehängts und in sie kann r.ur wahrend der Rs generis rung eingeschrieben warden, was be« deutet, daß sis während eines .ior-m&len Zugriffes zum Schreiben nicht abgeändert wird. Wsnn während der i?egengiiation ein adressierbarer Plata ausgelssen όχιο. darin ein Ei.nseltitfehler beooachtet wird, wira eine binäre Eins in di*3 Hilfsbitposition jenes adressierbaren Platzes eingeschrieben. Wenn bei der Regeneration kein Einzelbitfehler aus einem adressierbaren Platz ausgelesen werden kann, wird in die Hllfsbitposition eine binäre Null eingeschrieben.
Beim normalen Zugriff zum Auslesen eines adressierbaren Platzes, (der durch ein anforderndes Gerät, also nicht durch die Regeneration in Gang gesetzt wird,) wird auch die Hilfsbitposition gelesen» Ihr Binärwert wird in einem UND-Glied mit einem Signal verknüpft, das anzeigt, daß ein Einzelbitfehler während des augenblicklichen normalen Zugriffes zum Lesen beobachtet wurde. Bei einer Besetzung der Hilfsbitposition mit slner binären Eins, wenn also ein Einzelbitfehler im augenblicklichen normalen Zugriff beobachtet wurde, wird die Schaltung zur Feststellung der Fehler von einem langlebigen Fehler unterrichtet. Im Falle, daß die Hilfsbitposition mit einer binären Null besetzt ist, wird vom beobachteten Einzelbitfehler dieses augenblicklichen normalen Zugriffes zum Lesen angenommen, daß es ein kurzlebiger Fehler ist, auf den die Schaltung zur Feststellung der Fehler nicht anspricht.
Sin ÄusfUhrungsbaispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher erläutert. Es zeigen:
Figur la einsn Gesaratüberblick Über dia Speichereinheit mit ihren Zwiacheneinheiten zu zwei Reihenrechnern und zwei zentralen Rechnern,
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Figur Ib Gestali-ungs-Möglichkeiten der Speicherainheit, Figur Ic die Organisation einer Basisspeicherbank,
Figur Id das bekannte For-ssat dar aus einer Basisspeicherbank ausgelesenen Datenr
Figur 2 cUö wesentlichen Elemente der bisherigen Speichereinheit und der Steuerschaltung eines Ksihenrechners und
Figur 3 eine der* Figur 2 ähnliche Schaltung, in die der Gegenstand der Erfindung aufgenommen ist.
Aus Gründen der Packung weisen die Speichereinheiten an allen ihren adressierbaren Plätzen eine Hilfsbitposition auf, die, wenn erforderlich, hinaugefUge werden soll. In ihnen werden in großem Umfang integrierte Halbleiter-Speicherelemente des HMOS-Typa für einen Hauptspeicher mit verschwindenden Informationsgehalt angewendet. FUr die Hauptspeichereinheit ist eine Einzelbit-Fehlerkorrektur nach dem erwähnten Verfahren von Hamming vorgesehen. Die Dauer ihres Auffrischungszyklus ist 600 nsec bei einer Periode von 24 usec, wahrend andere Speichereinheiten einen Regenerationszyklus benutzen, in dem die Daten (unter Anwendung der Einaelbitfehler-Korrekturschaltung) gelesen, korrigiert und erneut eingeschrieben werden, was nach N Auffrischungszyklen erfolgt, wobei N = 256 betragen kann. Der Zweck der Regeneration besteht dann natürlich darin, die von den kurzlebigen Fehlern beeinflußten Daten periodisch zu korrigieren* ehe sie durch eine Anhäufung unkorrigierbar werden, (also ehe zwei oder mehrere kurzlebige Fehler an selben adressierbaren Platz auftreten und eine Korrektur durch die Einzelbit fehler-Korrekturschaltung verhindern).
Eine Hauptspeichereinheit 100 gemäß der Figur la weist in ihrem normalen Aufbau vier Zugriffskanäle auf, durch die die Steuer- und Datensignale von einer anfordernden Einheit übertragen werden, da-
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mit an ihren speziellen adressiert; ar en Plätzen das Einschreiben oder Auslesen erfolgen kenn, Zwei, der vier Zugriffskanäle enthalten Leitungen 204 bzw. 207, die zu einer Steuereinheit 200 bzw. 203 laufen, während die beiden anderen Zugriffskanäle je eine Leitung bzw. 206 und eine Zwischeneinheit 201 bzw, 202 aufweisen. Die Steuereinheit 200 ist mit einem Reihenrechner 300 verbunden und bildet einen Puffer- oder Fangspeicher rait einer steuernden und das Format gestaltenden Logik, damit die Übertragung zwischen der Hauptspeichereinheit 100 und dem Reihenrechner 300 optimal vor sich geht. Die Steuereinheit 203 Übernimmt be2UgIich eines Reihenrechners eine ähnliche Funktion.
In ähnlicher Weise tragen auch die Zwischeneinheiten 201 und 202 au eineroptimalenübertragung zwischen der Hauptspeichereinheit 100 und einem zentralen Rechner 301 bzw. 302 bei und weisen auch Fangspeicher mit einer das Format gestaltenden Logik auf. Es sei beachtet, daß sich die Steuereinheiten etwas in ihrem inneren Aufbau von den Zwisoh«neinheiten unterscheiden, in diesem Zusammenhang aber ale Äquivalente Einheiten mit derselben Funktion erscheinen.
In der Figur Ib ist der Aufbau der Hauptspeichereinheit 100 dargestellt, die zumindest zwei Basisspeicherbänke 10 und 11 für je
2 Wörter an adresslerbaren PlÄtzen aufweisen. Wenn nötig, kön-
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nen sechs Wahlbttnke 12 bis 17 mit 2 adressierbaren Plätzen hinzugefügt werden. Maximal verfUgt die Hauptspeichereinheit 100 über
2 adreesierbare Platze, die je 36 Datenbitpositionen gemeinsam mit 7 Positionen eines Fehlercode und mit einer Hilfsbitposition aufweisen (Figur Id).
Die Figur Ic zeigt den Aufbau der Basisspeicherbank 10 nit einem
oberen Speicherabschnitt 104b und einem unteren Speieherabschnitt
ie
104a, die je 2 adreesierbare Plätze mit 22 Bitpositionen enthalten und Im Innern einander identisch sind. FUr jeden adresslerbaren Plats werden jedoch nur 43 Bitpositionen, (nMmlich 36 Datenbitpositionen und 7 Bitpositionen für den Fehlercode nach Hamming) benö-
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tigt. Daher werden nur 21 Bitpositionen des unteren Speicherabschnittes 104a mit den 22 Bitpositionen des oberen Speicheret!- achnittes 104b zur Bildung des benötigten Wortes aus 43 Bits kombiniert benutzt. Pie Basisspeioherbank 11 und die Wahlbänke 12 bis 17 (Figur Ib) sind in ähnlicher Weise aufgebaut.
In der Figur Id ist die Zusammensteilung des Wortes aus 43 Bits wiedergegebenf das durch einen Zugriff auf einen beliebigen adressierbaren Platz einer Basisspaicher- oder Wahlbank erhalten wird. Wie beachtet sei, enthält die Bitposition 221 das Hilfsbit, das in den bisherigen Hauptspeichereinheiten nicht benötigt wird.
Die Figur 2 zeigt, wie der untere Speicherabschnitt 104a der Basisspeicherbank 10 in der Hauptspeichereinheit 100 mit der Zwischeneinheit 201 beim bisherigen System in Verbindung steht. Obgleich durch die Leitung 205 tatsächlich 22 Bits des oberen Speicherabschnittes 104b gemeinsam mit den 21 Bits aus dem unteren Speicherabschnitt 104a Übertragen werden, ist eine abweichende Darstellung der Zwischeneinheit 201 aus Gründen der Übersichtlichkeit gegeben; vergleiche auch das Format der Figur Id, in dem die Daten in der Leitung 205 Übertragen werden ! Ferner fehlen in der Figur 2 aus demselben Grund die Basisspeicherbank 11 und die Vnhlbanke 12 bis 17 der Hauptöpeichereinheit 100, die In ähnlicher Welee mit der Zwischeneinheit 201 verbunden sind. Die weiteren frischen- und Steuereinheiten 200, 202 und 203 sind in derselben Weise konstruiert.
In den unteren Speloherabschnitt 104a werden über eine Leitung 151b 21 Bits eingeschrieben; 18 liber eine Leitung 154 herankommende Bits dienen seiner Adressierung, und 21 Bits werden über eine Leitung 156 aus ihm ausgelesen. Während eines normalen Zugriffes zum Schreiben tritt eine Adresse aus 18 Bits von einem Speloheradres sen-Register 106 Über die Leitung 154 in den unteren Speicheret)-
lfl
schnitt 104a ein, damit der gewünschte Platz unter den 2 adressierbaren Plätzen ausgewählt wird. Die auf die Leitung 151b gelegten 21 Bits werden dann an dem vom Speicheradressen-Register 106 festgelegten Platz eingeschrieben.
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Bei einem normalen Zugriff sum Lesen wird aer untere Speicherabschnitt 104a in ähniieher Weiss adressiert. Der Inhalt der 23 Bitpositionen (von den 22 vorhandenen Bitpositionen) wird vom adres*- sierten Platz des untreren Speicherabschnittes 104a über die Leitung 155 zu sinem Batenregiatsr 103 ttbertr-agen, von dem aus die Bits zu einem Wähler 108 weiterlaufen, in dsm die Daten aus der adrsssierten Speicherbank unter den acht möglichen Bänken,(nämlich den beiden öasisspsicherbänksn und den sechs Wahlbänken) ausgewählt werden. Der Wähler 108 gibt die 21 Eifcs übar eine Leitung 150 an Treiber 1Ü1 waiter, de sie in der Leitung 205 zur Zwischeneinheit 201 übertragen,in dar sie von Empfängern 220 in einen Fangspeichsr (nicht gezeigt) eingegeben werden. Für die Erfindung ist von Bedeutung, daß die Empfänger 220 die 21 Bits auch über eine Leitung in eina Fehlerkorrekturschalfcung 221 einspeisen, die eine Sinzslfehler-Korrektur am vollständigen Wort aus 43 Bits vornimmt und einen doppelten Fehler anzeigt; hierbei setzt sich das Wort aus den 21 über die Leitung 222 herankommenden Bits und aus 22 aus dem oberen Speicherabschnitt 104b über eine Leitung 223 empfangenen Bits
21 zusammen. Wenn man von der Bitposition 2 einmal absieht, sind die 43 Bitposibionen des Wortes in der Figur Id dargestellt. Gemäß der Figur 2 wird Über eine Leitung 250 einer Fehlerprüfschaltung Jeder Einzelbitfehler angezeigt, der während des normalen Zugriffes beim Lesen auftritt.
Der Regenerationszyklus wird gänzlich innerhalb der Hauptspeicher-Einheit 100 ausgeführt. Eine Sbeuer» und Zeitgabeschaltung 107
18 führt dem Speicheradressen-Register 106 hintereinander die 2
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Adressen zu, die den 2 adressierbaren Plätzen dee unteren Speicherabschnittes 104a entsprechen, und bewirkt an ihnen einen vollständigen Lese-/Datenkorrektur~/RUckschreibvorgang. Ein Regenerationszyklus tritt, wie bereits erwähnt, nach N Auffrischungszyklen auf, wobei z. B. N » 256 sein kann, und besteht aus einem solchen vollständigen Lese-'/Datenkorrektur-ZRUckschreibvorcjang an jedem
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der 2 adressierbaren Plätze des unteren Speicherabschnittes 104a.
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Bei jeder Adresse, die von der Steuer- und Zeitgabeschaltung 107 über das Speicheradressen-Register 106 angewählt wird, wird der Inhalt des entsprechenden adressierbaren Platzes im unteren Speicherabschnitt 104a ausgelesen und über die Leitung 156 zum Datenregister 103 und von dort über Leibungen 151 und 151c zu einer Fehlerkorrek torschaltung 105 übertragen, die ähnlich wie die Fehlerkorrekturschaltung 221 sine Einzelbitfehler-Korrektur über eine Leitung 153 am Inhalt des Datenregisters 103 vornimmt. Der eventuell korrigierte Inhalt wird dann Über die Leitungen 151 und 151b in ei-
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nsn der 2 adressierbaren Plätze des unteren Speichrabschnittes 104a rückgeschrieben, wie von der im Speieheradressen-Register 106 befindlichen Adresse vorgeschrieben ist. Der Regenerationszyklus wird damit fortgesetzt, daß die Steuer- und Zeitgäbeschaltung 107 die nachfolgende Adresse in das Speicheradressen-Register 106 eingibt, bis die Lese-zOatenkorrektur-/Rückschreibvorgänge an allen
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2 Plätzendes unteren Speicherabschnittes 104a ausgeführt sind.
In der Figur 3 ist dargestellt, wie die Merkmale der Erfindung in die bekannten Schaltungen eingefügt sind. Im unteren Speicherab-
21 schnitt 104a ist nämlich eine Hilfsbitposition 2 vorgesehen, in die über eine Leitung 171 das Einschreiben erfolgt, und aus der über eine Leitung 156a das Bit zu einem Datenregister 103a ausgelesen wird, das gemeinsam mit einem Wähler 108a und Treibern 101a von 21 Bitpositionen auf 22 Bitpositionen erweitert ist. Ahnliches gilt für Leitungen 150a, 161, 161a und 156a. Außerdem kommen noch UND-Glieder 170 und 270, sowie Leitungen 252, 251, 152, 157a und die Leitung 171 hinzu.
Im bereits erläuterten Regenerationszyklus wird während des RUck-
21
schreibteiles die Hilfsbitposition, (also die Bitposition 2 ) besetzt. In diese wird eine binäre Eins eingeschrieben, falls die Leitung 171 ein hohes Signalniveau führt. Dieses Niveau wird durch das UND-Glied 170 bestimmt, falls das Signalniveau auf den beiden Leitungen 157a und 152 ebenfalls hoch ist. Das hohe Niveau in der Leitung 152 rührt von der Wahrnehmung eines Einzelbitfehlers im Datenkorrekturteil des Regenerationszyklus durch die Fehlerkorrektur-
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M-
schaltung 105 her, während das hohe Niveau in der Leitung 157a nur während des Rlickschreibteiles von der Steuer- und Zeitgabeschaltung 107 aufgebaut wird.
Bei einem normalen Zugriff auf den unteren Speicherabschnitt 104a während des Lesens werden alle 22 Bits aus den vom Speicheradressen-Register 106 adressierten Plätzen über das Datenregiafcer 103a, den Wähler 108a, die Treiber 101a in den Leitungen 156a, 161, 161a, 15Oa und 205a zu den Empfängern 22Oe übertragen, wobei das Hilfsbit
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aus der Position 2 mitgefUhrt wird. Dieses Hilfsbit läuft dann alleine durch die Leitung 252 zum UND-Glied 270, das die Leitung 251 dann auf das hohe Signalniveau bringt, womit der FehlerprUfschaltung (nicht gezeigt) mitgeteilt wird, daß die Fehlerkorrekturschaltung 221 (Über die Leitung 250 im hohen Signalniveau) einen Einzelbitfehler in denjenigen Baten wahrgenommen hat, die aus den Empfängern 220 Über die Leitung 222 zugeführt wurden; das hohe Signalniveau in der Leitung 252 gibt also an, daß bei der Beobachtung des Einzelbitfehlers an jenem adressierbaren Platz während des letzten Regenerationszyklus eine binäre Eins in der Bibpoeition
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2 aufgetreten war.
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Claims (2)

  1. PATENTANWALT
    H. f. - : ι M E R 3QH102
    6 2 7 . -IElN
    FRIEDf:- i R -\ ί S E 29/31 TELEFCM: !LATEIN 8E37
    SPERRT CORPORATION 10.April 1980
    ERA-2648 ρ 4105
    PATENTANSPRÜCHE
    Q-) Schaltung zur Erkennung eines langlebigen Fehlers bei der Korrektur eines Einzelbitfehlers in einem aus einem adressierbaren Speicherplatz ausgelesenen Wort, das aus einer Halbleiter-Speichereinheit zu einer Zwischeneinheit übertragbar ist und innerhalb der Halbleiter-Speichereinheit durch eine Schaltung zur Korrektur des Einzelbitfehlers in den adressierten Speicherplatz rücksehreibbar ist, dadurch gekennzeichnet, daß von der Schaltung (105) zur Korrektur des Einzelbitfehlers zu einer Hilfsbitposition (21) des Speicherplatzes (104a) eine gesonderte Verbindung (152) über ein Verknüpfungsglied (170) vorgesehen ist, von dem nach der für die Korrektur des Einzelbitfehlers vorgesehenen Zeitspanne die Hilfsbitposition (21) mit einem den Einzelbitfehler anzeigenden Hilfsbit belegbar ist, und daß das Hilfsbit von der Hilfsbitposition (21) gemeinsam mit dem Wort aus dem adressierten Speicherplatz (104a) zur Zwischeneinheit (201) übertragbar und von dieser zur Anzeige eines langlebigen Einzelbitfehlers auswertbar ist.
  2. 2) Schaltung nach dem Anspruch 1, dadurch gekennz ei chnet, daß Empfänger (220a) der Zwischeneinheit (201) eine Hilfsbitposition (21) aufweisen, von der aus zu einem Gerät zur Anzeige der langlebigen Fehler eine unmittelbare Verbindung (252) über ein Verknüpfungsglied (270) herstellbar ist, das durch eine an den übrigen Bitpositionen (0 bis 20) der Empfänger (220a) angeschlossene Schaltung (221) zur Korrektur eines Einzelbitfehlers einschaltbar ist.
    030043/0891
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