JPH02132539A - メモリパトロール制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術と発明が解決しようとする課題課題を解決す
るための手段 作用 実施例 発明の効果 〔概要〕 誤り訂正符号論理機構を具備した記憶制御回路（ＭＡＣ
）　と，これに接続される複数個のブロック（ＢＬＫ−
０〜）からなる記憶部とからなり、それぞれのブロック
（ＢＬＫ−０〜）は独立に読み出し出力部を備え、これ
らの各読み出し出力部は、上記記憶制御回路（ＭＡＣ）
内で論理和がとられていて、該記憶制御回路（ＭＡＣ）
内で生成されるブロックアドレス（ＳＥＬ−０〜）によ
って１個のブロック（ＢＬＫ−０〜）が選択されるよう
に構成されている記憶装置において、メモリ素子のソフ
トエラーによる間欠障害を検出，訂正する為のメモリパ
トロール制御方式に関し、少ないハードウエア量と，短
い時間で、大容量の記憶装置に対するメモリパトロール
を行うことを目的とし、 メモリパトロール時には、上記記憶制御回路（門ＡＣ）
が複数個のブロック（ＢＬＫ−０〜）に対して、１つの
ブロック内アドレスで同時に読み出し動作を起動し、個
々の上記読み出し出力部を有効にして、個々にパリティ
チェックを行う第１の手段を設けて、該パリティチェッ
クの結果、どのブロック（ＢＬＫ−０〜）からも誤りが
検出されなかった場合には、該記憶制御回路（ＭＡＣ）
内のブロック内アドレスを更新して再度、複数個のブロ
ック（ＢＩＪ−０〜）を同時に読み出す動作を繰り返し
、該パリティチェックの結果、誤りが検出された場合に
は、該記憶制御回路（ＭＡ（：）内のブロック内アドレ
スを更新することなく、該誤りのあったブロック（ＢＬ
Ｋ−０〜）を１つ，又は、上記同時に読み出し動作をさ
せた複数個のブロック（肛κ−０〜）の内の１つを選沢
して、上記読み出し動作を起動し、そのとき、選択され
た１個のブロック（ＢＬＫ−０〜）の出力部を上記誤り
訂正符号論理機構で誤りチェックを行い、訂正可能な誤
りを検出する第２の手段を備えてメモリパトロールを行
うように構成する。

〔産業上の利用分野］ 本発明は、誤り訂正符号論理機構（ＦＣＣ回路）を具備
した記憶制御回路（ＭＡＣ）と，これに接続される複数
個のブロック（ＢＬＫ−０〜）からなる記憶部とからな
り、それぞれのブロック（ＢＬＫ−０〜）は独立に読み
出し出力部を備え、これらの各読み出し出力部は、上記
記憶制御回路（ＭＡＣ）内で論理和がとられていて、該
記憶制御回路（ＭＡＣ）内で生成されるブロックアドレ
ス（ＳＥＬ−０〜）によって１個のブロック（ＢＬκ−
０〜）が選択されるように構成されている記憶装置にお
いて、メモリ素子のソフトエラーによる間欠障害を検出
，訂正する為のパトロール制御方式に関する。

最近の半導体技術の進歩に伴って、記憶素子の語方向の
大容量化と共に、記憶装置も大容量化する動向にある。

該メモリ素子の大容量化に伴って、所謂、ソフトエラー
による間欠障害が増えており、従来から定期的に１語宛
読み出しを行い、訂正可能なエラーが検出されると、例
えば、誤り訂正符号論理機構（ＥＣＣ回路）により、該
間欠障害を訂正しておく、所謂、メモリパトロールが行
われるでいるが、上記のように、語方向の容量が増大し
てくると、該メモリパトロールに時間がかかり、計算機
システムのメモリ制御ユニッ｝　（ＭＣｔｌ）でのオー
ハヘッドが増加する問題があり、短い時間で，且つ、ハ
ドウェアを増加させることなく、効果的にパトロールチ
ェックができるメモリパトロール制御方式が必要とされ
るようになってきた。

〔従来の技術と発明が解決しようとする課題］第２図は
従来のメモリパトロール制御方式を説明する図である。

ここでは、記憶部２が物理的に分割された４つのブロッ
ク（ＢＬＫ−０〜３）２１から構成されており、それぞ
れのブロック（ＢＬＫ−０〜３）２１は更に小さな独立
動作が可能な複数個のユニット、即ち、バンクから構成
されている。

該ブロック（ＢＬＫ−０〜３）２１に対するアクセス制
御を行う記憶制御回路（以下、ＭＭＣという）１を使用
する側、つまり、図示していない中央処理装置（ｃｐｕ
），メモリ制御ユニット（ＭＣυ）からアクセス要求（
ＲＥＱ）が発行されると、このアクセス要求（ＲＥＱ）
はＭＡＣ　１に入力され、該ＭＡＣ　１からは該アクセ
ス要求が指示するアドレス（ＡＤＤ）に対応した起動信
号（Ｇｏ−０　＝）が送出され、上記の４つあるブロッ
ク（ＢＬＫ−０〜３）２１中の１個を起動する。

各ブロック（ＢＬＫ−０〜３）２ｌからの読み出しデー
タ（ＭＲＤ−０〜３）は、ブロック選択信号（ブロック
アドレス）　（ＳＥＬ−０〜３）によって、その１つが
選択され、誤り訂正符号論理機構（以下、ＥＣＣ回路と
いう）１ｌを通ってリードデータ（ＲＤ）となり、メモ
リ制御ユニット（ＭＣＵ）　．中央処理装置（ＣＰｔｌ
）に、このリードデータ（ＲＤ）が送出される。

上記ＥＣＣ回路１１では、訂正可能なエラーが検出され
ると、訂正データを上記メモリ制御ユニット（ＭＣＵ）
　，中央処理装置（ＣＰＵ）に送出することができ、又
、パーシャルストア　（以下、ＰＳＴという）の動作時
には、この訂正データを書き込みデータ（ＷＤ）として
再書き込みできるようになっている。

このように、通常の動作時には、読み出しタイミングに
おいて、各ブロック（ＢＬＫ−０〜３）２１の出力（Ｍ
ＲＤ−０〜３）の内のどこかの１つが出力状態になって
、ブロックアドレス（ＳＥＬ−０〜３）で選択された出
力（ＭＲＤ−０〜３）がメモリ制御ユニット　（以下、
肛Ｕという）等に送出されている。

一方、メモリ素子の故障を発見して、訂正，再書き込み
を行う為のパトロールアクセスも、上記通常の読み出し
動作と同じように動作する。

該パトロールアクセスは、記憶部２にある全メモリ領域
を定期的に読み出し、メモリセルがソフトエラー等によ
って故障していないか否かをチェックするものである。

この方法は、一般的には、ＭＣＵが単独でＭＡＣ　１に
対してｌアドレス宛読み出し動作を起動して、ＥＣＣチ
ェックを行い、訂正可能／不可能なエラーの有無を全ア
ドレスに渡って調べるものである。

このパトロールアクセス動作中に、あるアドレスに訂正
可能なエラーが検出された場合には、ＭＣＵはＭＡＣ　
１に対して訂正，再書き込みのアクセスを、上記ＰＳＴ
動作を起動して行わせる。

つまり、訂正可能なエラーは早めに消しておくこて、将
来、同一のアドレス上の他のビットが誤ってしまい、訂
正不可能なエラーになることを防ぐものである。

該パトロールアクセス中に、訂正不可能なエラーを検出
した場合には、ＭＣＵはこれを無視していた。これは、
該エラーは中央処理装置（ＣＰＵ）からのアクセスによ
るものでなく、ＭＣＩＩが単独でアクセスして検出した
ものであるので報告する先がない為である。

従って、従来のパトロールアクセスは訂正可能なエラー
だけを、通常動作時に使用する読み出し命令で検出し、
訂正可能なエラーを検出した場合のみ、再書き込みを行
うという動作を、記憶装置の全アドレス領域に渡って、
１アドレス宛行っていた。

然して、前述のように、近年のメモリ素子には、α線等
によるソフトエラー障害というものがあって、該メモリ
素子内のメモリセルに対して、外部より電荷が入り込み
、該メモリセルの情報を破壊してしまう現象である。

これは、ハード的に壊れるものでなく、再度正しいデー
タを書き込めば、その後、正常に使用できる。このソフ
トエラーは、ある１つのアドレス上にある１ビットの情
報を壊すだけであるので、訂正可能なエラーにしかなら
ないという特徴がある。従って、定期的に、パトロール
アクセスを行うことで、このエラーを消しておくことが
でき、信較性の高い記憶装置を提供することができるよ
うになる。

ここで、問題となるのは、定期的にパトロールアクセス
を行う周期である。１つのアドレスに着目した時に、こ
のアドレスを読み出して次々とアドレスを更新していき
、再度、同じアドレスに戻ってくる迄の時間を周期とし
ているが、この時間を、例えば、１時間とすると、１時
間毎に通常アクセスを止めて、全アドレスをパトロール
することになる。

全アドレスをアクセスする場合、メモリ容量が大きくな
ると、パトロールの時間がかかり、例えば、メモリ制御
ユニット（ＭＣｔｌ）でのオーバヘッドが大きくなって
いた。特に、近年は、メモリ素子の記憶容量が飛躍的に
大きくなり、世代が変わる毎に、例えば、４倍に変化し
ている。従って、最近のメモリ素子で構成された記憶装
置の全アドレスをアクセスする為には、該パトロール時
間が極端に長くなってしまい、パトロール周期を、１時
間から２時間．４時間とすれば、該オーバヘッドは以前
と変わりなくすることができるが、近年のメモリ素子は
、上述の記憶容量の増大化によりセルの面積を小さくし
て、記憶容量を大きくしているので、該α綿による外来
電荷の影嘗を受け易くしてしまい、ソフトエラ一率を大
きくしている。

従って、該ソフトエラーによるメモリエラーを従来と同
じ程度に押さえ込む為には、パトロール周期を短くしな
ければならない。これでは、メモリ制御ユニット（ＭＣ
Ｕ）でのオーバヘッドが益々大きくなってしまい、当該
計算機システムの性能を低下させてしまうという問題が
あウた。

そこで、本願出願人は、特願昭６３−００９７０３号に
おいて、バンク群単位で競合制御を行うメモリアクセス
手段を備えた計算機システムにおいてメモリパトロール
制御を行うのに、該バンク群を単位にしてメモリパトロ
ールを行う概念を開示している。

このようなバンク群単位のパトロール制御を行うことに
より、パトロール時間を短くできることは自明であるが
、ここで開示されているメモリパトロール制御方式にお
いては、該バンク群単位のメモリパトロールでエラーが
検出されたとき、その最も若いバンクアドレスを保持す
る手段を設け、一連のメモリパトロール動作を終了した
時点で、該保持されているバンクアドレスに基づいて、
当該バンク群に対する通常のパトロールを行うものであ
る為、該エラーの検出されたバンク群の中の、該エラー
の発生した語に対する訂正が遅れ、同じ語の他のビット
にエラーが発生して、訂正不可能なエラーとなる危険が
あると共に、該バンク群の最も若いバンクアドレスを保
持する為のハードウェアが余分に必要となるという問題
がある。

本発明は上記従来の欠点に鑑み、誤り訂正符号論理機構
＜ＥＣＣ回路）を具備した記憶制御回路（Ｍ八Ｃ）と，
これに接続される複数個のブロック（ＢＬＫＯ〜）から
なる記憶部とからなり、それぞれのブロック（ＢＬＫ−
０〜）は独立に読み出し出力部を備え、これらの各読み
出し出力部は、上記記憶制御回路（ＭＡＣ）内で論理和
がとられていて、該記憶制御回路（ＭＡＣ）内で生成さ
れるブロックアドレス（ＳＥＬ−０〜）によって１個の
ブロック（ＢＬＫ−０〜）が選択されるように構成され
ている記憶装置において、メモリ素子のソフトエラーに
よる間欠障害を検出，訂正する為のメモリパトロールを
行うのに、少ないハードウェア量と，短い時間で、大容
量の記憶装置に対するメモリパトロールを行い、該パト
ロールで検出されたエラーは、即訂正して、該当語の他
のビットにエラーが発生することを抑止するメモリパト
ロール制御方式を提供することを目的とするものである
。

〔課題を解決するための手段〕

上記の問題点は下記の如《に構成されたメモリパトロー
ル制御方式によって解決される。

誤り訂正符号論理機構（ＥＣＣ回路）を具備した記憶制
御回路（ＭＩ′ＩＣ）と，これに接続される複数個のブ
ロック（ＢＬＫ−０〜）からなる記憶部とからなり、そ
れぞれのブロック（ＢＬＫ−０〜）は独立に読み出し出
力部を備え、これらの各読み出し出力部は、上記記憶制
御回路（？ｔＡＣ）内で論理和がとられていて、該記憶
制御回路（Ｍ＾Ｃ）内で生成されるブロックアドレス（
ＳＥＬ−０〜）によって１個のブロック（ＢＬＫ−Ｑ〜
）が選択されるように構成されている記憶装置において
、 メモリパトロール時には、上記記憶制御回路（ｈＡＣ）
が複数個のブロック（ＢＬＫ−０〜）に対して、１つの
ブロック内アドレスで同時に読み出し動作を起動・し、
個々の上記読み出し出力部を有効にして、個々にパリテ
ィチェックを行う第１の手段を設けて、 該パリティチェックの結果、どのブロック（ＢＬＫ−０
〜）からも誤りが検出されなかった場合には、該記憶制
御回路（ＭＡＣ）　．内のブロック内アドレスを更新し
て再度、複数個のブロック（ＢＬκ−０〜）を同時に読
み出す動作を繰り返し、 該パリティチェックの結果、誤りが検出された場合には
、該記憶制御回路（？ＩＡＣ）内のブロック内アドレス
を更新することなく、該誤りのあったブロック（ＢＬＫ
−０〜）を１つ，又は、上記同時に読み出し動作をさせ
た複数個のブロック（ＢＬＫ−０〜）の内の１つを選択
して、上記読み出し動作を起動し、そのとき、選択され
た１個のブロック（ＢＬＫ−０〜）の出力部を上記誤り
訂正符号論理機構（ＥＣＣ回路）で誤りチェックを行い
、訂正可能な誤りを検出する第２の手段を備えてメモリ
パトロールを行うように構成する。

〔作用〕

即ち、本発明によれば、誤り訂正符号論理機構（ＥＣＣ
回路）を具備した記憶制御回路（ＭＡＣ）と，これに接
続される複数個のブロック（ＢＬＫ−０〜）からなる記
憶部とからなり、それぞれのブロック（肛κ一〇〜）は
独立に読み出し出力部を備え、これらの各読み出し出力
部は、上記記憶制御回路（ＭＡＣ）内で論理和がとられ
ていて、該記憶制御回路（ＭＡＣ）内で生成されるブロ
ックアドレス（ＳＥＬ−０〜）によって１個のブロック
（ＢＬＫ−０〜）が選択されるように構成されている記
憶装置に対してメモリパトロール制御を行うのに、該記
憶部が元々、物理的に独立した複数個のブロックから構
成されていて、各ブロックはそれぞれ、独立の出力部を
備えていることに着目し、１パトローノレアクセスで、
これらの複数個のブロックを同時に起動，動作させて読
み出しデータを個々にチェックすることで、該メモリパ
トロールの時間をブロック数分の１に短縮させるもので
ある。

このチェックの為に、ＥＣＣ回路をブロック分持たせる
ことは、コスト的にも、スペース的にも無理があるので
該ブロック毎のチェック機構を簡略化する必要がある。

前述のように、メモリパトロールでは、訂正可能な誤り
のチェック、例えば、１ビット誤りを対象としており、
公知のパリティチェックで代替えできることが可能であ
る。

元々、ＥＣＣ回路で作成されたＥＣＣビットの各ビット
は、データ部の定められた複数ビットの排他的論理和を
とって作られており、データ部十ＥＣＣビットの全ビッ
トの排他的論理和（１！ＯＲ）は、該ＥＣＣのコード系
によって、必ず偶数，若しくは、奇数になる．従って、
各ブロック毎に読み出したデータに対して、偶数，又は
、奇数になることのチェック、即ち、パリティチェック
を行なえば良いことになる。

該パリティチェックは奇数誤りしか検出できないが、偶
数誤り、例えば、２ビット誤りは、前述のように、訂正
不可能な誤りとして、メモリパトロールチェックでは、
元々無視しているので問題はない。

従って、訂正可能な誤り、即ち、１ビット誤りを含む奇
数誤り　（即ち、１．３，５，７，・−ビット誤り）が
検出できればよい。

そこで、複数個のブロックから同時に出力されてくる読
み出しデータを個々にパリティチェックし、エラーの有
無を検出し、該複数個のブロックのどこかでエラーがあ
った場合のみ、各ブロックを同時にアクセスすることを
止めて、その時のブロック内アドレスを用いて、従来方
式と同じように、通常のＥＣＣ動作が可能な１語の上記
ブロック内アドレスの読み出し動作を、このエラーのあ
ったブロックに対して行い、訂正可能なエラーであった
場合には、訂正されたデータによる再書き込みを行い、
訂正不可能なエラーであれば、従来通りに無視して、次
のブロック群に対するメモリパトロール動作に移るよう
にする。

従って、従来方式に比較して、約ブロック数分の１のパ
トロール時間で、記憶装置の全メモリエリアをアクセス
できるので、メモリパトロールによるオーバヘッドの増
加がなくなると共に、パトロールチェックの機能を低下
させることなく、各ブロックに対応したチェック回路が
少ないハードウェアで済み、且つ、該メモリパトロール
でエラーが検出された場合には、即、訂正されるので、
訂正不可能なエラーが発生する危険が少なくなるという
効果がある。

［実施例〕 以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例を説明する図であり、（ａ）
は各ブロック毎の読み出しデータをチェックするのにパ
リティチェック回路を用いた例を示し、（ｂ）は各ブロ
ック毎の読み出しデータをチェックするのに、従来のＥ
ＣＣ回路１１を用いた場合で、本発明には適用できない
例を示しており、記憶部２を構成している複数個のブロ
ック　（本例では、４個）　（ＢＬＫ−０〜３）２Ｊ　
に対して同時に読み出しを行い、各ブロック（ＢＬＫ−
０〜３）２１からの読み出しデータ（ＭＲＤ−０〜３）
に対して、同時に、パリティチェックを行い、エラーが
検出された場合には、ブロック内アドレスの更新を抑止
して、そのエラーの検出されたブロック内アドレスで、
複数個のブロック（ＢＬＫ−０〜３）２１を、通常のパ
トロール方弐で順次起動し、訂正可能なエラーの検出さ
れたブロックに対して訂正データ（誓Ｄ）による再書き
込みを行う手段が本発明を実施するのに必要な手段であ
る。尚、企図を通して同じ符号は同じ対象物を示してい
る。

以下、第１図によって、本発明によるメモリパトロール
制御方式を説明する。

上記のように、本発明においては、各ブロック（ＢＬＫ
−０　〜３）　２１　（７）読み出しテｌ　（ＭＲＤ−
０〜３）　ニ対して、パリティチェック回路（ＰＣ）　
１．２が設けられており、これらのチェック結果は、例
えば、論理和がとられて、図示されていないＭＣＬＩへ
報告されるようになっている。

本発明によるメモリパトロール時には、図示されている
４個のブロック（ＢＬＫ−０〜３）２１が同じメモリア
ドレス（ブロック内アドレス）で読み出し動作を行うよ
うに機能する。

このとき、ＥＣＣ回路１１は動作しないし、読み出しデ
ータ（ＭＲＤ−０〜３）はＭＣＵに報告されない。

上記のメモリパトロール動作で、４つのパリティチェッ
ク回路（ＰＣ）　１２が、該読み出しデータのバリティ
チェツクを行い、エラーが検出された場合には、リード
データバリティエラー（ＲＤ−ＰＥ）としてＭＣＵに報
告される。

ＭＣＵはこの報告を受けた時、メモリパトロールアクセ
スをしたアドレス上の４つのブロック（ＢＬＫ−０〜３
）２１について、１個宛、従来方式（第２図参照）のメ
モリパトロール動作と同じように、ＥＣＣ回路１１を有
効にした読み出し動作を行い、訂正可能なエラーの有無
を調べ、訂正可能（例えば、１ビット誤り）であったな
らば、訂正データ（ＷＤ）に基づいて再書き込みを行う
ように機能させる。

ここで、上記４つのブロックからの読み出しデタ（ＭＲ
Ｄ−０〜３）に対するパリティチェック結果を論理和し
ないで、１本宛、合計４本をＭＣＵに送出すると、ＭＣ
Ｕはエラーしたブロック（ＢＬκ−０〜３）２１を直接
認識できるので、そのブロック（ＢＬＫ−０〜３）２１
に対してのみ、上記従来方式による再パトロールアクセ
スができるようになる。

零図（ａ）に示したパリティチェック回路（ＰＣ）　１
２は、例えば、データ部が６４ビットＥＣＣチェックピ
ットが８ピントとすると、合計７２ビット入力の排他的
論理和（以下、ＥＯＲという）トリが必要になる。

ＢＣＣ回路１１中にあるシンドローム作成器も、ＥＯＲ
　　｝リーのかたまりであり、そのＥＯＲ　　Ｉ−り−
の規模は、約以下のようになる。

一般的に、ＦＣＣチェックピットを１ビット作成するの
に、データ部をサンプリングするポイント数は３０前後
である。従って、３０　Ｘ　８＝２４０人力相当のＥＯ
Ｒ　　｝り−が必要となる。又、このシンドローム作成
器はアクセスタイムを決定する部分である為、できるだ
け高速で動作させるようにしている。この為に、該ＩＥ
ＯＲ　　Ｉ−リーは、一般的なＥＯＲゲト　（直列回路
）を使うのではな《、一般のゲートであるノア（ＮＯＲ
）ゲートや，ドットオアを使用して、正負両極性出力の
あるＥＯＲ論理を組み、論理段数を減らして、高速動作
が可能になるようにしているので、ゲート量は、上記Ｅ
ＯＲゲートのみを使用した時に比べて２倍程になる。

従って、このＦＣＣ回路１１とパリティチェック回路（
ＰＣ）　１２とのゲート数を比較すると、２４０人力×
２倍：７２人力 で、約７倍弱の差が生じる。従って、各ブロック（ＢＬ
Ｋ−０〜３）２１の読み出し出力データ（ＭＲＤ−０〜
３）を、零図（ｂ）に示したように、上記ＥＣＣ回路１
１でデータチェックを行おうとすると、大規模な回路を
必要とする。

そこで、本発明においては、（ａ）図に示したように、
パリティチェック回路（ＰＣ）　１２で、各ブロック（
ＢＬＫ−０〜３）１２の読み出しデータ（ＭＲＤ−０〜
３）に対するチェックを行うようにして、少ないハドウ
ヱア量で済むようにしている。

このパリティチェック回路（ＰＣ）　１２はメモリパト
ロールアクセスの為にだけ使用されるので、記憶装置の
性能には関係なく、従って、高速動作を行う必要がない
。要は使用するゲート数が最少になるようにＥＯＲ　　
｝リーを組めばよく、又、本例に示した７２　ＥＯＲ　
｝リーを構成する場合は、シンドロームビットを作成す
る時とは異なり、無理に１つの高集積回路（ＬＳＩ）中
に収納する必要もなく、例えば、複数個の高集積回路（
ＬＳＩ）チップ間に股がって構成されてもよい。

このように、本発明は、誤り訂正符号論理機構（ＥＣＣ
回路）を具備した記憶制御回路（ＭＡＣ）と，これに接
続される複数個のブロック（ＢＬＫ−０〜）からなる記
憶部とからなり、それぞれのブロック（ＢＬＫＯ〜）は
独立に読み出し出力部を備え、これらの各読み出し出力
部は、上記記憶制御回路（ＭＡＣ）内で論理和がとられ
ていて、該記憶制御回路（ＭＡＣ）内で生成されるブロ
ックアドレス（ＳＥＩ，−０〜）によって１個のブロッ
ク（ＢＬＫ−０〜）が選択されるように構成されている
記憶装置において、メモリパトロールを行うのに、該複
数個のブロック（ＢＬＫ−０〜）を１つのブロック内ア
ドレスで同時に読み出して、個々にパリティチェックを
行い、このパリティチェックでエラーが検出されなかっ
た場合には、該ブロック内アドレスを更新して次の複数
個のブロック（ＢＬＫ−０〜）に対して同じ動作を繰り
返し、若し、エラーが検出された場合には、該ブロック
内アドレスの更新を抑止して、該エラーのあったブロッ
クのみ、或いは、同時読み出しをした複数個のブロック
の１つに対して、ＥＣＣ回路による通常のパトロールア
クセスを行うようにした所に特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のメモリパトロー
ル制御方式は、誤り訂正符号論理機構（ＥＣＣ回路）を
具備した記憶制御回路（ＭＡＣ）と，これに接続される
複数個のブロック（ＢＬＫ−０〜）からなる記憶部とか
らなり、それぞれのブロック（ＢＬＫ−０〜）は独立に
読み出し出力部を備え、これらの各読み出し出力部は、
上記記憶制御回路（ＭＡＣ）内で論理和がとられていて
、該記憶制御回路（ＭＡＣ）内で生成されるブロックア
ドレス（ＳＥＬ−０〜）によって１個のブロック（ＢＬ
Ｋ−０〜）が選択されるように構成されている記憶装置
において、メモリパトロール時には、上記記憶制御回路
（ＭＡＣ）が複数個のブロック（ＢＬＫ−０〜）に対し
て、１つのブロック内アドレスで同時に読み出し動作を
起動し、個々の上記読み出し出力部を有効にして、個々
にパリティチェックを行う第１の手段を設けて、該パリ
ティチェックの結果、どのブロック（ＢＬＫ−０〜）か
らも誤りが検出されなかった場合には，、該記憶制御回
路（ＭＡＣ）内のブロック内アドレスを更新して再度、
複数個のブロック（ＢＬＫ−０〜）を同時に読み出す動
作を繰り返し、該パリティチェックの結果、誤りが検出
された場合には、該記憶制御回路（ＭＡＣ）内のブロッ
ク内アドレスを更新することなく、該誤りのあったブロ
ック（ＢＬＫ−０〜）を１つ，又は、上記同時に読み出
し動作をさせた複数個のブロック（ＢＬＫ−０〜）の内
の１つを選択して、上記読み出し動作を起動し、そのと
き、選択された１個のブロック（ＢＬＫ−０〜）の出力
部を上記誤り訂正符号論理機構（ＢＣＣ回路）で誤りチ
ェックを行い、訂正可能な誤りを検出する第２の手段を
備えてメモリパトロールを行うようにしたものであるの
で、従来方式に比較して、約ブロック数分の１のパトロ
ール時間で全メモリエリアをアクセスでき、メモリパト
ロールによるオーバヘッドの増加がなくなると共に、パ
トロールチェックの機能を低下させることなく、各ブロ
ックに対応したチェック回路が少ないハードウェアで済
み、且つ、該メモリパトロールでエラーが検出された場
合には、即、訂正されるので、訂正不可能なエラーが発
生する危険が少なくなるという効果がある。

図面において、 １は記憶制御回路（Ｍ＾ＣＬ １１は誤り訂正符号論理機構（ＥＣＣ回路），１２はパ
リティチェック回路（ＰＣ），２は記憶部，　　　　　
　２１はブロック（ＢＬＫ−０〜３），ＭＣＵはメモリ
制御ユニット ＭＲＤ−０〜３は読み出しデータ， ＳＥＩ、一〇〜３はブロック選択信号、又は、ブロック
アドレス， ＲＤ−ＰＲはリードデータバリティエラーをそれぞれ示
す。

【図面の簡単な説明】

第１図は本発明の一実施例を説明する図，第２図は従来
のメモリパトロール制御方式を説明する図， である。

Claims (1)

1. 【特許請求の範囲】 　誤り訂正符号論理機構（１１）を具備した記憶制御回
   路（ＭＡＣ）（１）と、これに接続される複数個のブロ
   ック（ＢＬＫ−０〜）（２１）からなる記憶部（２）と
   からなり、それぞれのブロック（ＢＬＫ−０〜）（２１
   ）は独立に読み出し出力部を備え、これらの各読み出し
   出力部は、上記記憶制御回路（ＭＡＣ）（１）内で論理
   和がとられていて、該記憶制御回路（ＭＡＣ）（１）内
   で生成されるブロックアドレス（ＳＥＬ−０〜）によっ
   て１個のブロック（ＢＬＫ−０〜）（２１）が選択され
   るように構成されている記憶装置において、 メモリパトロール時には、上記記憶制御回路（ＭＡＣ）
   （１）が複数個のブロック（ＢＬＫ−０〜）（２１）に
   対して、１つのブロック内アドレスで同時に読み出し動
   作を起動し、個々の上記読み出し出力部を有効にして、
   個々にパリティチェックを行う第１の手段（１２）を設
   けて、 該パリティチェックの結果、どのブロック（ＢＬＫ−０
   〜）（２１）からも誤りが検出されなかった場合には、
   該記憶制御回路（ＨＡＣ）（１）内のブロック内アドレ
   スを更新して再度、複数個のブロック（ＢＬＫ−０〜）
   （２１）を同時に読み出す動作を繰り返し、該パリティ
   チェックの結果、誤りが検出された場合には、該記憶制
   御回路（ＭＡＣ）（１）内のブロック内アドレスを更新
   することなく、該誤りのあったブロック（ＢＬＫ−０〜
   ）（２１）を１つ、又は、上記同時に読み出し動作をさ
   せた複数個のブロック（ＢＬＫ−０〜）（２１）の内の
   １つを選択して、上記読み出し動作を起動し、そのとき
   、選択された１個のブロック（ＢＬＫ−０〜）（２１）
   の出力部を上記誤り訂正符号論理機構（１１）で誤りチ
   ェックを行い、訂正可能な誤りを検出する第２の手段を
   備えてメモリパトロールを行うことを特徴とするメモリ
   パトロール制御方式。