JP2003323313A - コンピュータ及びその処理方法 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリにおけるプログラムの更新
を容易且つ確実に行うようにする。 【解決手段】 ＲＯＭ４の領域４ａ、４ｂを分割し、分
割した領域４ａ、４ｂごとにフラッシュＲＯＭ３又はＲ
ＯＭ４の何れを読み出すかを設定する領域設定レジスタ
７１を設けることにより、上記分割した領域４ａ、４ｂ
ごとにブートプログラムＢＰの書き込みが正常に完了し
たか否かを判定するようにして、ＣＰＵ２のアクセス空
間が狭い場合であっても、フラッシュＲＯＭ３に対して
ブートプログラムＢＰを容易且つ確実に書き込むことが
できるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータ及び
その処理方法に関し、特に、プログラムの更新を行うた
めに用いて好適なものである。

【０００２】

【従来の技術】一般に、コンピュータに搭載される中央
処理装置（Central Processing Unit；以下、ＣＰＵと
称する）は、電源が投入されると、リセットベクタにお
ける命令から処理を開始する。このため、上記リセット
ベクタから命令が始まるブートプログラムは、電源が遮
断されても記憶内容を保持することができるＲＯＭ（Re
ad only Memory）に記憶されることが多い。

【０００３】しかしながら、上記ＲＯＭに記憶したブー
トプログラムを更新する場合には、上記ＲＯＭを基板か
ら外さなければならず、ブートプログラムの更新に際し
非常に多くの手間を要していた。

【０００４】このような不都合を解消するために、上記
ＲＯＭの代わりにフラッシュＲＯＭを使用する技術が多
く用いられている。上記フラッシュＲＯＭは、プログラ
ムを電気的に再書き込みすることが可能である。したが
って、上記フラッシュＲＯＭを基板から外さなくてもプ
ログラムを更新することができ好ましい。

【０００５】

【発明が解決しようとする課題】しかしながら、上記リ
セットベクタから始まるブートプログラムを記憶するた
めにフラッシュＲＯＭを使用したシステムでは、上記フ
ラッシュＲＯＭにプログラムが書き込まれていないとＣ
ＰＵが動作を行えなくなってしまう。このため、基板に
取り付ける前に予めプログラムをフラッシュＲＯＭに書
き込まなければならず、手間を要してしまうという問題
点があった。

【０００６】また、一般にフラッシュＲＯＭには基本入
出力システム（Basic Input OutputSystem；以下、BIOS
と称する）が存在しているため、上記フラッシュＲＯＭ
に記憶したブートプログラムを更新するときに上記BIOS
も書き換えてしまう虞があり、その場合、ＣＰＵが暴走
してしまうという問題点があった。

【０００７】このような問題点に対し、内蔵ＲＯＭに記
憶されているダウンロード用プログラムを起動させてフ
ラッシュＲＯＭにブートプログラムをダウンロードする
技術がある。図７に示すように、フラッシュＲＯＭ２０
０は、内蔵ＲＯＭ１００とアドレス空間を共有している
メモリ領域２００ａと、内蔵ＲＯＭ１００とアドレス空
間を共有していないメモリ領域２００ｂとを有してい
る。このため、上記従来の技術では、上記内蔵ＲＯＭ１
００とアドレス空間を共有しているメモリ領域２００ａ
を、内蔵ＲＯＭ１００及びフラッシュＲＯＭ２００の何
れもが属していないアドレス空間に割り当ててフラッシ
ュＲＯＭ２００にブートプログラムを書き込むようにし
ていた。

【０００８】しかしながら、上述したようにフラッシュ
ＲＯＭ２００のメモリ領域２００ａを別のアドレス空間
に割り当ててブートプログラムの書き込みを行うと、ブ
ートプログラムを更新するために必要なアドレス空間が
大きくなってしまうという問題点があった。

【０００９】このように、ブートプログラムを更新する
ために必要なアドレス空間が大きくなってしまうと、Ｃ
ＰＵが管理することのできるアドレス空間よりもブート
プログラムを更新するために必要なアドレス空間が大き
くなる虞があり、ＣＰＵがフラッシュＲＯＭ２００のメ
モリ領域２００ａの全部又は一部にアクセスすることが
できなくなってしまうなどの事態を招来してしまう虞が
あった。

【００１０】本発明は、上述の問題点に鑑み、フラッシ
ュメモリ（フラッシュＲＯＭ）におけるブートプログラ
ムの更新を容易且つ確実に行うようにすることを第１の
目的とする。

【００１１】また、フラッシュメモリ（フラッシュＲＯ
Ｍ）におけるブートプログラムの更新のために必要なア
ドレス空間を小さくすることができるようにすることを
第２の目的とする。

【００１２】

【課題を解決するための手段】本発明は、上記の課題を
解決するため、以下の態様を備える。本発明の第１の態
様は、ブートプログラムを外部から入力するプログラム
入力手段と、書き込み用プログラムを記憶する読み出し
専用メモリと、上記読み出し専用メモリに対して一部又
は全部のアドレス空間を共有するフラッシュメモリと、
上記読み出し専用メモリから書き込み用プログラムを読
み出して実行することにより、上記読み出し専用メモリ
に対してアドレス空間を共有しているフラッシュメモリ
に、上記入力したブートプログラムを書き込むブートプ
ログラム書き込み手段とを有することを特徴としてい
る。

【００１３】また、本発明の第２の態様は、ブートプロ
グラムを外部から入力するプログラム入力処理と、上記
プログラム入力処理により入力したブートプログラムを
書き込むための書き込み用プログラムを記憶している読
み出し専用メモリから書き込み用プログラムを読み出し
て実行し、上記読み出し専用メモリとアドレス空間を共
有しているフラッシュメモリに、上記入力したブートプ
ログラムを書き込むブートプログラム書き込み処理とを
行うことを特徴としている。

【００１４】かかる第１及び第２の態様では、読み出し
専用メモリに記憶されている書き込み用プログラムを実
行すると、上記読み出し専用メモリとアドレス空間を共
有しているフラッシュメモリにブートプログラムが書き
込まれるようにする。

【００１５】また、第１の態様の他の特徴とするところ
は、上記プログラム入力手段で入力したブートプログラ
ムを蓄積するバッファ用メモリと、上記読み出し専用メ
モリと上記フラッシュメモリが共有しているアドレス空
間を分割し、上記分割したアドレス空間それぞれに対し
て、フラッシュメモリ又は読み出し専用メモリのうち何
れが読み出し可能であるかを設定するメモリ設定手段
と、上記メモリ設定手段によりフラッシュメモリが読み
出し可能であると設定されたアドレス空間にアクセスし
て上記フラッシュメモリからブートプログラムを読み出
すとともに、上記バッファ用メモリに蓄積されたブート
プログラムを読み出して、上記読み出した各ブートプロ
グラムの一致又は不一致を判定する判定手段とをさらに
有する点にある。

【００１６】かかる構成では、読み出し専用メモリとフ
ラッシュメモリとが共有しているアドレス空間を分割し
て得られる複数のアドレス空間それぞれに対して、フラ
ッシュメモリを読み出し可能にするか、読み出し専用メ
モリを読み出し可能にするかを設定して、上記読み出し
専用メモリとフラッシュメモリとが共有しているアドレ
ス空間について、フラッシュメモリと読み出し専用メモ
リのそれぞれの記憶内容を読み出すようにする。

【００１７】また、本発明の第１の態様のその他の特徴
とするところは、上記メモリ設定手段は、上記分割する
個々のアドレス空間を異ならせて、上記読み出し専用メ
モリと上記フラッシュメモリが共有しているアドレス空
間を分割する点にある。

【００１８】かかる構成では、分割する個々のアドレス
空間が可変になるようにする。

【００１９】また、第１の態様のその他の特徴とすると
ころは、上記プログラム入力手段で入力したブートプロ
グラムを蓄積するバッファ用メモリと、上記読み出し専
用メモリと上記フラッシュメモリが共有しているアドレ
ス空間を分割し、上記分割したアドレス空間に対してプ
ログラムとして読み出すか又はデータとして読み出すか
を指定してアクセスし、データとして読み出すことを指
定してアクセスしたときに、上記読み出し専用メモリ及
び上記フラッシュメモリのうちフラッシュメモリを選択
して上記フラッシュメモリからブートプログラムを読み
だすとともに、上記バッファ用メモリに蓄積されたブー
トプログラムを読み出して、上記読み出した各ブートプ
ログラムの一致又は不一致を判定する判定手段とをさら
に有する点にある。

【００２０】かかる構成では、プログラムとして読み出
すか又はデータとして読み出すかを指定して、読み出し
専用メモリとフラッシュメモリとが共有するアドレス空
間にアクセスし、データとして読み出すと指定したとき
にフラッシュメモリからブートプログラムを読み出して
バッファ用メモリのブートプログラムとの比較を行う。

【００２１】

【発明の実施の形態】（第１の実施の形態）次に、添付
の図面を参照しながら、本発明の第１の実施の形態であ
るコンピュータ及びその処理方法について説明する。

【００２２】図１は、本発明の第１の実施の形態を示
し、コンピュータの概略構成の一例を示したブロック図
である。図１において、コンピュータ１は、コンピュー
タ１を統括制御するＣＰＵ２と、フラッシュＲＯＭ（フ
ラッシュメモリ）３と、読み出し専用メモリとして配設
されるＲＯＭ４と、プログラム入力部５と、バッファ用
メモリとして配設されるＲＡＭ６と、アドレスデコーダ
７と、セレクタ８と、内部バス１０とを有している。

【００２３】そして、ＣＰＵ２、フラッシュＲＯＭ３、
ＲＯＭ４、プログラム入力部５、ＲＡＭ６、アドレスデ
コーダ７、及びセレクタ８は、内部バス１０を介して電
気的に相互に接続されている。また、コンピュータ１の
外部に配設される表示器９は、内部バス１０を介してコ
ンピュータ１に接続される。

【００２４】また、本実施の形態のコンピュータ１で
は、外部に配設されているスイッチ１１の操作に従って
生成される外部設定信号Ｓ１に基づいて、通常運用モー
ド及びダウンロードモードのうちの何れかのモードが選
択される。

【００２５】ここで、通常運用モードとは、フラッシュ
ＲＯＭ３に記憶されているブートプログラムＢＰを実行
して処理を行うモードである。また、ダウンロードモー
ドとは、外部からＬＡＮ１２などの通信媒体を介してプ
ログラム入力部５に入力したブートプログラムの更新用
データＢＰをフラッシュＲＯＭ３に書き込むなどの処理
を行うモードである。なお、以下では上記ブートプログ
ラムの更新用データＢＰを、ブートプログラムＢＰと称
する。

【００２６】フラッシュＲＯＭ３は、上述したように通
常運用モードにおいて実行されるブートプログラムＢＰ
を記憶する機能を有する。ＲＯＭ４は、上記ダウンロー
ドモードにおいて実行されるプログラムを記憶する機能
を有する。具体的に説明すると、ＲＯＭ４は、外部から
プログラム入力部５に入力されてその後にＲＡＭ６に蓄
積されるブートプログラムＢＰを、フラッシュＲＯＭ３
に書き込むときに実行される書き込み用プログラムＤＰ
と、フラッシュＲＯＭ３にブートプログラムＢＰが正常
に書き込まれたか否かを判定するときに実行される判定
用プログラムＣＰ１、ＣＰ２とを記憶する機能を有す
る。なお、判定用プログラムＣＰ１、ＣＰ２は、同様の
内容のものであり、ＲＯＭ４の記憶領域４ａ、４ｂそれ
ぞれに記憶される（図２を参照）。

【００２７】図２は、本実施の形態におけるフラッシュ
ＲＯＭ３とＲＯＭ４の記憶領域の概念図である。図２に
示すように、フラッシュＲＯＭ３とＲＯＭ４は、０番地
からＦＦＦＦＦ番地までアドレス空間を共有している。
そして、本実施の形態では、このフラッシュＲＯＭ３と
ＲＯＭ４とが共有しているアドレス空間を、０番地から
ＦＦＦＦ番地までのアドレス空間と、ＦＦＦＦ番地から
ＦＦＦＦＦ番地までのアドレス空間の２つに分割してい
る。

【００２８】このように、本実施の形態のコンピュータ
１では、フラッシュＲＯＭ３の記憶領域３ａとＲＯＭ４
の記憶領域４ａとが、０番地からＦＦＦＦ番地までアド
レス空間を共有し、フラッシュＲＯＭ３の記憶領域３ｂ
とＲＯＭ４の記憶領域４ｂとが、ＦＦＦＦ番地からＦＦ
ＦＦＦ番地までアドレス空間を共有している。また、フ
ラッシュＲＯＭ３は、ＲＯＭ４の記憶領域４ａ、４ｂと
アドレス空間を共有しない記憶領域３ｃを、ＦＦＦＦＦ
番地から始まるアドレス空間に有している。

【００２９】そして、上記フラッシュＲＯＭ３とＲＯＭ
４とが共有しているアドレス空間にはＣＰＵ２のリセッ
トベクタが１つ存在している。このリセットベクタは、
ＣＰＵ２にリセット信号が入力した時やコンピュータ１
の立ち上げ時などにＣＰＵ２が最初にアクセスするアド
レスである。

【００３０】次に、図１を参照しながら、フラッシュＲ
ＯＭ３又はＲＯＭ４に記憶されているプログラムやデー
タの読み出しを行う際にコンピュータ１で行われる処理
について説明する。まず、ＣＰＵ２は、アドレス信号Ａ
ＳをフラッシュＲＯＭ３、ＲＯＭ４、ＲＡＭ６、及びア
ドレスデコーダ７に出力する。

【００３１】アドレスデコーダ７は、ＣＰＵ２から入力
したアドレス信号ＡＳに基づいてフラッシュＲＯＭ３及
びＲＯＭ４を選択するチップセレクト信号ＣＳ１を生成
して、フラッシュＲＯＭ３及びＲＯＭ４に出力する。そ
して、フラッシュＲＯＭ３及びＲＯＭ４は、上記チップ
セレクト信号ＣＳ１に基づいて上記アドレス信号ＡＳで
示されるアドレス空間に記憶されているプログラムやデ
ータをセレクタ８に出力する。

【００３２】また、アドレスデコーダ７は、領域設定レ
ジスタ７１に設定されている内容に基づいて、フラッシ
ュＲＯＭ３又はＲＯＭ４の何れかを選択するセレクト信
号ＳＳを生成してセレクタ８に出力する。

【００３３】ここで、上記領域設定レジスタ７１の構成
について説明する。図３は、領域設定レジスタ７１の概
念図である。領域設定レジスタ７１はビット７１ａ、７
１ｂを有している。

【００３４】ビット７１ａは、図２に示したフラッシュ
ＲＯＭ３とＲＯＭ４が共有するアドレス空間のうちの０
番地からＦＦＦＦ番地までのアドレス空間について、Ｒ
ＯＭ４の記憶領域４ａに記憶されている内容を読み出し
可能にするのか、又はフラッシュＲＯＭ３の記憶領域３
ａに記憶されている内容を読み出し可能にするのかを設
定するためのものである。本実施の形態では、ビット７
１ａに１が設定されているときに０番地からＦＦＦＦ番
地までのアドレス空間にアクセスすると、フラッシュＲ
ＯＭ３の記憶領域３ａを読み出すことが可能になり、０
が設定されているときにアドレス０番地からＦＦＦＦ番
地までのアドレス空間にアクセスすると、ＲＯＭ４の記
憶領域４ａを読み出すことが可能になるようにしてい
る。

【００３５】ビット７１ｂは、図２に示したフラッシュ
ＲＯＭ３とＲＯＭ４が共有するアドレス空間のうち、Ｆ
ＦＦＦ番地からＦＦＦＦＦ番地までのアドレス空間につ
いて、ＲＯＭ４の記憶領域４ｂに記憶されている内容を
読み出し可能にするのか、又はフラッシュＲＯＭ３の記
憶領域３ｂに記憶されている内容を読み出し可能にする
のかを設定するためのものである。本実施の形態では、
ビット７１ｂに１が設定されているときにＦＦＦＦ番地
からＦＦＦＦＦ番地までのアドレス空間にアクセスする
と、フラッシュＲＯＭ３の記憶領域３ｂを読み出すこと
が可能になり、０が設定されているときにアドレスＦＦ
ＦＦ番地からＦＦＦＦＦ番地までのアドレス空間にアク
セスすると、ＲＯＭ４の記憶領域４ｂを読み出すことが
可能になるようにしている。

【００３６】このように、アドレスデコーダ７は、領域
設定レジスタ７１のビット７１ａ、７１ｂに１が設定さ
れているときはフラッシュＲＯＭ３を選択するセレクト
信号ＳＳを生成し、０が設定されているときはＲＯＭ４
を選択するセレクト信号ＳＳを生成してセレクタ８に出
力する。なお、ビット７１ａ、７１ｂには、ＣＰＵ２か
ら出力される領域設定データＤ３に基づいた値が書き込
まれる。

【００３７】図１に戻り、セレクタ８は、上述したよう
にしてアドレスデコーダ７から出力されるセレクト信号
ＳＳに基づいて、フラッシュＲＯＭ３及びＲＯＭ４のう
ち何れか一方に記憶されているプログラムやデータをＣ
ＰＵ２に出力する。こうして、ＣＰＵ２は、フラッシュ
ＲＯＭ３又はＲＯＭ４に記憶されているプログラムやデ
ータを読み出す。

【００３８】プログラム入力部５は、例えばシリアルポ
ートやパラレルポートであり、ＬＡＮ１２などの通信媒
体に電気的に接続され、フラッシュＲＯＭ３に記憶され
るブートプログラムＢＰをＬＡＮ１２から入力する機能
を有する。また、プログラム入力部５はステータスレジ
スタ５ａを有しており、ＣＰＵ２は、上記ステータスレ
ジスタ５ａのステータスビットを参照することにより、
プログラム入力部５がブートプログラムＢＰを入力した
ことを認識する。

【００３９】以下に、プログラム入力部５に入力したブ
ートプログラムＢＰをＲＡＭ６に蓄積し、上記蓄積した
ブートプログラムＢＰをフラッシュＲＯＭ３に書き込む
ときにコンピュータ１で行われる処理について具体的に
説明する。まず、上記外部設定信号Ｓ１によってダウン
ロードモードであることが選択されると、アドレスデコ
ーダ７は、レディ信号ＲＳをＣＰＵ２に出力しダウンロ
ードモードで処理を行うことをＣＰＵ２に伝える。

【００４０】レディ信号を入力したＣＰＵ２は、ダウン
ロードモードで処理を行うことを認識し、書き込み用プ
ログラムＤＰが記憶されているアドレス空間を示すアド
レス信号ＡＳをフラッシュＲＯＭ３、ＲＯＭ４、ＲＡＭ
６、及びアドレスデコーダ７に出力する。また、ＣＰＵ
２は、ＲＯＭ４の書き込み用プログラムＤＰが記憶され
ている記憶領域を指定する領域設定データＤ３を生成し
てアドレスデコーダ７に出力する。

【００４１】アドレスデコーダ７は、アドレス信号ＡＳ
に基づいてチップセレクト信号ＣＳ１を生成してフラッ
シュＲＯＭ３及びＲＯＭ４に出力する。ＲＯＭ４は、上
記チップセレクト信号ＣＳ１に基づいて上記アドレス信
号ＡＳで示されるアドレス空間に記憶されている書き込
み用プログラムＤＰをセレクタ８に出力する。

【００４２】また、アドレスデコーダ７は、上記領域設
定データＤ３の内容に基づいて、領域設定レジスタ７１
のビット７１ａ及びビット７１ｂに０を設定する。アド
レスデコーダ７は、この設定に基づいてＲＯＭ４を選択
するセレクト信号ＳＳを生成してセレクタ８に出力す
る。

【００４３】さらに、アドレスデコーダ７は、セレクト
信号ＳＳを出力してから所定時間が経過した後に、上記
レディ信号ＲＳをＣＰＵ２に出力し、書き込み用プログ
ラムＤＰが出力されることをＣＰＵ２に伝える。

【００４４】セレクタ８は、上記ＲＯＭ４を選択するセ
レクト信号ＳＳに基づいてＲＯＭ４を選択して、ＲＯＭ
４に記憶されている書き込み用プログラムＤＰをＣＰＵ
２に出力する。これにより、ＣＰＵ２は書き込み用プロ
グラムＤＰの実行を開始する。

【００４５】書き込み用プログラムＤＰの実行を開始し
たＣＰＵ２は、プログラム入力部５のステータスビット
５ａを参照してプログラム入力部５にブートプログラム
ＢＰが入力したことを認識すると、ＤＲＡＭやＳＲＡＭ
などにより構成されるＲＡＭ６にブートプログラムＢＰ
を展開する。これにより、ＲＡＭ６にブートプログラム
ＢＰが蓄積される。

【００４６】ＲＡＭ６に更新用データが蓄積された後、
ＣＰＵ２は、フラッシュＲＯＭ３、ＲＯＭ４、ＲＡＭ
６、及びアドレスデコーダ７にＲＡＭ６を指定するアド
レス信号ＡＳを出力する。アドレスデコーダ７は上記ア
ドレス信号ＡＳに基づいてＲＡＭ６を指定するチップセ
レクト信号ＣＳ２を生成し、ＲＡＭ６に出力する。ＲＡ
Ｍ６は、上記チップセレクト信号ＣＳ２に基づいて上記
アドレス信号ＡＳで示されるアドレス空間に記憶されて
いるブートプログラムＢＰをＣＰＵ２に出力する。こう
して、ＣＰＵ２はＲＡＭ６に蓄積されたブートプログラ
ムＢＰを読み出す。

【００４７】そして、ＣＰＵ２は、フラッシュＲＯＭ３
の記憶領域３ａ〜３ｃに対応するアドレス空間を示すア
ドレス信号ＡＳをフラッシュＲＯＭ３、ＲＯＭ４、ＲＡ
Ｍ６、及びアドレスデコーダ７に出力する。

【００４８】アドレス信号ＡＳを入力したアドレスデコ
ーダ７は、チップセレクト信号ＣＳ１を生成してフラッ
シュＲＯＭ３及びＲＯＭ４に出力し、出力後、所定時間
が経過してからレディ信号ＲＳを出力する。レディ信号
ＡＳを入力したＣＰＵ２は、ＲＡＭ６から読み出したブ
ートプログラムＢＰをフラッシュＲＯＭ３の記憶領域３
ａ〜３ｃに書き込む。このように、ブートプログラムＢ
Ｐは全てフラッシュＲＯＭの記憶領域３ａ〜３ｃに書き
込まれる。

【００４９】なお、本実施の形態では、ＣＰＵ２を用い
てブートプログラムＢＰをフラッシュＲＯＭ３に書き込
むようにしたが、DMAC（Direct Memory Access Control
ler）などを用いてブートプログラムＢＰをＲＡＭ６に
蓄積し、フラッシュＲＯＭ３に書き込むようにしてもよ
い。

【００５０】次に、図１を参照しながら、フラッシュＲ
ＯＭ３に書き込まれたブートプログラムＢＰを実行する
通常運用モードにおける処理について具体的に説明す
る。まず、アドレスデコーダ７は、上記外部設定信号Ｓ
１によって通常運用モードであることが選択されている
と、レディ信号ＲＳをＣＰＵ２に出力し通常運用モード
で処理を行うことをＣＰＵ２に伝える。

【００５１】レディ信号を入力したＣＰＵ２は、通常運
用モードで処理を行うことを認識する。そして、ＣＰＵ
２は、フラッシュＲＯＭ３のブートプログラムＢＰが記
憶されている記憶領域に対応するアドレス空間を示すア
ドレス信号ＡＳを、フラッシュＲＯＭ３、ＲＯＭ４、Ｒ
ＡＭ６、及びアドレスデコーダ７に出力する。

【００５２】また、ＣＰＵ２は、フラッシュＲＯＭ３の
ブートプログラムＢＰが記憶されている記憶領域を指定
する領域設定データＤ３を生成してアドレスデコーダ７
に出力する。

【００５３】アドレスデコーダ７は、上記領域設定デー
タＤ３の内容に基づいて、領域設定レジスタ７１のビッ
ト７１ａ及びビット７１ｂに１を設定する。そして、ア
ドレスデコーダ７は、アドレス信号ＡＳに基づいてチッ
プセレクト信号ＣＳ１を生成してフラッシュＲＯＭ３及
びＲＯＭ４に出力する。チップセレクト信号ＣＳ１を入
力したフラッシュＲＯＭ３は、上記アドレス信号ＡＳで
示されるアドレス空間に記憶されているブートプログラ
ムＢＰをセレクタ８に出力する。

【００５４】また、アドレスデコーダ７は、ＣＰＵ２か
ら入力したアドレス信号ＡＳに基づいて、フラッシュＲ
ＯＭ３を選択するセレクト信号ＳＳを生成してセレクタ
８に出力する。さらに、アドレスデコーダ７は、セレク
ト信号ＳＳを出力してから所定時間が経過した後に、上
記レディ信号ＲＳをＣＰＵ２に出力し、フラッシュＲＯ
Ｍ３に記憶されているブートプログラムＢＰが出力され
ることをＣＰＵ２に伝える。

【００５５】セレクタ８は、上記フラッシュＲＯＭ３を
選択するセレクト信号ＳＳに基づいてフラッシュＲＯＭ
３を選択して、フラッシュＲＯＭ３に記憶されているブ
ートプログラムＢＰをＣＰＵ２に出力する。これによ
り、ＣＰＵ２はブートプログラムＢＰの実行を開始す
る。

【００５６】次に、図１のブロック図及び図４のフロー
チャートを参照しながら、ダウンロードモードにおける
本実施の形態のコンピュータ１の動作について説明す
る。なお、外部から入力したブートプログラムＢＰをフ
ラッシュＲＯＭ３に書き込む処理は上述した通りである
ので、ここでは、フラッシュＲＯＭ３にブートプログラ
ムＢＰを書き込んだ後の処理を中心に説明する。

【００５７】まず、最初のステップＳ１において、オペ
レータはスイッチ１１を操作してダウンロードモードに
設定する。そして、アドレスデコーダ７はこのスイッチ
１１の操作に従って生成される外部設定信号Ｓ１に基づ
いて、ダウンロードモードが選択されたことをＣＰＵ２
に通知する。

【００５８】次に、ステップＳ２において、ＣＰＵ２
は、上述したようにしてＲＯＭ４に記憶されている書き
込み用プログラムＤＰを読み出して実行を開始する。な
お、上述したように、このステップＳ２の処理で領域設
定レジスタ７１のビット７１ａとビット７１ｂを０に設
定する。

【００５９】次に、ステップＳ３において、ＣＰＵ２
は、プログラム入力部５に入力したブートプログラムＢ
ＰをＲＡＭ６に蓄積する。次に、ステップＳ４におい
て、ＣＰＵ２はＲＡＭ６に蓄積されたブートプログラム
ＢＰをフラッシュＲＯＭ３に書き込む。

【００６０】次に、ステップＳ５において、ＣＰＵ２
は、ＲＯＭ４の領域４ａ内の判定用プログラムＣＰ１が
記憶されている記憶領域に対応するアドレス空間を示す
アドレス信号ＡＳをフラッシュＲＯＭ３、ＲＯＭ４、Ｒ
ＡＭ６、及びアドレスデコーダ７に出力する。

【００６１】アドレスデコーダ７は、ＣＰＵ２から入力
したアドレス信号ＡＳに基づいてチップセレクト信号Ｃ
Ｓ１を生成してフラッシュＲＯＭ３及びＲＯＭ４に出力
する。チップセレクト信号ＣＳ１を入力したＲＯＭ４
は、記憶領域４ａに記憶されている判定用プログラムＣ
Ｐ１をセレクタ８に出力する。

【００６２】さらに、アドレスデコーダ７は、ステップ
Ｓ２の処理で設定された領域設定レジスタ７１を参照し
てビット７１ａ、ビット７１ｂに０が設定されているこ
とを確認し、ＲＯＭ４を選択するセレクト信号ＳＳを生
成してセレクタ８に出力する。

【００６３】セレクタ８は、上記セレクト信号ＳＳに基
づいてＲＯＭ４を選択して、ＲＯＭ４の記憶領域４ａに
記憶されている判定用プログラムＣＰ１をＣＰＵ２に出
力する。これにより、ＣＰＵ２は判定用プログラムＣＰ
１の実行を開始する。

【００６４】そして、ＣＰＵ２は、フラッシュＲＯＭ３
の記憶領域３ｃに対応するアドレス空間を示すアドレス
信号ＡＳをフラッシュＲＯＭ３、ＲＯＭ４、ＲＡＭ６、
及びアドレスデコーダ７に出力する。

【００６５】アドレスデコーダ７は、ＣＰＵ２から入力
したアドレス信号ＡＳに基づいてチップセレクト信号Ｃ
Ｓ１を生成してフラッシュＲＯＭ３及びＲＯＭ４に出力
する。チップセレクト信号ＣＳ１を入力したフラッシュ
ＲＯＭ３は、記憶領域３ｃに記憶されているブートプロ
グラムＢＰをセレクタ８に出力する。

【００６６】さらに、アドレスデコーダ７は、ＣＰＵ２
から入力したアドレス信号ＡＳに基づいてフラッシュＲ
ＯＭ３を選択するセレクト信号ＳＳを生成してセレクタ
８に出力する。セレクタ８は、上記フラッシュＲＯＭ３
を選択するセレクト信号ＳＳに基づいて、フラッシュＲ
ＯＭ３の記憶領域３ｃに記憶されているブートプログラ
ムＢＰをＣＰＵ２にする。

【００６７】そして、ＣＰＵ２は、ＲＡＭ６の記憶領域
に対応するアドレス空間を示すアドレス信号ＡＳをフラ
ッシュＲＯＭ３、ＲＯＭ４、ＲＡＭ６、及びアドレスデ
コーダ７に出力する。アドレスデコーダ７は、ＣＰＵ２
から入力したアドレス信号ＡＳに基づいてチップセレク
ト信号ＣＳ２を生成してＲＡＭ６に出力する。チップセ
レクト信号ＣＳ２を入力したＲＡＭ６は、ブートプログ
ラムＢＰをＣＰＵ２に出力する。

【００６８】以上の動作により、ＣＰＵ２は、フラッシ
ュＲＯＭ３の記憶領域３ｃに書き込まれたブートプログ
ラムＢＰと、ＲＡＭ６に蓄積されているブートプログラ
ムＢＰを読み出して比較し、両者が一致したか否かを判
定する。判定の結果、一致していればステップＳ６に進
み、一致していなければ後述するステップＳ１３に進
む。

【００６９】次に、ステップＳ６において、ＣＰＵ２
は、ＲＯＭ４の領域４ａ内の判定用プログラムＣＰ１が
記憶されている記憶領域に対応するアドレス空間を示す
アドレス信号ＡＳをフラッシュＲＯＭ３、ＲＯＭ４、Ｒ
ＡＭ６、及びアドレスデコーダ７に出力する。

【００７０】アドレスデコーダ７は、ＣＰＵ２から入力
したアドレス信号ＡＳに基づいてチップセレクト信号Ｃ
Ｓ１を生成してフラッシュＲＯＭ３及びＲＯＭ４に出力
する。チップセレクト信号ＣＳ１を入力したＲＯＭ４
は、記憶領域４ａに記憶されているプログラム判定用プ
ログラムＣＰ１をセレクタ８に出力する。

【００７１】さらに、アドレスデコーダ７は、ステップ
Ｓ２の処理で設定された領域設定レジスタ７１を参照し
てビット７１ａ、７１ｂに０が設定されていることを確
認し、ＲＯＭ４を選択するセレクト信号ＳＳを生成して
セレクタ８に出力する。

【００７２】セレクタ８は、上記ＲＯＭ４を選択するセ
レクト信号ＳＳに基づいてＲＯＭ４を選択して、ＲＯＭ
４の記憶領域４ａに記憶されている判定用プログラムＣ
Ｐ１をＣＰＵ２に出力する。これにより、ＣＰＵ２は判
定用プログラムＣＰ１の実行を開始する。

【００７３】そして、ＣＰＵ２は、フラッシュＲＯＭ３
の記憶領域３ｂに対応するアドレス空間を示すアドレス
信号ＡＳをフラッシュＲＯＭ３、ＲＯＭ４、ＲＡＭ６、
及びアドレスデコーダ７に出力する。また、ＣＰＵ２
は、フラッシュＲＯＭ３の記憶領域３ｂを指定するため
の領域設定データＤ３を生成してアドレスデコーダ７に
出力する。

【００７４】そして、アドレスデコーダ７は、上記領域
設定データＤ３の内容に基づいて、領域設定レジスタ７
１のビット７１ａを０に、ビット７１ｂを１にそれぞれ
設定する。

【００７５】また、アドレスデコーダ７は、ＣＰＵ２か
ら入力したアドレス信号ＡＳに基づいてチップセレクト
信号ＣＳ１を生成してフラッシュＲＯＭ３及びＲＯＭ４
に出力する。チップセレクト信号ＣＳ１を入力したフラ
ッシュＲＯＭ３は、記憶領域３ｂに記憶されているブー
トプログラムＢＰをセレクタ８に出力する。

【００７６】さらに、アドレスデコーダ７は、ＣＰＵ２
から入力したアドレス信号ＡＳに示されているアドレス
空間と、領域設定レジスタ７１のビット７１ａに０、ビ
ット７１ｂに１が設定されていることとを確認し、フラ
ッシュＲＯＭ３を選択するセレクト信号ＳＳを生成して
セレクタ８に出力する。セレクタ８は、上記フラッシュ
ＲＯＭ３を選択するセレクト信号ＳＳに基づいてフラッ
シュＲＯＭ３を選択して、フラッシュＲＯＭ３の記憶領
域３ｂに書き込まれているブートプログラムＢＰをＣＰ
Ｕ２に出力する。

【００７７】そして、ＣＰＵ２は、ＲＡＭ６の記憶領域
に対応するアドレス空間を示すアドレス信号ＡＳをフラ
ッシュＲＯＭ３、ＲＯＭ４、ＲＡＭ６、及びアドレスデ
コーダ７に出力する。

【００７８】アドレスデコーダ７は、ＣＰＵ２から入力
したアドレス信号ＡＳに基づいてチップセレクト信号Ｃ
Ｓ２を生成してＲＡＭ６に出力する。チップセレクト信
号ＣＳ２を入力したＲＡＭ６はブートプログラムＢＰを
ＣＰＵ２に出力する。

【００７９】次に、ステップＳ７において、ＣＰＵ２
は、フラッシュＲＯＭ３の記憶領域３ｂに書き込まれた
ブートプログラムＢＰと、ＲＡＭ６に蓄積されているブ
ートプログラムＢＰの内容とを比較し、両者が一致する
か否かを判定する。判定の結果、一致していればステッ
プＳ８に進み、一致していなければ後述するステップＳ
１３に進む。

【００８０】そして、ステップＳ８において、ＣＰＵ２
は、ＲＯＭ４の全領域を設定するための領域設定データ
Ｄ３を生成してアドレスデコーダ７に出力する。そし
て、アドレスデコーダ７は、上記出力された領域設定デ
ータＤ３の内容に基づいて、領域設定レジスタ７１のビ
ット７１ａ及びビット７１ｂを０に設定する。

【００８１】次に、ステップＳ９において、ＣＰＵ２
は、判定用プログラムＣＰ１の命令に基づいてＲＯＭ４
の処理領域を記憶領域４ａから記憶領域４ｂに移行し、
ＲＯＭ４の記憶領域４ｂに記憶されている判定用プログ
ラムＣＰ２を読み出すことが可能な状態にする。

【００８２】次に、ステップＳ１０において、ＣＰＵ２
は、判定用プログラムＣＰ２が記憶されているＲＯＭ４
の記憶領域４ｂに対応するアドレス空間を示すアドレス
信号ＡＳをフラッシュＲＯＭ３、ＲＯＭ４、ＲＡＭ６、
及びアドレスデコーダ７に出力する。

【００８３】アドレスデコーダ７は、ＣＰＵ２から入力
したアドレス信号ＡＳに基づいてチップセレクト信号Ｃ
Ｓ１を生成してフラッシュＲＯＭ３及びＲＯＭ４に出力
する。チップセレクト信号ＣＳ１を入力したＲＯＭ４
は、記憶領域４ｂに記憶されているプログラムＣＰ２を
セレクタ８に出力する。

【００８４】さらに、アドレスデコーダ７は、領域設定
レジスタ７１のビット７１ａ及びビット７１ｂに０が設
定されていることを確認し、ＲＯＭ４を選択するセレク
ト信号ＳＳを生成してセレクタ８に出力する。

【００８５】セレクタ８は、上記ＲＯＭ４を選択するセ
レクト信号ＳＳに基づいてＲＯＭ４を選択して、ＲＯＭ
４の記憶領域４ｂに記憶されている判定用プログラムＣ
Ｐ２をＣＰＵ２に出力する。これにより、ＣＰＵ２は判
定用プログラムＣＰ２の実行を開始する。

【００８６】そして、ＣＰＵ２は、フラッシュＲＯＭ３
の記憶領域３ａ内のブートプログラムＢＰが記憶されて
いる記憶領域に対応するアドレス空間を示すアドレス信
号ＡＳをフラッシュＲＯＭ３、ＲＯＭ４、ＲＡＭ６、及
びアドレスデコーダ７に出力する。また、ＣＰＵ２は、
フラッシュＲＯＭ３の記憶領域３ａを指定するための領
域設定データＤ３を生成してアドレスデコーダ７に出力
する。

【００８７】アドレスデコーダ７は、ＣＰＵ２から入力
した領域設定データＤ３の内容に基づいて、領域設定レ
ジスタ７１のビット７１ａを１に、ビット７１ｂを０に
それぞれ設定する。

【００８８】そして、アドレスデコーダ７は、ＣＰＵ２
から入力したアドレス信号ＡＳに基づいてチップセレク
ト信号ＣＳ１を生成してフラッシュＲＯＭ３及びＲＯＭ
４に出力する。チップセレクト信号ＣＳ１を入力したフ
ラッシュＲＯＭ３は、記憶領域３ａに記憶されているブ
ートプログラムＢＰをセレクタ８に出力する。

【００８９】さらに、アドレスデコーダ７は、ＣＰＵ２
から入力したアドレス信号ＡＳに示されているアドレス
空間と、領域設定レジスタ７１のビット７１ａに１、ビ
ット７１ｂに０が設定されていることとを確認し、フラ
ッシュＲＯＭ３を選択するセレクト信号ＳＳを生成して
セレクタ８に出力する。セレクタ８は、上記フラッシュ
ＲＯＭ３を選択するセレクト信号ＳＳに基づいて、フラ
ッシュＲＯＭ３を選択して、フラッシュＲＯＭ３の記憶
領域３ａに書き込まれているブートプログラムＢＰをＣ
ＰＵ２に出力する。

【００９０】また、ＣＰＵ２は、ＲＡＭ６の記憶領域に
対応するアドレス空間を示すアドレス信号ＡＳをフラッ
シュＲＯＭ３、ＲＯＭ４、ＲＡＭ６及びアドレスデコー
ダ７に出力する。

【００９１】アドレスデコーダ７は、ＣＰＵ２から入力
したアドレス信号ＡＳに基づいてチップセレクト信号Ｃ
Ｓ２を生成してＲＡＭ６に出力する。チップセレクト信
号ＣＳ２を入力したＲＡＭ６は、ブートプログラムＢＰ
をＣＰＵ２に出力する。

【００９２】次に、ステップＳ１１において、ＣＰＵ２
は、フラッシュＲＯＭ３の記憶領域３ａに書き込まれた
ブートプログラムＢＰと、ＲＡＭ６に蓄積されているブ
ートプログラムＢＰの内容を比較し両者が一致するか否
かを判定する。判定の結果、一致していれば、ステップ
Ｓ１２の処理に進み、ＣＰＵ２は表示器９の緑色のＬＥ
Ｄを発光させダウンロードが正常に完了したことを通報
し処理を終える。

【００９３】一方、ステップＳ５、Ｓ７、Ｓ１１におい
て、フラッシュＲＯＭ３にダウンロードした内容とＲＡ
Ｍ６の内容とが一致していなければステップＳ１３に進
み、ＣＰＵ２は表示器９の赤色のＬＥＤを発行させダウ
ンロードが正常に完了しなかったことを通報し、ステッ
プＳ２の処理に戻り、再びブートプログラムＢＰの書き
込み処理を行う。

【００９４】以上のように、本実施の形態では、外部か
ら入力したブートプログラムＢＰをＲＡＭ６に蓄積して
からフラッシュＲＯＭ３に書き込み、書き込んだブート
プログラムＢＰを、領域設定レジスタ７１の内容に基づ
いて読み出し、読み出したブートプログラムＢＰとＲＡ
Ｍ６から読み出したブートプログラムＢＰとを比較して
フラッシュＲＯＭ３にブートプログラムＢＰが正常に書
き込まれたか否かを判定するようにしたので、図７に示
した従来の技術のように、ＲＯＭ１００とアドレス空間
を共有するフラッシュＲＯＭ２００の領域２００ａを、
ＲＯＭ１００及びフラッシュＲＯＭ２００の何れもが属
していないアドレス空間に割り当てる必要がなくなる。
このため、ＣＰＵ２のアクセス空間が狭い場合であって
も、フラッシュＲＯＭ３に更新用データＢＰを容易且つ
確実にダウンロードすることができる。

【００９５】また、フラッシュＲＯＭ３へのダウンロー
ドが正常に完了しなかった場合でも、再度ＲＯＭ４の書
き込み用プログラムＤＰを起動させ、書き込みを行うよ
うにしたので、コンピュータ１を迅速に正常な状態に復
帰させることができる。

【００９６】なお、本実施の形態では、図４のステップ
Ｓ１３において、ダウンロードが正常に完了しなかった
場合に、ステップＳ２の処理に戻るようにしたが、例え
ばステップＳ４の処理に戻るようにしてもよい。

【００９７】また、本実施の形態では、アドレス共有領
域を２つに分割した場合について説明したが、アドレス
共有領域を３つ以上に分割してもよいということは言う
までもない。

【００９８】さらに、本実施の形態では、ブートプログ
ラムＢＰが正常に書き込まれたか否かの判定をフラッシ
ュＲＯＭ３の記憶領域３ｃから行うようにしたが、上記
判定の順序は本実施の形態で説明したものに限定されな
い。また、図１に示したコンピュータ１を半導体基板上
に集積化して、１つのＬＳＩ（Large Scale Integrated
circuit）として形成するようにしてもよい。

【００９９】（第２の実施の形態）次に、本発明の第２
の実施の形態であるコンピュータ及びその処理方法につ
いて説明する。

【０１００】本実施の形態のコンピュータは、上述した
第１の実施の形態のコンピュータ１におけるアドレスデ
コーダ７の内容が異なるだけである。したがって、上述
した第１の実施の形態と同一部分については図１に示し
た符号を付して詳細な説明を省略する。

【０１０１】本実施の形態のコンピュータは、アドレス
デコーダ７が上述した領域設定レジスタ７１に加えて領
域設定ベースレジスタと領域設定レングスレジスタを備
える構成である。

【０１０２】図５は、上記領域設定レジスタ７１、領域
設定ベースレジスタ７２、及び領域設定レングスレジス
タ７３の概念図である。図６は、図５で示す領域設定レ
ジスタ７１、領域設定ベースレジスタ７２、及び領域設
定レングスレジスタ７３により設定されるフラッシュＲ
ＯＭ３とＲＡＭ４の領域を説明するための概念図であ
る。

【０１０３】図５において、領域設定ベースレジスタ７
２は、フラッシュＲＯＭ３とＲＯＭ４とが共有している
アドレス空間の所定のアドレス（以下、先頭アドレスと
称する）を設定するためのレジスタである。具体的に説
明すると、本実施の形態では、３つの先頭アドレス７２
ｄ〜７２ｆを設定するようにしている。

【０１０４】また、領域設定レングスレジスタ７３は、
上記各先頭アドレス７２ｄ〜７２ｆに対応したアドレス
範囲７３ｄ〜７３ｆを設定するためのレジスタである。
具体的に説明すると、先頭アドレス７２ｄに対応するア
ドレス範囲７３ｄと、先頭アドレス７２ｅに対応するア
ドレス範囲７３ｅと、先頭アドレス７２ｆに対応するア
ドレス範囲７３ｆとを設定するようにしている。

【０１０５】そして、領域設定レジスタ７１は、上記領
域設定ベースレジスタ７２で設定された先頭アドレス７
２ｄ〜７２ｆから領域設定レングスレジスタ７３で設定
されたアドレス範囲７３ｄ〜７３ｆにおけるアドレス空
間に対し、フラッシュＲＯＭ３を読み出し可能にするの
か、それともＲＯＭ４を読み出し可能にするのかを設定
する。具体的に説明すると、例えば、ビット７１ｄ〜７
１ｆに１を設定するとフラッシュＲＯＭ３を読み出すこ
とが可能になり、０を設定するとＲＯＭ４を読み出すこ
とが可能になるようにする。

【０１０６】このように、領域設定レジスタ７２と領域
設定レングスレジスタ７３により先頭アドレスとアドレ
ス範囲を設定するようにすれば、上述した図４のステッ
プＳ２、Ｓ８、Ｓ１０において、任意のアドレス空間を
設定することができる。したがって、ブートプログラム
ＢＰが正常にダウンロードしたか否かの判定を行うアド
レス空間を自由に選択することができる。

【０１０７】なお、本実施の形態では、領域設定レング
スレジスタ７３でアドレスの範囲を設定するようにした
が、領域設定レングスレジスタ７３で最後尾のアドレス
を直接設定するようにしてもよい。

【０１０８】また、本実施の形態では、３つの先頭アド
レス７２ｄ〜７２ｆを設定するようにしたが、例えば、
図２に示した例では、０番地とＦＦＦＦＦ番地が決まっ
ているので、先頭アドレス７２ｅと、先頭アドレス７２
ｅに対応したアドレス範囲７３ｅとを設定してＲＯＭ４
の記憶領域を分割するようにしてもよい。すなわち、Ｒ
ＯＭ４の記憶領域を分割して得られる領域を特定するこ
とができれば、設定する先頭アドレスとアドレス範囲は
いくつであってもよい。

【０１０９】（第３の実施の形態）次に、添付の図面を
参照しながら、本発明の第３の実施の形態であるコンピ
ュータ及びその処理方法について説明する。

【０１１０】本実施の形態のコンピュータは、上述した
第１及び第２の実施の形態のコンピュータ１における領
域設定レジスタ７１、領域設定ベースレジスタ７２、及
び領域設定レングスレジスタ７３を用いずに、フラッシ
ュメモリに書き込んだブートプログラムが正常に書き込
まれたか否かを判定するようにした構成である。したが
って、本実施の形態のコンピュータは、図１に示したＣ
ＰＵ２とアドレスデコーダ７の有する機能が異なり、そ
の他の構成については図１に示したコンピュータ１と同
様である。そこで、上述した第１の実施の形態と同一部
分については図１に示した符号を付して詳細な説明を省
略する。なお、以下では、上記ＣＰＵ２及びアドレスデ
コーダ７に対応する部分を、ＣＰＵ及びデコーダと称す
る。

【０１１１】本実施の形態のコンピュータに備えられて
いるＣＰＵは、プログラムとして読み出すときには第１
のファンクションコードを用いてフラッシュＲＯＭ３及
びＲＡＭ４にアクセスする一方、データとして読み出す
ときには第２のファンクションコードを用いてフラッシ
ュＲＯＭ３及びＲＡＭ４にアクセスする機能を有してい
る。このような機能を有するＣＰＵとしては、例えば６
８０００系がある。

【０１１２】具体的な処理について説明すると、まず、
ＣＰＵは、プログラムとして読み出すときは第１のファ
ンクションコードを、アドレス信号ＡＳとともにフラッ
シュＲＯＭ３、ＲＡＭ４、ＲＡＭ６、及びデコーダに出
力する。すなわち、ＣＰＵは、判定用プログラムＣＰ１
が記憶されている記憶領域に対応するアドレス空間を示
すアドレス信号ＡＳを、第１のファンクションコードと
ともにフラッシュＲＯＭ３、ＲＯＭ４、ＲＡＭ６、及び
デコーダに出力する（図２を参照）。そして、デコーダ
は上記アドレス信号ＡＳと第１のファンクションコード
に基づいてチップセレクト信号ＣＳ１を生成し、フラッ
シュＲＯＭ３及びＲＯＭ４に出力する。チップセレクト
信号ＣＳ１を入力したＲＯＭ４は、上記アドレス信号Ａ
Ｓに基づいて、判定用プログラムＣＰ１をセレクタ８に
出力する。

【０１１３】また、デコーダは、ＣＰＵから入力したア
ドレス信号ＡＳと第１のファンクションコードに基づい
て、ＲＯＭ４を選択するセレクト信号ＳＳをセレクタ８
に出力する。セレクタ８は、上記ＲＯＭ４を選択するセ
レクト信号ＳＳに基づいて判定用プログラムＣＰ１をＣ
ＰＵに出力する。こうして、ＣＰＵは、判定用プログラ
ムＣＰ１をプログラムとして読み出し、命令を実行す
る。このように本実施の形態では、ＣＰＵが第１のファ
ンクションコードをアドレス信号ＡＳに付加してフラッ
シュＲＯＭ３、ＲＯＭ４、ＲＡＭ６、及びデコーダに出
力することで、ＲＯＭ４に記憶されている判定用プログ
ラムＣＰ１を読み出すことを指定する。

【０１１４】そして、ＣＰＵは、データとして読み出す
ときはアドレス信号ＡＳを、第２のファンクションコー
ドとともにフラッシュＲＯＭ３、ＲＡＭ４、ＲＡＭ６、
及びデコーダに出力する。すなわち、ＣＰＵは、フラッ
シュＲＯＭ３の記憶領域３ｃに対応するアドレス空間を
示すアドレス信号ＡＳを、第２のファンクションコード
とともにフラッシュＲＯＭ３、ＲＯＭ４、ＲＡＭ６、及
びデコーダ７に出力する。そして、デコーダは上記アド
レス信号ＡＳと第２のファンクションコードに基づいて
チップセレクト信号ＣＳ１を生成し、フラッシュＲＯＭ
３及びＲＯＭ４に出力する。チップセレクト信号ＣＳ１
を入力したフラッシュＲＯＭ３は、上記アドレス信号Ａ
Ｓに基づいて、記憶領域３ｃに記憶されているブートプ
ログラムＢＰをセレクタ８に出力する。

【０１１５】そして、デコーダは、ＣＰＵから入力した
アドレス信号ＡＳと第２のファンクションコードに基づ
いて、フラッシュＲＯＭ３を選択するセレクト信号ＳＳ
をセレクタ８に出力する。セレクタ８は、上記フラッシ
ュＲＯＭ３を選択するセレクト信号ＳＳに基づいてブー
トプログラムＢＰをＣＰＵに出力する。次に、ＣＰＵ
は、ＲＡＭ６からブートプログラムＢＰを読み出してフ
ラッシュＲＯＭ３のブートプログラムＢＰと比較し、各
ブートプログラムＢＰの一致又は不一致の判定を行う。

【０１１６】このように本実施の形態では、第２のファ
ンクションコードをアドレス信号ＡＳに付加してフラッ
シュＲＯＭ３、ＲＯＭ４、ＲＡＭ６、及びデコーダに出
力することで、ブートプログラムＢＰをデータとしてフ
ラッシュＲＯＭ３から読み出すことを指定する。

【０１１７】次に、ＣＰＵは、判定用プログラムＣＰ１
が記憶されているＲＯＭ４の記憶領域４ａに対応するア
ドレス空間を、第１のファンクション信号とともにフラ
ッシュＲＯＭ３、ＲＯＭ４、ＲＡＭ６、及びデコーダに
出力して、上述したのと同様にして判定用プログラムＣ
Ｐ１をプログラムとして読み出し、命令を実行する。

【０１１８】そして、ＣＰＵは、フラッシュＲＯＭ３の
記憶領域３ｂに対応するアドレス空間を示すアドレス信
号ＡＳを、第２のファンクションコードとともにフラッ
シュＲＯＭ３、ＲＯＭ４、ＲＡＭ６、及びデコーダに出
力する。そして、デコーダは上記アドレス信号ＡＳと第
２のファンクションコードに基づいてチップセレクト信
号ＣＳ１を生成し、フラッシュＲＯＭ３及びＲＯＭ４に
出力する。チップセレクト信号ＣＳ１を入力したフラッ
シュＲＯＭ３は、上記アドレス信号ＡＳに基づいて、記
憶領域３ｂに記憶されているブートプログラムＢＰをセ
レクタ８に出力する。

【０１１９】そして、デコーダは、ＣＰＵから入力した
アドレス信号ＡＳと第２のファンクションコードに基づ
いて、フラッシュＲＯＭ３を選択するセレクト信号ＳＳ
をセレクタ８に出力する。セレクタ８は、上記フラッシ
ュＲＯＭ３を選択するセレクト信号ＳＳに基づいてブー
トプログラムＢＰをＣＰＵに出力する。次に、ＣＰＵ
は、ＲＡＭ６からブートプログラムＢＰを読み出してフ
ラッシュＲＯＭ３のブートプログラムＢＰと比較し、各
ブートプログラムＢＰの一致又は不一致の判定を行う。

【０１２０】さらに、フラッシュＲＯＭ３の記憶領域３
ａに書き込まれたブートプログラムＢＰを読み出す場合
には、ＣＰＵは、判定用プログラムＣＰ２が記憶されて
いる記憶領域に対応するアドレス空間を示すアドレス信
号ＡＳを、第１のファンクションコードとともにフラッ
シュＲＯＭ３、ＲＯＭ４、ＲＡＭ６、及びデコーダに出
力して、上述したのと同様に判定用プログラムＣＰ２を
プログラムとして読み出し、実行する。

【０１２１】そして、ＣＰＵは、フラッシュＲＯＭ３の
記憶領域３ａに対応するアドレス空間を、第２のファン
クションコードとともにフラッシュＲＯＭ３、ＲＯＭ
４、ＲＡＭ６、及びデコーダに出力して、上述したのと
同様にフラッシュＲＯＭ３の記憶領域３ａに記憶されて
いるブートプログラムＢＰをデータとして読み出す。

【０１２２】そして、ＣＰＵは、ＲＡＭ６からブートプ
ログラムＢＰを読み出してフラッシュＲＯＭ３のブート
プログラムＢＰと比較し、各ブートプログラムＢＰの一
致又は不一致の判定を行う。

【０１２３】このようにすれば、フラッシュＲＯＭ３と
ＲＯＭ４が共有しているアドレス空間に対して、プログ
ラムとして読み出す場合にはＲＯＭ４の記憶領域を読み
出すことができ、データとして読み出す場合にはフラッ
シュＲＯＭ３の記憶領域を読み出すことができる。した
がって、図４のフローチャートに示したステップＳ２、
Ｓ８、Ｓ１０における領域設定レジスタ７１の設定が不
要になる。これにより、上述した第１の実施の形態にお
ける領域設定レジスタ７１や、第２の実施の形態におけ
る領域設定ベースレジスタ７２及び領域設定レングスレ
ジスタ７３を設けなくても、ブートプログラムＢＰがフ
ラッシュＲＯＭ３に正しく書き込めたか否かを判定する
ことができ、コンピュータの構成を簡素化することがで
きる。

【０１２４】なお、本実施の形態では、実行中の判定用
プログラムＣＰ１、ＣＰ２の記憶領域に対応するアドレ
ス空間を特定し、特定したアドレス空間と異なるアドレ
ス空間にアクセスしてブートプログラムＢＰを読み出す
ようにしたが、上記ブートプログラムＢＰを読み出すア
ドレス空間を上記判定用プログラムＣＰ１、ＣＰ２の実
行前に予め指定し、指定した記憶領域と異なる記憶領域
に記憶されている判定用プログラムＣＰ１、ＣＰ２を実
行させるようにしてもよい。

【０１２５】（本発明の他の実施形態）本発明の第１〜
第３の実施の形態は、コンピュータがプログラムを実行
することによって実現することができる。また、プログ
ラムをコンピュータに供給するための手段、例えばかか
るプログラムを記録したＣＤ−ＲＯＭ等のコンピュータ
読取可能な記録媒体、又はかかるプログラムを伝送する
伝送媒体も本発明の実施の形態として適用することがで
きる。また、上記プログラムを記録したコンピュータ読
取可能な記録媒体などのプログラムプロダクトも本発明
の実施の形態として適用することができる。上記のプロ
グラム、コンピュータ読取可能な記録媒体、伝送媒体及
びプログラムプロダクトは、本発明の範疇に含まれる。

【０１２６】なお、上述したコンピュータ読取可能な記
録媒体としては、具体的に、図２に示したＲＯＭ４など
が挙げられる。また、上述した第１〜第３の実施の形態
におけるアドレスデコーダ７、セレクタ８などが有する
機能は、ハードウェアだけでなく上記プログラムにより
実現することができ、上記アドレスデコーダ７、セレク
タ８などをソフトウェアにより実現する場合の上記プロ
グラムも本発明の範疇に含まれる。

【０１２７】以下、本発明の諸態様を付記としてまとめ
て記載する。 （付記１） ブートプログラムを外部から入力するプロ
グラム入力手段と、書き込み用プログラムを記憶する読
み出し専用メモリと、上記読み出し専用メモリに対して
一部又は全部のアドレス空間を共有するフラッシュメモ
リと、上記読み出し専用メモリから書き込み用プログラ
ムを読み出して実行することにより、上記読み出し専用
メモリに対してアドレス空間を共有しているフラッシュ
メモリに、上記入力したブートプログラムを書き込むブ
ートプログラム書き込み手段とを有することを特徴とす
るコンピュータ。

【０１２８】（付記２） 上記プログラム入力手段で入
力したブートプログラムを蓄積するバッファ用メモリ
と、上記読み出し専用メモリと上記フラッシュメモリが
共有しているアドレス空間を分割し、上記分割したアド
レス空間それぞれに対して、フラッシュメモリ又は読み
出し専用メモリのうち何れが読み出し可能であるかを設
定するメモリ設定手段と、上記メモリ設定手段によりフ
ラッシュメモリが読み出し可能であると設定されたアド
レス空間にアクセスして上記フラッシュメモリからブー
トプログラムを読み出すとともに、上記バッファ用メモ
リに蓄積されたブートプログラムを読み出して、上記読
み出した各ブートプログラムの一致又は不一致を判定す
る判定手段とをさらに有することを特徴とする付記１に
記載のコンピュータ。

【０１２９】（付記３） 上記メモリ設定手段は、上記
分割するアドレス空間のアドレスを固定して上記読み出
し専用メモリと上記フラッシュメモリが共有しているア
ドレス空間を分割することを特徴とする付記２に記載の
コンピュータ。

【０１３０】（付記４） 上記メモリ設定手段は、上記
分割する個々のアドレス空間を異ならせて、上記読み出
し専用メモリと上記フラッシュメモリが共有しているア
ドレス空間を分割することを特徴とする付記２に記載の
コンピュータ。

【０１３１】（付記５） 上記メモリ設定手段は、上記
読み出し専用メモリの先頭アドレスと、上記先頭アドレ
スに続くアドレス領域を設定することを特徴とする付記
４に記載のコンピュータ。

【０１３２】（付記６） 上記読み出し専用メモリは、
上記メモリ設定手段により分割されたアドレス空間に対
応する記憶領域毎に、上記判定手段における判定動作を
実行するための判定用プログラムを記憶し、上記判定手
段は、上記メモリ設定手段により読み出し専用メモリが
読み出し可能と設定されたアドレス空間における読み出
し専用メモリから上記判定用プログラムを読み出して判
定動作の実行を開始することを特徴とする付記２に記載
のコンピュータ。

【０１３３】（付記７） 上記プログラム入力手段で入
力したブートプログラムを蓄積するバッファ用メモリ
と、上記読み出し専用メモリと上記フラッシュメモリが
共有しているアドレス空間を分割し、上記分割したアド
レス空間に対してプログラムとして読み出すか又はデー
タとして読み出すかを指定してアクセスし、データとし
て読み出すことを指定してアクセスしたときに、上記読
み出し専用メモリ及び上記フラッシュメモリのうちフラ
ッシュメモリを選択して上記フラッシュメモリからブー
トプログラムを読みだすとともに、上記バッファ用メモ
リに蓄積されたブートプログラムを読み出して、上記読
み出した各ブートプログラムの一致又は不一致を判定す
る判定手段とをさらに有することを特徴とする付記１に
記載のコンピュータ。

【０１３４】（付記８） 上記読み出し専用メモリは、
上記分割したアドレス空間に対応する記憶領域毎に、上
記判定手段における判定動作を実行するための判定用プ
ログラムを記憶し、上記判定手段は、上記分割したアド
レス空間に対し、プログラムとして読み出すことを指定
してアクセスしたときに、上記読み出し専用メモリ及び
上記フラッシュメモリのうち読み出し専用メモリを選択
して上記判定用プログラムを読み出して実行を開始し、
続いて上記アクセスしたアドレス空間と異なる上記分割
したアドレス空間に対し、データとして読み出すことを
指定してアクセスすることを特徴とする付記７に記載の
コンピュータ。

【０１３５】（付記９） 上記読み出し専用メモリに記
憶されている書き込み用プログラムを起動させて、上記
フラッシュメモリにブートプログラムを書き込む処理を
行うダウンロードモードと、上記フラッシュメモリに記
憶されているブートプログラムを起動させて処理を行う
通常運用モードのうちの何れか一方を、外部のスイッチ
操作に基づいて生成される信号に基づいて選択するモー
ド選択手段をさらに有することを特徴とする付記２に記
載のコンピュータ。

【０１３６】（付記１０） ブートプログラムを外部か
ら入力するプログラム入力処理と、上記プログラム入力
処理により入力したブートプログラムを書き込むための
書き込み用プログラムを記憶している読み出し専用メモ
リから上記書き込み用プログラムを読み出して実行し、
上記読み出し専用メモリとアドレス空間を共有している
フラッシュメモリに、上記入力したブートプログラムを
書き込むブートプログラム書き込み処理とを行うことを
特徴とするコンピュータの処理方法。

【０１３７】（付記１１） 上記プログラム入力処理で
入力したブートプログラムをバッファ用メモリに蓄積す
るブートプログラム蓄積処理と、上記読み出し専用メモ
リと上記フラッシュメモリが共有しているアドレス空間
を分割し、上記分割したアドレス空間それぞれに対し
て、フラッシュメモリ又は読み出し専用メモリのうち何
れが読み出し可能であるかを設定するメモリ設定処理
と、上記メモリ設定処理によりフラッシュメモリが読み
出し可能であると設定されたアドレス空間にアクセスし
て上記フラッシュメモリからブートプログラムを読み出
すとともに、上記バッファ用メモリに蓄積されたブート
プログラムを読み出して、上記読み出した各ブートプロ
グラムの一致又は不一致を判定する判定処理とをさらに
行うことを特徴とする付記１０に記載のコンピュータの
処理方法。

【０１３８】（付記１２） 上記メモリ設定処理は、上
記分割するアドレス空間のアドレスを固定して上記読み
出し専用メモリと上記フラッシュメモリが共有している
アドレス空間を分割することを特徴とする付記１１に記
載のコンピュータの処理方法。

【０１３９】（付記１３） 上記メモリ設定処理は、上
記分割する個々のアドレス空間のアドレス領域を異なら
せて、上記読み出し専用メモリと上記フラッシュメモリ
が共有しているアドレス空間を分割することを特徴とす
る付記１１に記載のコンピュータの処理方法。

【０１４０】（付記１４） 上記メモリ設定処理は、上
記読み出し専用メモリの先頭アドレスと、上記先頭アド
レスに続くアドレス領域を設定することを特徴とする付
記１３に記載のコンピュータの処理方法。

【０１４１】（付記１５） 上記判定処理は、上記メモ
リ設定処理により読み出し専用メモリが読み出し可能と
設定された読み出し専用メモリの記憶領域から上記判定
処理における判定動作を実行するための判定用プログラ
ムを読み出して判定動作の実行を開始することを特徴と
する付記１３に記載のコンピュータの処理方法。

【０１４２】（付記１６） 上記プログラム入力処理で
入力したブートプログラムをバッファ用メモリに蓄積す
るプログラム蓄積処理と、上記読み出し専用メモリと上
記フラッシュメモリが共有しているアドレス空間を分割
し、上記分割したアドレス空間に対してプログラムとし
て読み出すか又はデータとして読み出すかを指定してア
クセスし、データとして読み出すことを指定してアクセ
スしたときに、上記読み出し専用メモリ及び上記フラッ
シュメモリのうちフラッシュメモリを選択して上記フラ
ッシュメモリからブートプログラムを読みだすととも
に、上記バッファ用メモリに蓄積されたブートプログラ
ムを読み出して、上記読み出した各ブートプログラムの
一致又は不一致を判定する判定処理とをさらに行うこと
を特徴とする付記１０に記載のコンピュータの処理方
法。

【０１４３】（付記１７） 上記判定処理は、上記分割
したアドレス空間に対し、プログラムとして読み出すこ
とを指定してアクセスしたときに、上記読み出し専用メ
モリ及び上記フラッシュメモリのうち読み出し専用メモ
リを選択して読み出し専用メモリから判定用プログラム
を読み出して実行を開始し、続いて上記アクセスしたア
ドレス空間と異なる上記分割したアドレス空間に対し、
データとして読み出すことを指定してアクセスすること
を特徴とする付記１６に記載のコンピュータの処理方
法。

【０１４４】（付記１８） 上記読み出し専用メモリに
記憶されている書き込み用プログラムを起動させて、上
記フラッシュメモリにブートプログラムを書き込む処理
を行うダウンロードモードと、上記フラッシュメモリに
記憶されているブートプログラムを起動させて処理を行
う通常運用モードの設定を、外部のスイッチ操作に基づ
いて生成される信号に基づいて行うモード設定処理をさ
らに行うことを特徴とする付記１１に記載のコンピュー
タの処理方法。

【０１４５】

【発明の効果】以上説明したように本発明によれば、書
き込み用プログラムを実行して、読み出し専用メモリと
アドレスを共有しているフラッシュメモリの記憶領域
に、ブートプログラムを書き込むようにしたので、ブー
トプログラムを容易且つ確実にフラッシュメモリに書き
込むことができる。

【０１４６】また、本発明の他の特徴によれば、読み出
し専用メモリとフラッシュメモリとが共有しているアド
レス空間を分割して得られる複数のアドレス空間それぞ
れに対して、読み出し専用メモリ又はフラッシュメモリ
の何れが読み出し可能であるかを設定して、上記フラッ
シュメモリに書き込まれたブートプログラムを読み出す
ようにしたので、フラッシュメモリにおけるブートプロ
グラムの更新のために必要なアドレス空間を小さくする
ことができる。

【０１４７】また、本発明のその他の特徴によれば、読
み出し専用メモリとフラッシュメモリとが共有するアド
レス空間を分割する際に、分割する個々のアドレス空間
を異ならせるようにしたので、ブートプログラムが正常
に書き込まれたか否かの判定を行う記憶領域の大きさを
自由に選択することができる。

【０１４８】また、本発明のその他の特徴によれば、上
記読み出し専用メモリと上記フラッシュメモリが共有し
ているアドレス空間に対し、データとして読み出すこと
を指定してアクセスして、上記フラッシュメモリからブ
ートプログラムを読み出すようにしたので、フラッシュ
メモリに書き込まれたブートプログラムを読み出すため
の設定を行わなくてよくなり、コンピュータの構成を簡
素化することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示し、コンピュー
タの構成の一例を示したブロック図である。

【図２】本発明の第１の実施の形態を示し、ＲＯＭとフ
ラッシュＲＯＭの概念図である。

【図３】本発明の第１の実施の形態を示し、レジスタの
概念図である。

【図４】本発明の第１の実施の形態を示し、プログラム
をダウンロードするときの動作を説明するフローチャー
トである。

【図５】本発明の第２の実施の形態を示し、レジスタの
概念図である。

【図６】本発明の第２の実施の形態を示し、ＲＯＭとフ
ラッシュＲＯＭの概念図である。

【図７】従来の技術を示し、ＲＯＭとフラッシュＲＯＭ
の概念図である。

【符号の説明】

１ コンピュータ ３ フラッシュＲＯＭ ４ ＲＯＭ ５ プログラム入力部 ６ ＲＡＭ ７ アドレスデコーダ ７１ 領域設定レジスタ ７２ 領域設定ベースレジスタ ７３ 領域設定レングスレジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山上 俊文 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B060 MM01 MM11 5B076 EA02 EB03

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ブートプログラムを外部から入力するプ
   ログラム入力手段と、 書き込み用プログラムを記憶する読み出し専用メモリ
   と、 上記読み出し専用メモリに対して一部又は全部のアドレ
   ス空間を共有するフラッシュメモリと、 上記読み出し専用メモリから書き込み用プログラムを読
   み出して実行することにより、上記読み出し専用メモリ
   に対してアドレス空間を共有しているフラッシュメモリ
   に、上記入力したブートプログラムを書き込むブートプ
   ログラム書き込み手段とを有することを特徴とするコン
   ピュータ。
2. 【請求項２】 上記プログラム入力手段で入力したブー
   トプログラムを蓄積するバッファ用メモリと、 上記読み出し専用メモリと上記フラッシュメモリが共有
   しているアドレス空間を分割し、上記分割したアドレス
   空間それぞれに対して、フラッシュメモリ又は読み出し
   専用メモリのうち何れが読み出し可能であるかを設定す
   るメモリ設定手段と、 上記メモリ設定手段によりフラッシュメモリが読み出し
   可能であると設定されたアドレス空間にアクセスして上
   記フラッシュメモリからブートプログラムを読み出すと
   ともに、上記バッファ用メモリに蓄積されたブートプロ
   グラムを読み出して、上記読み出した各ブートプログラ
   ムの一致又は不一致を判定する判定手段とをさらに有す
   ることを特徴とする請求項１に記載のコンピュータ。
3. 【請求項３】 上記メモリ設定手段は、上記分割する個
   々のアドレス空間を異ならせて、上記読み出し専用メモ
   リと上記フラッシュメモリが共有しているアドレス空間
   を分割することを特徴とすることを特徴とする請求項２
   に記載のコンピュータ。
4. 【請求項４】 上記プログラム入力手段で入力したブー
   トプログラムを蓄積するバッファ用メモリと、 上記読み出し専用メモリと上記フラッシュメモリが共有
   しているアドレス空間を分割し、上記分割したアドレス
   空間に対してプログラムとして読み出すか又はデータと
   して読み出すかを指定してアクセスし、データとして読
   み出すことを指定してアクセスしたときに、上記読み出
   し専用メモリ及び上記フラッシュメモリのうちフラッシ
   ュメモリを選択して上記フラッシュメモリからブートプ
   ログラムを読みだすとともに、上記バッファ用メモリに
   蓄積されたブートプログラムを読み出して、上記読み出
   した各ブートプログラムの一致又は不一致を判定する判
   定手段とをさらに有することを特徴とする請求項１に記
   載のコンピュータ。
5. 【請求項５】 ブートプログラムを外部から入力するプ
   ログラム入力処理と、 上記プログラム入力処理により入力したブートプログラ
   ムを書き込むための書き込み用プログラムを記憶してい
   る読み出し専用メモリから書き込み用プログラムを読み
   出して実行し、上記読み出し専用メモリとアドレス空間
   を共有しているフラッシュメモリに、上記入力したブー
   トプログラムを書き込むブートプログラム書き込み処理
   とを行うことを特徴とするコンピュータの処理方法。