JP2008059053A - 半導体集積回路及びシングルチップマイクロコンピュータ - Google Patents
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Abstract
【解決手段】シングルチップマイクロコンピュータ1は、メインCPU2、プログラム格納不揮発性メモリ5、6、データ格納不揮発性メモリ9、不揮発制御ユニット8を有する。書き込みデータサイズの大きなプログラム格納時と小さなデータ格納時にデータサイズ情報(H´80、H´40)と書き込みモード情報(H‘E8、H’E9)とがメインCPU2から不揮発制御ユニット8へ供給される。この情報に応答して不揮発制御ユニット8は、書き込みデータサイズの異なるプログラム格納不揮発性メモリ5、6とデータ格納不揮発性メモリ9とへの書き込みとモードの異なる書き込みとを実行する。
【選択図】図1
Description
図1は、本発明の1つの実施形態によるシングルチップマイクロコンピュータを示すブロック図である。
フラッシュメモリモジュール(FLM)では、プログラム格納フラッシュメモリ5、6はメインCPU2のプログラムの格納に利用されて、データ格納フラッシュメモリ9はメインCPU2による命令実行結果のデータ等の不揮発記憶すべきデータの格納に利用される。これらのフラッシュメモリ5、6、9は、電気的に消去及び書き込み可能な不揮発性メモリトランジスタを含む複数の不揮発性メモリセルを有する。不揮発性メモリトランジスタには、例えば、ソースとドレインの間のチャネル形成領域の上にフローティングゲートのような電荷蓄積領域とコントロールゲートを積み重ねたスタックドゲート構造を採用可能である。あるいはチャネル形成領域の上に選択ゲートとメモリゲートを分離して配置して、メモリゲートとチャンネル形成領域との間にシリコンナイトライドのような電荷蓄積領域を形成したスプリット構造等を採用することができる。
シングルチップマイクロコンピュータ1は、内部バスIBUS、周辺バスPBUS、及び外部バスEXBUSを有する。それぞれのバスは、アドレスバス、データバス以外に、バス権要求信号、バスアクノレッジ信号、バスコマンド(またはリード信号、ライト信号、バスサイズ信号)、レディ信号(またはウェイト信号)等の信号線を含む。
プログラム格納フラッシュメモリFLP_A(5)、FLP_B(6)は、メインCPU2が実行するプログラムを格納するためのフラッシュメモリであり、読み出しを高速実行できることが求められる。FLP_A(5)とFLP_B(6)は、内部バスIBUSのデータ幅と同じ32ビットの読み出しデータ幅を持つメモリであるが、読み出し実行に内部バスIBUSのアクセスに2ステートを要する。また、FLP_A(5)とFLP_B(6)の少なくともいずれか一方には、フラッシュ制御ユニット(FCU)8内部のサブCPUによるFLP_A(5)、FLP_B(6)、データ格納フラッシュメモリ(FLD)9の書き込みと制御とを実行するための書き込み・消去プログラムが格納されている。
フラッシュ制御ユニット(FCU)8はFLP_A(5)、FLP_B(6)、FLD9の書き込み・消去を実行するためのシーケンサである。FCU8によるFLP_A(5)、FLP_B(6)、FLD9のそれぞれに対する書き込みは、128バイト単位で実行される。
図3は、本発明の1つの実施形態によるフラッシュメモリへの書き込みの動作を示す図である。
FLD9に対して、WD1〜W64のデータをラッチからフラッシュメモリアレーへ連続的に書き込む内部書き込み処理を実行する。
図5は、図1のシングルチップマイクロプロセッサ1の内部のフラッシュ制御ユニット(FCU)5の内部構成を示す図である。
2 中央処理ユニット(CPU)
3 ランダムアクセスメモリ(RAM)
4 バスコントローラ(BSC)
FLM フラッシュモジュール
5 プログラム格納フラッシュ
6 プログラム格納フラッシュ
7 プログラム格納フラッシュ読み出しバッファ
8 フラッシュ制御ユニット
9 データ格納フラッシュ
10 システムコントローラ(SYSC)
MD0〜MD2 モード端子
11 周辺回路(PRHRL)
12 I/Oポート(IOP)
内部バスIBUS 内部バス
周辺バスPBUS 周辺バス
EXBUS 外部バス
Claims (12)
- メインCPUと、電気的に書き込み及び消去可能な不揮発性メモリモジュールとを具備してなり、
前記不揮発性メモリモジュールは、不揮発性メモリと、不揮発制御ユニットとを含み、
前記メインCPUから発行されたコマンドに応答して前記不揮発制御ユニットは前記不揮発性メモリの書き込み及び消去の制御を行うものであり、
前記不揮発性メモリは、前記メインCPUが実行するプログラムを格納するプログラム格納不揮発性メモリと、前記メインCPUによる前記プログラムの命令実行結果のデータを格納するデータ格納不揮発性メモリとを含み、
前記不揮発制御ユニットによる前記プログラム格納不揮発性メモリへのプログラム書き込みのデータサイズは、前記不揮発制御ユニットによる前記データ格納不揮発性メモリへのデータ書き込みのデータサイズと異なるサイズに設定され、
前記メインCPUは前記不揮発制御ユニットに前記プログラム格納不揮発性メモリへのプログラム書き込みの要求を行う際に前記プログラム書き込みのデータサイズに対応する第1のサイズ情報を前記不揮発制御ユニットへ供給して、
前記メインCPUは前記不揮発制御ユニットに前記データ格納不揮発性メモリへのデータ書き込みの要求を行う際に前記データ書き込みのデータサイズに対応する第2のサイズ情報を前記不揮発制御ユニットへ供給して、
前記不揮発制御ユニットは前記メインCPUから供給される前記第1のサイズ情報および前記第2のサイズ情報に応答して前記不揮発性メモリの前記プログラム格納不揮発性メモリおよび前記データ格納不揮発性メモリへのプログラムおよびデータの書き込みを実行する半導体集積回路。 - 前記不揮発制御ユニットによる前記プログラム格納不揮発性メモリへのプログラム書き込みの前記データサイズは、前記不揮発制御ユニットによる前記データ格納不揮発性メモリへのデータ書き込みの前記データサイズよりも大きくされた請求項1記載の半導体集積回路。
- 前記データ格納不揮発性メモリは少なくとも1個のフラッシュメモリを含み、前記プログラム格納不揮発性メモリは少なくとも2個のフラッシュメモリを含む請求項1または請求項2のいずれかに記載の半導体集積回路。
- 前記メインCPUから供給される動作モードに応答して前記不揮発制御ユニットは書き込みデータを前記プログラム格納不揮発性メモリの前記2個のフラッシュメモリへシリアルにデータ転送するものである請求項3に記載の半導体集積回路。
- 前記メインCPUから供給される他の動作モードに応答して前記不揮発制御ユニットは書き込みデータを前記プログラム格納不揮発性メモリの前記2個のフラッシュメモリへインターリーブにより交互にデータ転送するものである請求項3に記載の半導体集積回路。
- 前記不揮発制御ユニットは、サブCPUと、コントロールメモリとを含み、
前記プログラム格納不揮発性メモリには、前記不揮発制御ユニットの前記サブCPUによる前記不揮発性メモリの書き込みおよび消去を制御する書き込み・消去制御プログラムが格納され、
システム起動時には前記プログラム格納不揮発性メモリに格納された前記書き込み・消去制御プログラムが前記不揮発制御ユニットの前記コントロールメモリへ転送され、
前記不揮発性メモリの書き込み及び消去の制御は前記メインCPUから発行されたコマンドに応答して前記不揮発制御ユニットの前記サブCPUが前記コントロールメモリに転送された書き込み・消去制御プログラムの命令を実行することにより行われるものである請求項1から請求項5のいずれかに記載の半導体集積回路。 - メインCPUと、電気的に書き込み及び消去可能な不揮発性メモリモジュールとを具備してなり、
前記不揮発性メモリモジュールは、不揮発性メモリと、不揮発制御ユニットとを含み、
前記メインCPUから発行されたコマンドに応答して前記不揮発制御ユニットは前記不揮発性メモリの書き込み及び消去の制御を行うものであり、
前記不揮発性メモリは、前記メインCPUが実行するプログラムを格納するプログラム格納不揮発性メモリと、前記メインCPUによる前記プログラムの命令実行結果のデータを格納するデータ格納不揮発性メモリとを含み、
前記不揮発制御ユニットによる前記プログラム格納不揮発性メモリへのプログラム書き込みのデータサイズは、前記不揮発制御ユニットによる前記データ格納不揮発性メモリへのデータ書き込みのデータサイズと異なるサイズに設定され、
前記メインCPUは前記不揮発制御ユニットに前記プログラム格納不揮発性メモリへのプログラム書き込みの要求を行う際にプログラム書き込みのデータサイズに対応する第1のサイズ情報を前記不揮発制御ユニットへ供給して、
前記メインCPUは前記不揮発制御ユニットに前記データ格納不揮発性メモリへのデータ書き込みの要求を行う際にデータ書き込みのデータサイズに対応する第2のサイズ情報を前記不揮発制御ユニットへ供給して、
前記不揮発制御ユニットは前記メインCPUから供給される前記第1のサイズ情報および前記第2のサイズ情報に応答して前記不揮発性メモリの前記プログラム格納不揮発性メモリおよび前記データ格納不揮発性メモリへのプログラムおよびデータの書き込みを実行するシングルチップマイクロコンピュータ。 - 前記不揮発制御ユニットによる前記プログラム格納不揮発性メモリへのプログラム書き込みの前記データサイズは、前記不揮発制御ユニットによる前記データ格納不揮発性メモリへのデータ書き込みの前記データサイズよりも大きくされた請求項7に記載のシングルチップマイクロコンピュータ。
- 前記データ格納不揮発性メモリは少なくとも1個のフラッシュメモリを含み、前記プログラム格納不揮発性メモリは少なくとも2個のフラッシュメモリを含む請求項7または請求項8のいずれかに記載のシングルチップマイクロコンピュータ。
- 前記メインCPUから供給される動作モードに応答して情報前記不揮発制御ユニットは書き込みデータを前記プログラム格納不揮発性メモリの前記2個のフラッシュメモリへシリアルにデータ転送するものである請求項9に記載のシングルチップマイクロコンピュータ。
- 前記メインCPUから供給される他の動作モードに応答して前記不揮発制御ユニットは書き込みデータを前記プログラム格納不揮発性メモリの前記2個のフラッシュメモリへインターリーブにより交互にデータ転送するものである請求項9に記載のシングルチップマイクロコンピュータ。
- 前記不揮発制御ユニットは、サブCPUと、コントロールメモリとを含み、
前記プログラム格納不揮発性メモリには、前記不揮発制御ユニットの前記サブCPUによる前記不揮発性メモリの書き込みおよび消去を制御する書き込み・消去制御プログラムが格納され、
システム起動時には前記プログラム格納不揮発性メモリに格納された前記書き込み・消去制御プログラムが前記不揮発制御ユニットの前記コントロールメモリへ転送され、
前記不揮発性メモリの書き込み及び消去の制御は前記メインCPUから発行されたコマンドに応答して前記不揮発制御ユニットの前記サブCPUが前記コントロールメモリに転送された書き込み・消去制御プログラムの命令を実行することにより行われるものである請求項7から請求項11のいずれかに記載のシングルチップマイクロコンピュータ。
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WO2004023385A1 (ja) * | 2002-08-29 | 2004-03-18 | Renesas Technology Corp. | 半導体処理装置及びicカード |
JP2004273117A (ja) * | 2004-05-19 | 2004-09-30 | Ricoh Co Ltd | 複合化フラッシュメモリを搭載した半導体装置及び携帯用機器 |
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