JP4455593B2 - データプロセッサ - Google Patents
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Description
2 内部バス
3 CPU
6 バスステートコントローラ(メモリコントローラ)
7 外部バス
8 フラッシュメモリ(メモリ)
10 内部バスインタフェース回路
11 外部バスインタフェース回路
13 アクセス制御ステートマシン
14 ウェイト制御回路
15 バースト制御回路
16 制御レジスタ
17 制御レジスタ
18 バースト休止検出回路
19 バーストアドレス生成回路
20 メモリアレイ
25 出力バッファ(バーストバッファ)
28 制御回路
30 バースト動作の引き延ばし指示信号
31 バースト中を示す信号
33 アドレス制御ロジック
34 アドレスカウンタ
35 バースト休止判定回路
36 バースト回数カウンタ
Claims (7)
- 中央処理装置と、外部バスを介して外部に接続されるメモリを制御可能なメモリコントローラと、を有するデータプロセッサであって、
前記メモリは、アドレス信号の下位側所定ビット数分のアドレス範囲のデータを一時的に保持することができるバッファを有し、アクセスアドレスが前記アドレス範囲で変化するアクセス要求に対して前記バッファと外部との間のデータ転送によってデータの入出力を行うバースト動作が可能にされ、
前記メモリコントローラは前記メモリを制御するとき、チップイネーブル信号、アウトプットイネーブル信号、及び前記アドレス信号を、前記外部バスを介して前記メモリへ出力し、
前記メモリコントローラは、前記メモリをバースト動作させてリードアクセスしているとき、前記下位側所定ビット数よりも上位のビットの変化から前記アドレス範囲を超えることで前記外部に接続されるメモリのバッファの境界を跨いだバーストアクセスを検出して休止信号が出力されたとき、前記チップイネーブル信号を出力し続け、前記アウトプットイネーブル信号を一旦ネゲートしてバースト動作を休止し、再び前記アウトプットイネーブル信号をアサートして、前記メモリのバースト動作を継続可能とするアクセス制御を行い、
前記メモリコントローラは、バースト回数を指定するフィールド、前記外部バスのバス幅を指定するフィールド、バースト2回目以降のアクセスタイムを指定するフィールド、メモリタイプを指定するフィールド、チップイネーブル信号をアサートしてからアウトプットイネーブル信号をアサートするまでに挿入するウェイトサイクル数を指定するフィールド、及びアウトプットイネーブル信号をアサートしてからデータを読み込むまでに挿入するウェイトサイクル数を指定するフィールドを備えたレジスタを有し、
前記メモリコントローラは、前記レジスタで指定されたバースト回数を計測するバースト回数カウンタと、前記中央処理装置からの開始アドレスに応じてバースト動作のアドレス信号を生成する回路と、前記アドレス範囲を超えるアクセスを検出するバースト休止検出回路を有し、
前記アドレス範囲を超えるアクセスを検出して前記バースト動作を休止した後、前記バースト回数カウンタは、前記レジスタに指定されたバースト回数に到達するまで計数を継続し、
前記バースト休止検出回路は、前記バースト回数カウンタと、前記レジスタに指定された前記バースト回数、前記バス幅、前記メモリタイプ及び、アクセス先のアドレス、アクセスサイズの情報および、前記前記バースト回数カウンタの計測値を元に、前記バッファが保持するデータのアドレス範囲を超えるリード要求を検出したときにバースト動作の休止を示す前記休止信号を生成するバースト休止判定回路を有するデータプロセッサ。 - 前記メモリコントローラは、前記休止信号に応じて、前記レジスタに指定されたチップイネーブル信号をアサートしてからアウトプットイネーブル信号をアサートするまでに挿入するウェイトサイクル数の期間、前記アウトプットイネーブル信号をネゲートする請求項1記載のデータプロセッサ。
- 前記メモリコントローラは、前記中央処理装置から前記開始アドレスを受けてリードアクセスを指示されることによって、前記レジスタの設定値に従って前記メモリに対するバースト動作を制御する請求項2記載のデータプロセッサ。
- 前記メモリコントローラを介して前記メモリをアクセス可能なダイレクト・メモリ・アクセス・コントローラを有する請求項3記載のデータプロセッサ。
- 前記レジスタの設定値で指定可能なバースト回数は、前記バッファの記憶容量をmバイト、前記外部バスのビット数をnバイトとするとき、最大でm/nとされる請求項4記載のデータプロセッサ。
- 前記メモリはフラッシュメモリ、EEPROM、マスクROMおよびSRAMから選ばれた単数又は複数のメモリである請求項5記載のデータプロセッサ。
- 前記メモリコントローラは、前記レジスタのバースト回数の指定値に到達するまで前記バースト動作を継続し、前記バースト動作が継続する間、前記チップセレクト信号を出力する請求項6記載のデータプロセッサ。
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