KR20000003982A

KR20000003982A - 반도체 장치의 데이터 출력 회로 및 방법

Info

Publication number: KR20000003982A
Application number: KR1019980025290A
Authority: KR
Inventors: 이종렵
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1998-06-30
Filing date: 1998-06-30
Publication date: 2000-01-25
Also published as: KR100505454B1

Abstract

본 발명에 의한 반도체 장치의 데이터 출력 회로 및 방법은 반도체 제조 공정상의 편차에 기인하여 발생하는 감지 증폭기 특성 변화에 따른 문제, 예를 들어 오류 데이터의 출력 및 데이터 출력의 지연 등과 같은 문제를 해결할 수 있다. 반도체 장치의 데이터 출력 회로는 반도체 장치에 있어서, 데이터 라인 및 반전 데이터 라인; 상기 데이터 라인 및 상기 반전 데이터 라인에 결합되어 그들간의 전압 차를 감지 및 증폭하는 감지 증폭기; 소정 기준 전압을 발생하는 기준 전압 발생기; 상기 감지 증폭기의 출력과 상기 기준 전압을 비교하여 그 비교 결과에 근거하여 출력 인에이블 신호를 발생하는 비교처리부; 및 상기 출력 인에이블 신호에 의해 활성화되는 데이터 출력 버퍼를 포함하여 구성된다.

Description

반도체 장치의 데이터 출력 회로 및 방법

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 메모리 장치에서 데이터 출력 회로 및 방법에 관한 것이다.

반도체 메모리 장치는 각각 데이터를 저장하고 있는 다수의 메모리 셀을 포함하여 구성되는 것으로, 고집적화 및 고속화가 요구된다. 본 발명은 특히 데이터 출력 동작에 있어서의 고속화를 달성함과 동시에, 안정적이고 오류 없는 데이터를 출력하기 위한 회로 및 방법에 관한 것이다.

도 1은 본 발명에 따른 데이터 출력 회로를 적용할 수 있는 반도체 메모리 장치의 일 예를 나타낸 것이며, 도 2는 이의 동작을 설명하기 위한 타이밍도이다.

도 1을 참조하면, 반도체 메모리 장치는 복수의 메모리 셀(122, ..., 124)들이 비트 라인(BL) 및 반전 비트 라인(/BL) 사이에 결합되어 있다. 각 메모리 셀(122, ..., 124)은 또한 상응하는 워드 라인(WL[0}, ..., WL[N-1])에 결합되어 있다. 비트 라인(BL) 및 반전 비트 라인(/BL) 상에는 각각 칼럼 게이트로서 NMOS 트랜지스터(M132, M134)가 결합되어 있다. 감지 증폭기(126)가 비트 라인(BL) 및 반전 비트 라인(/BL) 사이에 결합되어 있으며, 데이터 출력 버퍼(140)는 칼럼 게이트인 NMOS 트랜지스터(M132, M134)를 통해 비트 라인(BL) 및 반전 비트 라인(/BL)에 결합되어 있다. 또한, 비트 라인(BL)과 반전 비트 라인(/BL)에는 프리차지/등화기(110)가 결합되어 있다.

이어서 도 2를 참조하여, 도 1에 도시된 반도체 메모리 장치에서 데이터 출력 동작을 살펴보기로 한다. 프리차지/등화 신호(PEQ)가 "하이" 레벨 활성화되면 그 안에 포함된 NMOS 트랜지스터들이 턴온되어 비트 라인(BL) 및 반전 비트 라인(/BL)은 전원 전압(VDD)으로 프리차지/등화된다. 프리차지/등화 신호(PEQ)는, 외부에서 입력되는 어드레스 신호(AD)의 천이에 의해 트리거되어 소정 기간동안 활성화되는 펄스 신호이다. 프리차지/등화 신호(PEQ)가 "로우" 레벨이 되고, 복수의 워드 라인(WL[0}, ..., WL[N-1])들 중 어느 하나가 선택적으로 "하이" 레벨로 활성화되어, 셀에 포함된 커패시턴스와 비트 라인 커패시턴스간의 차지 쉐어링에 의해, 해당되는 셀(122 또는 124)에 저장되어 있는 데이터에 따른 전압이 비트 라인(BL) 및 반전 비트 라인(/BL)에 각각 유기된다. 이 때 센스 인에이블 신호(SE)가 "하이" 레벨이 되어 감지 증폭기(126)가 활성화되면, 비트 라인(BL) 및 반전 비트 라인(/BL)의 전압이 감지 및 증폭된다.

한편, 도 2에서 참조 부호 SAO 및 /SAO는 감지 증폭기(126)에 의해 감지 및 증폭되어 출력되는 신호를 나타내는 것이다. 이와 같이 감지 증폭기(126)가 동작되는 상태에서, 칼럼 게이트 신호(COL)가 "하이" 레벨로 활성화되면, NMOS 트랜지스터(M132, M134)가 턴온되고, 그에 따라 감지 증폭기(126)의 출력들이 데이터 출력 버퍼(140)로 인가된다. 여기서, 데이터 출력 버퍼(140)는 출력 인에이블 신호(OE)에 의해 활성화되며, 데이터 출력 버퍼(140)가 활성화되기 전에 감지 증폭기(126)에 의해 비트 라인(BL) 및 반전 비트 라인(/BL)의 신호가 데이터로서 출력되기에 충분할 만큼 증폭될 필요가 있다. 출력 인에이블 신호(OE)가 "하이" 레벨로 활성화되어 데이터 출력 버퍼(140)가 동작하여 데이터(DOUT)가 출력된다.

여기서, 워드 라인(WL[0}, ..., WL[N-1]), 센스 인에이블 신호(SE), 칼럼 게이트 신호(COL) 및 출력 인에이블 신호(OE)는, 위에서 설명한 프리차지/등화 신호(PEQ)와 마찬가지로, 외부에서 인가되는 어드레스 신호(AD)의 천이에 응답하여 활성화되되, 그로부터 각각 그에 적합한 시차들을 두고 활성화된다. 어드레스 천이 시점으로부터 각 신호들의 활성화 시점(즉, "하이" 레벨 액티브 신호인 경우, 상승 엣지(rising edge))까지의 시차는, 컴퓨터 시뮬레이션을 통해 미리 정해진다. 즉, 감지 증폭기(126)의 출력이 데이터 출력으로서 적절한 정도로 감지 증폭될 것이라고 기대되는 시점에서 출력 인에이블 신호(OE)가 "하이" 레벨이 되도록 된다.

그러나, 감지 증폭기(126)는 반도체 제조 공정에 의해서 특성이 매우 민감하게 변하기 때문에, 감지 증폭기의 동작과 출력 인에이블 신호(OE)의 활성화 시점이 적절하게 부합하지 못하게 되는 경우가 발생할 수 있다. 이를 도 6 내지 도 8을 통해서 후술하기로 한다.

도 3은 본 발명에 따른 데이터 출력 회로를 적용할 수 있는 반도체 메모리 장치의 다른 예를 나타낸 것이다. 반도체 메모리 장치는 고집적화가 진행될수록 메모리 셀들을 보다 계층적으로 구성할 필요가 발생한다. 따라서, 도 1에서와 같이 메모리 셀에 결합되어 있는 비트 라인(BL) 및 반전 비트 라인(/BL)이, 칼럼 게이트인 NMOS 트랜지스터(M132, M134)를 통해 바로 데이터 출력 버퍼에 결합되기보다는, 물리적으로 여러 계층의 라인들을 경유하여 데이터 출력 버퍼에 결합하는 것이 일반적이다. 도 3은 그 중에서 특히 계층 레벨이 2인 경우를 나타낸 것이다.

도 3을 참조하면, 각각 하나의 비트 라인(BL[0], ..., BL[M-1])과 하나의 반전 비트 라인(/BL[0], ..., /BL[M-1])으로 구성된 복수의 비트라인쌍들이 포함되어 있다. 각 비트 라인쌍에는 프리차지/등화기(110A, ..., 110B), 복수의 메모리 셀들 및 비트 라인 감지 증폭기(126A, ..., 126B)가 결합되어 있다. 이러한 비트 라인쌍들은 해당 칼럼 게이트들(M132, M134, ..., M136, M138)을 통해 데이터 라인(DL) 및 반전 데이터 라인(/DL)에 결합되어 있다. 데이터 라인(DL) 및 반전 데이터 라인(/DL)에는 데이터 라인 프리차지/등화기(220), 데이터 라인 감지 증폭기(210) 및 데이터 출력 버퍼(230)이 결합되어 있다.

도 4는 도 2에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 신호들의 파형도로서, 이를 참조하여, 도 3의 반도체 메모리 장치의 동작을 설명하기로 한다.

도 4에서, 어드레스 신호(AD)의 천이가 감지되면 비트 라인 프리차지/등화 신호(BPEQ)가 "하이" 레벨로 활성화되고, 그에 의하여 비트 라인 프리차지/등화기(110A, 110B)에 포함된 NMOS 트랜지스터들이 턴온되어 비트 라인 및 반전 비트 라인들이 전원 전압(VDD)으로 프리차지/등화된다. 이어서, 선택적으로 워드 라인(WL)이 "하이" 레벨로 활성화되고, 소정 시간 경과 후 비트 라인 센스 인에이블 신호(BSE)가 "하이" 레벨이 되어 비트 라인 감지 증폭기(126A, 126B)가 활성화된다. 그에 따라, 비트 라인(BL) 및 반전 비트 라인(/BL)이 감지 및 증폭된다.

한편, 어드레스 신호(AD)의 천이로부터 소정 시간 후 데이터 라인 프리차지/등화 신호(DPEQ)가 일정 시간 "하이" 레벨로 활성화되어, 데이터 라인(DL) 및 반전 데이터 라인(/DL)이 전원 전압(VDD)으로 프리차지 및 등화된다.

비트 라인(BL) 및 반전 비트 라인(/BL)이 충분히 감지 및 증폭된 상태에서 복수의 칼럼 게이트 신호들(COL[0], ..., COL[M-1]) 중 어느 하나가 선택적으로 "하이" 레벨로 활성화되어, 상응하는 NMOS 트랜지스터(M132, M134 또는 M136, M138)를 턴온시킨다. 그에 의하여, 해당되는 비트 라인 및 반전 비트 라인에 데이터 라인 및 반전 데이터 라인에 각각 전기적으로 결합하게 된다. 한편, 메모리 셀에 저장되어 있던 데이터가 비트 라인쌍을 거쳐 데이터 라인쌍으로 전달되는 과정에서, 신호 감쇄가 일어나므로, 다시 신호를 증폭할 필요가 발생한다. 이러한 증폭을 수행하는 것이 데이터 라인 감지 증폭기(210)이다. 데이터 라인 센스 인에이블 신호(DSE)가 "하이" 레벨로 활성화되면, 데이터 라인 감지 증폭기(210)가 동작하여 데이터 라인(DL) 및 반전 데이터 라인(/DL)의 전압이 감지 및 증폭되어 데이터 출력 버퍼(230)로 인가된다. 데이터 출력 버퍼(230)는 "하이" 레벨로 활성화되는 출력 인에이블 신호(OE)에 응답하여 데이터(DOUT)를 출력한다.

도 3에 도시된 반도체 메모리 장치도, 도 1에 도시된 반도체 메모리 장치와 마찬가지로, 컴퓨터 시뮬레이션 결과에 기초하여, 각 신호들의 활성화 시점이 어드레스 천이 시점으로부터 일정 시간 후로 각각 결정된다. 따라서, 반도체 제조 공정상의 편차로 인하여, 감지 증폭기들의 특성이 달라지게 되고, 그에 따른 출력 오동작 문제가 발생하게 된다. 이에 대해서는 후술하기로 한다.

도 5는 감지 증폭기(310)의 동작과 데이터 출력 버퍼(320)의 동작간의 관계를 설명하기 위한 도면이다.

도 1 내지 도 4에서 살펴본 바와 같이, 메모리 셀로부터 독출된 데이터는 비트 라인쌍 또는 데이터 라인쌍을 경유하여 데이터 출력 버퍼로 인가되며, 필요에 따라 각 라인쌍 사이에 감지 증폭기를 설치하여 데이터를 감지 및 증폭하게 된다. 이러한 반도체 메모리 장치의 전체적인 구조는 단지 도 1 및 도 3에 도시된 반도체 메모리 장치에 국한되는 것이 아니다. 예를 들어, 비트 라인을 보다 계층적으로 구성할 수 있으며, 이 경우에 신호 전달 경로가 길어지게 되면, 필요에 따라 감지증폭기를 상응하는 신호 라인 쌍 사이에 설치하게 된다. 또 메모리 셀로부터 독출된 데이터가 전달되는 한, 각 신호 라인의 이름은 비트 라인이어도 되고, 데이터 라인이어도 되고, 그 밖의 다른 이름을 사용할 수도 있다. 단, 여기서는 이러한 신호 라인들을 대표적으로 데이터 라인 및 반전 데이터 라인이라고 부르기로 한다.

요컨대, 메모리 셀로부터 독출된 데이터는 데이터 라인 및 반전 데이터 라인에 실리게 되고 감지 증폭기(310)에 의해서 감지 및 증폭되어 데이터 출력 버퍼(310)로 인가되게 된다. 여기서, 설명의 편이를 위하여, 감지증폭기(310)의 출력을 각각 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)라 부르기로 한다. 데이터 출력 버퍼(320)는 출력 인에이블 신호(OE)가 "하이" 레벨로 활성화되면 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)에 따른 데이터를 출력한다.

그런데, 위에서도 언급한 바와 같이, 반도체 제조 공정상의 편차로 인하여 감지 증폭기의 특성이 달라지는 문제점이 있다. 감지 증폭기의 특성은 특히 온도, 전압 조건에 따라 동작 속도가 변하는 문제점이 있다. 그에 따라, 미리 컴퓨터 시뮬레이션에 근거하여 산출한 출력 인에이블 신호(OE)의 활성화 타이밍이 부적절한 경우가 발생하게 된다. 이를 도 6 내지 도 8을 통해서 살펴보기로 한다.

도 6은 감지 증폭기의 동작이 충분히 이루어지기 전에 출력 인에이블 신호(OE)가 신호가 "하이" 레벨로 활성화되는 경우를 나타내고 있다. 이러한 경우에, 출력 인에이블 신호(OE)가 "하이" 레벨로 활성화되면, 데이터 출력 버퍼가 동작하게 되어, 오류 데이터가 출력되다가 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)가 충분히 감지 및 증폭된 후에 비로소 정상적인 데이터가 출력된다. 도면에서 빗금으로 표시된 부분은 오류 데이터가 출력될 수 있는 기간을 나타낸 것이다.

이와 반대로, 도 7에서와 같이, 출력 인에이블 신호(OE)가 지나치게 늦게 활성화되는 경우를 상정할 수 있다. 여기서는, 출력 인에이블 신호(OE)가 활성화되는 시점에서 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)가 이미 데이터를 상실한 후이므로, 데이터 출력 버퍼는 오동작을 하게 된다.

또한, 도 8에서와 같이, 출력 인에이블 신호(OE)가 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)가 충분히 감지 및 증폭되고나서 일정한 지연을 두고 "하이" 레벨로 활성화되는 경우에는 그 지연 시간만큼 동작 속도가 저하되는 문제점을 일으키게 된다.

따라서, 본 발명의 목적은 데이터 출력 버퍼의 오동작을 방지할 수 있는 반도체 장치의 데이터 출력 회로 및 방법을 제공하는 것이다.

본 발명의 다른 목적은 데이터 출력 속도를 개선할 수 있는 반도체 장치의 데이터 출력 회로 및 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 안정적으로 동작할 수 있는 반도체 장치의 데이터 출력 회로 및 방법을 제공하는 것이다.

도 1은 본 발명에 따른 데이터 출력 회로를 적용할 수 있는 반도체 메모리 장치의 일 예를 나타내는 도면.

도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 신호들의 파형도.

도 3은 본 발명에 따른 데이터 출력 회로를 적용할 수 있는 반도체 메모리 장치의 다른 예를 나타내는 도면.

도 4는 도 2에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 신호들의 파형도.

도 5는 감지 증폭기와 데이터 출력 버퍼의 상호 동작 관계를 설명하기 위한 도면.

도 6 내지 도 8은 출력 인에이블 신호의 활성화 시점과 데이터 출력 버퍼의 동작과의 관계를 설명하기 위한 도면.

도 9는 본 발명의 일 실시예에 따른 반도체 장치의 데이터 출력 회로를 나타내는 블록도.

도 10은 도 9에 도시된 반도체 장치의 데이터 출력 회로의 상세 회로도.

도 11은 도 9 및 도 10에 도시된 반도체 장치의 데이터 출력 회로에서 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)와 출력 인에이블 신호(OE)의 관계를 설명하기 위한 도면.

도 12는 도 9 및 도 10에 도시된 반도체 장치의 데이터 출력 회로의 동작을 설명하기 위한 파형도.

도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 데이터 출력 회로를 나타내는 블록도.

도 14는 도 13에 도시된 반도체 장치의 데이터 출력 회로에서 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)와 출력 인에이블 신호(OE)의 관계를 설명하기 위한 도면.

도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 데이터 출력 회로를 나타내는 블록도.

도 16은 도 15에 도시된 반도체 장치의 데이터 출력 회로에서 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)와 출력 인에이블 신호(OE)의 관계를 설명하기 위한 도면.

<도면의 주요 부분에 대한 부호의 설명>

110 …프리차지/등화기

126, 210, 310 … 감지 증폭기

140, 230, 320 … 데이터 출력 버퍼

410, 620 … 기준 전압 발생기

510 …제1 기준 전압 발생기

520 …제2 기준 전압 발생기

420, 430, 530, 540, 550, 560, 630 …비교기

610 …전압차 발생기

상기한 목적들을 달성하기 위하여, 본 발명의 한 측면에 따른 반도체 장치의 데이터 출력 회로는 데이터 라인 및 반전 데이터 라인; 상기 데이터 라인 및 상기 반전 데이터 라인에 결합되어 그들간의 전압차를 감지 및 증폭하는 감지 증폭기; 소정 기준 전압을 발생하는 기준 전압 발생기; 상기 감지 증폭기의 출력과 상기 기준 전압을 비교하여 그 비교 결과에 근거하여 출력 인에이블 신호를 발생하는 비교처리부; 및 상기 출력 인에이블 신호에 의해 활성화되는 데이터 출력 버퍼를 포함하여 구성된다.

상기 데이터 라인 및 상기 반전 데이터 라인은 전원 전압으로 프리차지하는 프리차지 회로를 더 포함할 수 있으며, 기준 전압은 바람직하게는 상기 전원 전압의 0.05배로 설정할 수 있다.

본 발명의 일 실시예에 따르면, 상기 감지 증폭기는 제1 감지증폭신호 및 제2 감지증폭신호를 출력하고, 상기 비교처리부는 상기 제1 감지 증폭 신호가 상기 기준 전압 이하인 경우에 활성화되는 제1 비교 신호를 출력하는 제1 비교기; 상기 제2 감지 증폭 신호가 상기 기준 전압 이하인 경우에 활성화되는 제2 비교 신호를 출력하는 제2 비교기; 및 제1 비교 신호 및 제2 비교 신호 중 어느 하나가 활성화인 경우에 활성화되는 상기 출력 인에이블 신호를 발생하여 상기 데이터 출력 버퍼로 인가하는 논리 수단을 포함하여 구성된다.

본 발명의 다른 실시예에 따르면, 상기 데이터 라인 및 상기 반전 데이터 라인은 복수의 메모리 셀들이 결합되는 비트 라인 및 반전 비트 라인일 수 있다.

상기 목적을 달성하기 위하여, 본 발명의 다른 측면에 의한 반도체 장치의 데이터 출력 회로는, 데이터 라인 및 반전 데이터 라인; 상기 데이터 라인 및 상기 반전 데이터 라인에 결합되어 그들간의 전압차를 감지 및 증폭하는 감지 증폭기; 소정 제1 기준 전압 및 제2 기준 전압을 각각 발생하는 복수의 기준 전압 발생기; 상기 감지 증폭기의 출력과 상기 제1 및 제2 기준 전압을 각각 비교하여 그 비교 결과들에 근거하여 출력 인에이블 신호를 발생하는 비교처리부; 및 상기 출력 인에이블 신호에 의해 활성화되는 데이터 출력 버퍼를 포함한다.

여기서, 상기 데이터 라인 및 상기 반전 데이터 라인을 1/2 전원 전압으로 프리차지하는 프리차지 회로를 더 포함할 수 있다. 또한, 상기 제1 기준 전압은 상기 1/2 전원 전압 보다 크고 전원 전압 보다 작으며; 상기 제2 기준 전압은 상기 1/2 전원 전압 보다 작고 접지 전압 보다 크게 설정할 수 있으며, 바람직하게는 상기 제1 기준 전압은 0.95 전원 전압이고, 상기 제2 기준 전압은 0.05 전원 전압으로 설정할 수 있다. 또한, 상기 감지 증폭기는 제1 감지 증폭 신호 및 제2 감지 증폭 신호를 출력하고, 상기 비교 처리부는 상기 제1 감지 증폭 신호가 상기 제1 기준 전압 이상인 경우에 활성화되는 제1 비교 신호를 출력하는 제1 비교기; 상기 제1 감지 증폭 신호가 상기 제2 기준 전압 이하인 경우에 활성화되는 제2 비교 신호를 출력하는 제2 비교기; 상기 제2 감지 증폭 신호가 상기 제1 기준 전압 이상인 경우에 활성화되는 제3 비교 신호를 출력하는 제3 비교기; 상기 제2 감지 증폭 신호가 상기 제2 기준 전압 이하인 경우에 활성화되는 제4 비교 신호를 출력하는 제4 비교기; 및 상기 제1 비교 신호 및 상기 제3 비교 신호 중 어느 하나가 활성화되고, 상기 제2 비교 신호 및 상기 제4 비교 신호 중 어느 하나가 활성화될 때, 상기 출력 인에이블 신호를 활성화시켜 상기 데이터 출력 버퍼로 인가하는 논리 수단을 포함할 수 있다.

일 실시예에 따르면, 본 발명에 따른 반도체 장치의 데이터 출력 회로는 모든 신호 라인쌍에 설치하지 않고 가장 신호 전달 경로가 긴 감지 증폭기와 그에 상응하는 데이터 출력 버퍼에 관련된 부분에만 구성할 수 있다.

본 발명의 또 다른 측면에 의하면, 데이터 라인 및 반전 데이터 라인; 상기 데이터 라인 및 상기 반전 데이터 라인에 결합되어 그들간의 전압차를 감지 및 증폭하여 제1 감지 증폭 신호 및 제2 감지 증폭 신호를 출력하는 센스 증폭기; 소정 기준 전압을 발생하는 기준 전압 발생기; 상기 제1 감지 증폭 신호 및 제2 감지 증폭 신호의 차신호를 출력하는 전압차 발생기; 상기 차신호가 상기 기준 전압 이상인 경우에 활성화되는 출력 인에이블 신호를 발생하는 비교처리부; 및 상기 출력 인에이블 신호에 의해 활성화되는 데이터 출력 버퍼를 포함하는 반도체 장치의 데이터 출력 회로가 제공된다. 여기서, 상기 기준 전압은 바람직하게는 0.95 전원 전압으로 설정할 수 있다.

본 발명의 또 다른 측면에 따르면, 복수의 메모리 셀에 결합되어 있는 데이터 라인 및 반전 데이터 라인과, 상기 데이터 라인 및 상기 반전 데이터 라인에 결합되어 그들간의 전압차를 감지 및 증폭하는 센스 증폭기와, 상기 센스 증폭기에 결합되어 데이터를 출력하는 데이터 출력 버퍼를 포함하는 반도체 메모리 장치에서 데이터를 출력하는 방법에 있어서, 상기 데이터 라인 및 상기 반전 데이터 라인을 프리차징하는 단계; 상기 복수의 메모리 셀 중 어느 하나를 선택적으로 상기 데이터 라인 및 상기 반전 데이터 라인에 전기적으로 결합시키는 단계; 상기 센스 증폭기를 활성화시켜 상기 데이터 라인 및 상기 반전 데이터 라인에 실려있는 데이터를 감지 증폭하여 제1 감지 증폭 신호 및 제2 감지 증폭 신호를 각각 발생하는 단계; 소정 기준 전압을 발생하는 단계; 상기 제1 감지 증폭 신호 및 제2 감지 증폭 신호와 상기 기준 전압을 비교하는 단계; 상기 비교하는 단계의 결과에 근거하여 출력 인에이블 신호를 발생하는 단계; 및 상기 출력 인에이블 신호에 의해 상기 데이터 출력 버퍼를 활성화시켜 데이터를 출력하는 단계를 포함하는 반도체 장치의 데이터 출력 방법이 제공한다.

본 발명의 또 다른 측면에 따르면, 복수의 메모리 셀에 결합되어 있는 데이터 라인 및 반전 데이터 라인과, 상기 데이터 라인 및 상기 반전 데이터 라인에 결합되어 그들간의 전압차를 감지 및 증폭하는 센스 증폭기와, 상기 센스 증폭기에 결합되어 데이터를 출력하는 데이터 출력 버퍼를 포함하는 반도체 메모리 장치에서 데이터를 출력하는 방법에 있어서, 상기 데이터 라인 및 상기 반전 데이터 라인을 프리차징하는 단계; 상기 복수의 메모리 셀 중 어느 하나를 선택적으로 상기 데이터 라인 및 상기 반전 데이터 라인에 전기적으로 결합시키는 단계; 상기 센스 증폭기를 활성화시켜 상기 데이터 라인 및 상기 반전 데이터 라인에 실려있는 데이터를 감지 증폭하여 제1 감지 증폭 신호 및 제2 감지 증폭 신호를 각각 발생하는 단계; 소정 제1 기준 전압 및 제2 기준 전압을 발생하되, 상기 제1 기준 전압은 상기 프리차지시키는 전압 이상이고 상기 제2 기준 전압은 상기 프리차지 전압 이하가 되도록 하는 단계; 상기 제1 감지 증폭 신호 및 제2 감지 증폭 신호의 어느 하나와 상기 제1 기준 전압 및 제2 기준 전압의 어느 하나를 각각 비교하는 단계; 상기 비교하는 단계에서 얻은 결과에 근거하여 출력 인에이블 신호를 발생하는 단계; 및 상기 출력 인에이블 신호에 의해 상기 데이터 출력 버퍼를 활성화시켜 데이터를 출력하는 단계를 포함하는 반도체 장치의 데이터 출력 방법이 제공된다.

이어서, 첨부한 도면들을 참조하여 본 발명의 실시예에 관하여 보다 상세히 설명하기로 한다.

도 9는 본 발명의 일 실시예에 따른 반도체 장치의 데이터 출력 회로의 일부를 나타내는 블록도이다.

도 9를 참조하면, 반도체 장치의 데이터 출력 회로는 기준 전압 발생기(410), 비교기(420, 430) 및 논리 소자(440)를 포함하여 구성되어 있다.

기준 전압 발생기(410)는 소정 기준 전압(REF)을 발생한다. 기준 전압은, 예를 들어 전원 전압의 0.05배로 설정할 수 있다. 비교기(420)는 제1 감지 증폭 신호(SAO)와 기준 전압(REF)을 비교하여, 제1 감지 증폭 신호(SAO)가 기준 전압(REF) 이하인 경우에 활성화되는 신호를 출력한다. 유사하게 비교기(430)는 제2 감지 증폭 신호(/SAO)와 기준 전압(REF)을 비교하여, 제2 감지 증폭 신호(/SAO)가 기준 전압 이하인 경우에 활성화되는 신호를 출력한다. 논리 소자(440)는 비교기(420, 430)의 출력들에 근거하여 출력 인에이블 신호(OE)를 발생한다. 출력 인에이블 신호(OE)는 비교기(420, 430)의 출력들 중 어느 하나가 활성화된 경우에 "하이" 레벨로 활성화된다. 즉, 출력 인에이블 신호(OE)는 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO) 중 어느 하나의 신호가 기준 전압(REF) 이하가 되면, "하이" 레벨로 활성화된다.

도 10은 도 9에 도시된 반도체 장치의 데이터 출력 회로의 상세 회로도이다.

도 10을 참조하면, 기준 전압 발생부(410)는 2개의 NMOS 트랜지스터들(M412, M414)을 포함하여 구성되어 있으며, 각 NMOS 트랜지스터(M412, M414)의 드레인은 그 자신의 게이트에 접속되어 있고 소스는 채널에 결합되어, 저항으로서 기능한다. 여기서, 기준 전압(REF)은 NMOS 트랜지스터(M412, M414)의 공정 상의 치수 등을 조절함으로써 설정할 수 있다.

비교기(420)는 2개의 PMOS 트랜지스터(M422, M424)와 2개의 NMOS 트랜지스터(M426, M428) 및 전류 소스(CS422)를 포함하여 구성되어 있다. PMOS 트랜지스터(M422)의 드레인은 그 자신의 게이트, NMOS 트랜지스터(M426)의 드레인 및 PMOS 트랜지스터(M424)의 게이트에 결합되어 있다. PMOS 트랜지스터(M422)의 소스-드레인 경로 및 NMOS 트랜지스터(M426)의 드레인-소스 경로는 전원 전압(VDD)과 전류 소스(CS422)의 일측 단자 사이에 직렬로 결합되어 있고, PMOS 트랜지스터(M424)의 소스-드레인 경로 및 NMOS 트랜지스터(M428)의 드레인-소스 경로는 전원 전압(VDD)과 전류 소스(CS422)의 일측 단자 사이에 직렬로 결합되어 있다. 또한, 전류 소스(CS422)의 타측 단자는 접지 전압(VSS)에 결합되어 있다. 제1 감지 증폭 신호(SAO)는 NMOS 트랜지스터(M426)의 게이트로 인가되고 기준 전압(REF)은 NMOS 트랜지스터(M428)의 게이트로 인가되며, 비교기(420)의 출력은 PMOS 트랜지스터(M424)와 NMOS 트랜지스터(M428)의 공통 드레인 단자를 통해 이루어진다. 이러한 구성을 가진 비교기(420)는 제1 감지 증폭 신호(SAO)가 기준 전압(REF) 이하가 되면 "로우" 레벨로 활성화된다(비교기(420)의 출력은 "로우" 레벨 액티브로 구성되어 있음).

유사하게, 비교기(430)는 2개의 PMOS 트랜지스터(M432, M434)와 2개의 NMOS 트랜지스터(M436, M438) 및 전류 소스(CS432)를 포함하여 구성되어 있다. PMOS 트랜지스터(M432)의 드레인은 그 자신의 게이트, NMOS 트랜지스터(M436)의 드레인 및 PMOS 트랜지스터(M434)의 게이트에 결합되어 있다. PMOS 트랜지스터(M432)의 소스-드레인 경로 및 NMOS 트랜지스터(M436)의 드레인-소스 경로는 전원 전압(VDD)과 전류 소스(CS432)의 일측 단자 사이에 직렬로 결합되어 있고, PMOS 트랜지스터(M434)의 소스-드레인 경로 및 NMOS 트랜지스터(M438)의 드레인-소스 경로는 전원 전압(VDD)과 전류 소스(CS432)의 일측 단자 사이에 직렬로 결합되어 있다. 또한, 전류 소스(CS432)의 타측 단자는 접지 전압(VSS)에 결합되어 있다. 제2 감지 증폭 신호(/SAO)는 NMOS 트랜지스터(M438)의 게이트로 인가되고 기준 전압(REF)은 NMOS 트랜지스터(M436)의 게이트로 인가되며, 비교기(430)의 출력은 PMOS 트랜지스터(M434)와 NMOS 트랜지스터(M438)의 공통 드레인 단자를 통해 이루어진다. 이러한 구성을 가진 비교기(430)는 제1 감지 증폭 신호(SAO)가 기준 전압(REF) 이하가 되면 "하이" 레벨로 활성화된다. 비교기(430)의 출력은, 비교기(420)에서와는 달리, "하이" 레벨 액티브로 구성되어 있다. 논리 소자(440)는 하나의 NAND 게이트(ND442)로 구성되어 있으며, NAND 게이트(ND422)는 비교기(420)의 출력이 "로우" 레벨이거나, 비교기(430)의 출력이 "하이" 레벨인 경우에 활성화(즉, "하이" 레벨)되는 출력 인에이블 신호(OE)를 출력한다.

도 11은 도 9 및 도 10에 도시된 반도체 장치의 데이터 출력 회로에서 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)와 출력 인에이블 신호(OE)의 관계를 설명하기 위한 도면이다. 도 11은, 감지 증폭기의 출력인 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)가 전원 전압(VDD)으로 프리차지 되었다가, 감지 증폭기에 의한 감지 및 증폭 동작이 수행됨에 따라 그 중 어느 하나의 신호가 접지 전압(VSS)으로 전개되는 경우를 나타내고 있다. 도면에서 알 수 있는 바와 같이, 감지 증폭기에 의해 데이터 라인 및 반전 데이터 라인을 감지 및 증폭이 수행되면, 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO) 중 어느 하나의 레벨이 점점 접지 전압(VSS)에 가까워지게 된다. 따라서, 기준 전압(REF)을 접지 전압(VSS)에 가까운 전압으로 설정한 후, 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO) 중 어느 하나가 기준 전압(REF) 이하로 전개되는 것을 검출함으로써, 데이터 라인 및 반전 데이터 라인의 감지 및 증폭이 충분히 수행된 시점을 검출할 수 있게 된다.

도 12는 도 9 및 도 10에 도시된 반도체 장치의 데이터 출력 회로의 동작을 설명하기 위한 파형도이다. 도 12를 참조하면, 먼저 어드레스 신호(AD)가 천이하면, 프리차지/등화 신호(PEQ)가 일정 기간 "하이" 레벨로 활성화되고, 이어서 워드 라인(WL)이 선택되어 해당 메모리 셀로부터 데이터가 독출된다. 이어서, 센스 인에이블 신호(SE)가 "하이" 레벨로 활성화되고, 그에 의해 감지증폭기의 동작이 인에이블된다. 감지 증폭기로부터 출력되는 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)의 레벨을 소정 기준 전압(REF)과 비교하여, 그 중 어느 하나가 기준 전압(REF) 이하가 된 경우에, 출력 인에이블 신호(OE)가 "하이" 레벨로 활성화되고, 그에 의해 데이터 출력 버퍼가 인에이블되어 데이터(DOUT)가 출력된다.

도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 데이터 출력 회로를 나타내는 블록도이고, 도 14는 도 13에 도시된 반도체 장치의 데이터 출력 회로에서 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)와 출력 인에이블 신호(OE)의 관계를 설명하기 위한 도면이다.

도 14에서 알 수 있는 바와 같이, 감지 증폭기에 결합되는 데이터 라인 및 반전 데이터 라인은, 전원 전압(VDD)과 접지 전압(VSS)의 중간 레벨(이하 간단히 '중간 전압'이라 함)로 프리차지될 수 있다. 이런 경우, 감지 증폭기가 인에이블되면, 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO) 중 어느 하나는 전원 전압(VDD)으로 전개되고, 다른 하나는 접지 전압(VSS)으로 전개된다. 따라서, 중간 전압 이상이면서 전원 전압(VDD)에 가까운 제1 기준 전압(REF1)과, 중간 전압 이하이고 접지 전압(VSS)에 가까운 제2 기준 전압(REF2)을 설정하여, 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO) 중 어느 하나가 제1 기준 전압(REF1) 이상이 되고 다른 하나가 제2 기준 전압(REF2) 이하가 되는 것을 검출하여 출력 인에이블 신호(OE)를 활성화시킬 수 있다.

도 13은 이러한 기능을 수행하는 회로로서, 제1 기준 전압 발생기(510), 제2 기준 전압 발생기(520), 4개의 비교기(530, 540, 550, 560) 및 논리 소자(570)를 포함하여 구성되어 있다.

제1 기준 전압 발생기(510)는 중간 전압 보다 크고 전원 전압(VDD) 보다 작은 제1 기준 전압(REF1)을 발생하고, 제2 기준 전압 발생기(520)는 중간 전압 보다 작고 접지 전압(VSS) 보다 큰 제2 기준 전압(REF2)을 발생한다. 여기서, 제1 기준 전압(REF1)은 바람직하게는 전원 전압(VDD)의 0.95배(즉, 0.95VDD)로 설정하고, 제2 기준 전압(REF2)은 바람직하게는 전원 전압(VDD)의 0.05배(즉, 0.05VDD)로 설정할 수 있다.

비교기(530)는 제1 감지 증폭 신호(SAO)와 제1 기준 전압(REF1)을 입력하여, 제1 감지 증폭 신호(SAO)가 제1 기준 전압(REF1) 이상이 되는 경우에 "하이" 레벨로 활성화되는 제1 비교 신호(CP1)를 출력한다. 비교기(540)는 제1 감지 증폭 신호(SAO)와 제2 기준 전압(REF2)을 입력하여, 제1 감지 증폭 신호(SAO)가 제2 기준 전압(REF2) 이하가 되는 경우에 "하이" 레벨로 활성화되는 제2 비교 신호(CP2)를 출력한다. 또한, 비교기(550)는 제2 감지 증폭 신호(/SAO)와 제1 기준 전압(REF1)을 입력하여, 제2 감지 증폭 신호(/SAO)가 제1 기준 전압(REF1) 이상이 되는 경우에 "하이" 레벨로 활성화되는 제3 비교 신호(CP3)를 출력한다. 비교기(560)는 제2 감지 증폭 신호(/SAO)와 제2 기준 전압(REF2)을 입력하여, 제2 감지 증폭 신호(/SAO)가 제2 기준 전압(REF2) 이하가 되는 경우에 "하이" 레벨로 활성화되는 제4 비교 신호(CP4)를 출력한다.

논리 소자(570)는 제1 내지 제4 비교 신호(CP1, CP2, CP3, CP4)를 입력하여, 제1 및 제2 비교 신호(CP1, CP2) 중 어느 하나가 "하이" 레벨이고, 제3 및 제4 비교 신호(CP3, CP4) 중 어느 하나가 "하이" 레벨인 경우에, 출력 인에이블 신호(OE)를 "하이" 레벨로 활성화하여 출력한다.

도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 데이터 출력 회로를 나타내는 블록도이고, 도 16은 도 15에 도시된 반도체 장치의 데이터 출력 회로에서 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)와 출력 인에이블 신호(OE)의 관계를 설명하기 위한 도면이다.

감지 증폭기에 의해 출력되는 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)는 감지 및 증폭 동작이 진행됨에 따라 그 전압차가 점점 증가하게 된다. 따라서, 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)의 차를 산출하여 이를 소정 기준 전압(DREF)과 비교함으로써, 감지 증폭기의 감지 및 증폭 동작의 진행 정도를 파악할 수 있다.

도 15에서 데이터 출력 회로는 전압차 발생기(610), 기준 전압 발생기(620) 및 비교기(630)를 포함하여 구성되어 있다. 전압차 발생기(610)는 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)를 입력하여 그 신호들의 차신호(DV)를 발생한다. 기준 전압 발생기(620)는 소정 기준 전압(DREF)을 발생한다. 여기서, 기준 전압(DREF)은 전원 전압(VDD)에 가까운 값을 가지도록 하는 것이 바람직하며, 예를 들어 전원 전압(VDD)의 0.95배(즉, 0.95VDD)로 설정할 수 있다. 비교기(630)는 차신호(DV)와 기준 전압(DREF)을 입력하여 차신호(DV)가 기준 전압(DREF) 이상이 되는 경우에 "하이" 레벨로 액티브되는 출력 인에이블 신호(OE)를 출력한다.

도 9, 도 13 및 도 15에 도시된 회로에서 출력되는 출력 인에이블 신호(OE)는 도 1, 도 3 또는 도 5에 도시된 데이터 출력 버퍼로 인가된다. 또한, 도 9, 도 13 및 도 15에 도시된 회로를 모든 데이터 라인 및 반전 데이터 라인마다 설치하기보다는, 신호 전달 경로가 가장 긴 라인쌍에 결합된 감지증폭기에만(즉 워스트케이스(worst case)) 설치하도록 할 수 있다. 이와 같이 구성하는 경우에는, 큰 면적 소모 없이 데이터 출력 버퍼의 동작을 최적화시킬 수 있게 된다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다. 특히, 각 신호들은 "하이" 레벨 액티브로 구성되어 있으나, "로우" 레벨 액티브로도 구성할 수 있으며, NMOS 트랜지스터는 PMOS 트랜지스터로 바꾸어 구성하는 것이 가능함은 이 기술분야에서 통상의 지식을 가진 자에게는 자명한 것이다.

상술한 바와 같이, 본 발명은 데이터 출력 버퍼의 동작이 어드레스 천이 시점으로부터 일정 시간 후로 미리 예정되어 있는 것이 아니라, 감지 증폭기의 출력에 연동되도록 구성되어 있다. 즉, 감지 증폭기로부터 출력되는 제1 감지 증폭 신호(SAO) 및 제2 감지 증폭 신호(/SAO)의 전압 레벨이 소정 기준 전압 이상으로 전개되었을 때 출력 인에이블 신호(OE)를 "하이" 레벨로 활성화하였다. 그리하여, 반도체 제조 공정상의 편차로 인한 오류 데이터의 출력 또는 데이터 출력의 지연 등과 같은 문제점을 방지할 수 있는 이점이 있다. 또한, 잡음(noise) 없이 안정적으로 데이터를 출력하도록 하며, 데이터 출력을 고속화하는 데도 기여할 수 있는 효과가 있다. 또한, 본 발명에 따른 출력 인에이블 신호(OE)를 발생하는 부분을 가장 신호 경로가 긴 부분에 설치함으로써 큰 면적의 소모없이 데이터 출력 버퍼의 동작을 최적화시킬 수 있는 이점이 있다.

Claims

반도체 장치에 있어서,

데이터 라인 및 반전 데이터 라인;

상기 데이터 라인 및 상기 반전 데이터 라인에 결합되어 그들간의 전압차를 감지 및 증폭하는 감지 증폭기;

소정 기준 전압을 발생하는 기준 전압 발생기;

상기 감지 증폭기의 출력과 상기 기준 전압을 비교하여 그 비교 결과에 근거하여 출력 인에이블 신호를 발생하는 비교처리부; 및

상기 출력 인에이블 신호에 의해 활성화되는 데이터 출력 버퍼

를 포함하는 반도체 장치의 데이터 출력 회로.
제1항에 있어서,

상기 데이터 라인 및 상기 반전 데이터 라인은 전원 전압으로 프리차지하는 프리차지 회로

를 더 포함하는 반도체 장치의 데이터 출력 회로.
제2항에 있어서,

상기 기준 전압은 상기 전원 전압의 0.05배인 반도체 장치의 데이터 출력 회로.
제2항에 있어서,

상기 감지 증폭기는 제1 감지증폭신호 및 제2 감지증폭신호를 출력하고,

상기 비교처리부는

상기 제1 감지 증폭 신호가 상기 기준 전압 이하인 경우에 활성화되는 제1 비교 신호를 출력하는 제1 비교기;

상기 제2 감지 증폭 신호가 상기 기준 전압 이하인 경우에 활성화되는 제2 비교 신호를 출력하는 제2 비교기; 및

제1 비교 신호 및 제2 비교 신호 중 어느 하나가 활성화인 경우에 활성화되는 상기 출력 인에이블 신호를 발생하여 상기 데이터 출력 버퍼로 인가하는 논리 수단

을 포함하는

반도체 장치의 데이터 출력 회로.
제1항에 있어서,

상기 데이터 라인 및 상기 반전 데이터 라인은 복수의 메모리 셀들이 결합되는 비트 라인 및 반전 비트 라인인 것을 특징으로 하는

반도체 장치의 데이터 출력 회로.
반도체 장치에 있어서,

데이터 라인 및 반전 데이터 라인;

상기 데이터 라인 및 상기 반전 데이터 라인에 결합되어 그들간의 전압차를 감지 및 증폭하는 감지 증폭기;

소정 제1 기준 전압 및 제2 기준 전압을 각각 발생하는 복수의 기준 전압 발생기;

상기 감지 증폭기의 출력과 상기 제1 및 제2 기준 전압을 각각 비교하여 그 비교 결과들에 근거하여 출력 인에이블 신호를 발생하는 비교처리부; 및

상기 출력 인에이블 신호에 의해 활성화되는 데이터 출력 버퍼

를 포함하는 반도체 장치의 데이터 출력 회로.
제6항에 있어서,

상기 데이터 라인 및 상기 반전 데이터 라인을 1/2 전원 전압으로 프리차지하는 프리차지 회로를 더 포함하는

반도체 장치의 데이터 출력 회로.
제7항에 있어서,

상기 제1 기준 전압은 상기 1/2 전원 전압 보다 크고 전원 전압 보다 작으며;

상기 제2 기준 전압은 상기 1/2 전원 전압 보다 작고 접지 전압 보다 큰 것을 특징으로 하는

반도체 장치의 데이터 출력 회로.
제8항에 있어서,

상기 감지 증폭기는 제1 감지 증폭 신호 및 제2 감지 증폭 신호를 출력하고,

상기 비교 처리부는

상기 제1 감지 증폭 신호가 상기 제1 기준 전압 이상인 경우에 활성화되는 제1 비교 신호를 출력하는 제1 비교기;

상기 제1 감지 증폭 신호가 상기 제2 기준 전압 이하인 경우에 활성화되는 제2 비교 신호를 출력하는 제2 비교기;

상기 제2 감지 증폭 신호가 상기 제1 기준 전압 이상인 경우에 활성화되는 제3 비교 신호를 출력하는 제3 비교기;

상기 제2 감지 증폭 신호가 상기 제2 기준 전압 이하인 경우에 활성화되는 제4 비교 신호를 출력하는 제4 비교기; 및

상기 제1 비교 신호 및 상기 제3 비교 신호 중 어느 하나가 활성화되고, 상기 제2 비교 신호 및 상기 제4 비교 신호 중 어느 하나가 활성화될 때, 상기 출력 인에이블 신호를 활성화시켜 상기 데이터 출력 버퍼로 인가하는 논리 수단

을 포함하는

반도체 장치의 데이터 출력 회로.
제9항에 있어서,

상기 제1 기준 전압은 0.95 전원 전압이고, 상기 제2 기준 전압은 0.05 전원 전압인 것을 특징으로 하는

반도체 장치의 데이터 출력 회로.
반도체 장치에 있어서,

데이터 라인 및 반전 데이터 라인;

상기 데이터 라인 및 상기 반전 데이터 라인에 결합되어 그들간의 전압차를 감지 및 증폭하여 제1 감지 증폭 신호 및 제2 감지 증폭 신호를 출력하는 센스 증폭기;

소정 기준 전압을 발생하는 기준 전압 발생기;

상기 제1 감지 증폭 신호 및 제2 감지 증폭 신호의 차신호를 출력하는 전압차 발생기;

상기 차신호가 상기 기준 전압 이상인 경우에 활성화되는 출력 인에이블 신호를 발생하는 비교처리부; 및

상기 출력 인에이블 신호에 의해 활성화되는 데이터 출력 버퍼

를 포함하는 반도체 장치의 데이터 출력 회로.
제11항에 있어서,

상기 기준 전압은 0.95 전원 전압인 것을 특징으로 하는

반도체 장치의 데이터 출력 회로.
복수의 메모리 셀에 결합되어 있는 데이터 라인 및 반전 데이터 라인과, 상기 데이터 라인 및 상기 반전 데이터 라인에 결합되어 그들간의 전압차를 감지 및 증폭하는 센스 증폭기와, 상기 센스 증폭기에 결합되어 데이터를 출력하는 데이터 출력 버퍼를 포함하는 반도체 메모리 장치에서 데이터를 출력하는 방법에 있어서,

상기 데이터 라인 및 상기 반전 데이터 라인을 프리차징하는 단계;

상기 복수의 메모리 셀 중 어느 하나를 선택적으로 상기 데이터 라인 및 상기 반전 데이터 라인에 전기적으로 결합시키는 단계;

상기 센스 증폭기를 활성화시켜 상기 데이터 라인 및 상기 반전 데이터 라인에 실려있는 데이터를 감지 증폭하여 제1 감지 증폭 신호 및 제2 감지 증폭 신호를 각각 발생하는 단계;

소정 기준 전압을 발생하는 단계;

상기 제1 감지 증폭 신호 및 제2 감지 증폭 신호와 상기 기준 전압을 비교하는 단계;

상기 비교하는 단계의 결과에 근거하여 출력 인에이블 신호를 발생하는 단계; 및

상기 출력 인에이블 신호에 의해 상기 데이터 출력 버퍼를 활성화시켜 데이터를 출력하는 단계

를 포함하는 반도체 장치의 데이터 출력 방법.
복수의 메모리 셀에 결합되어 있는 데이터 라인 및 반전 데이터 라인과, 상기 데이터 라인 및 상기 반전 데이터 라인에 결합되어 그들간의 전압차를 감지 및 증폭하는 센스 증폭기와, 상기 센스 증폭기에 결합되어 데이터를 출력하는 데이터 출력 버퍼를 포함하는 반도체 메모리 장치에서 데이터를 출력하는 방법에 있어서,

상기 데이터 라인 및 상기 반전 데이터 라인을 프리차징하는 단계;

상기 복수의 메모리 셀 중 어느 하나를 선택적으로 상기 데이터 라인 및 상기 반전 데이터 라인에 전기적으로 결합시키는 단계;

상기 센스 증폭기를 활성화시켜 상기 데이터 라인 및 상기 반전 데이터 라인에 실려있는 데이터를 감지 증폭하여 제1 감지 증폭 신호 및 제2 감지 증폭 신호를 각각 발생하는 단계;

소정 제1 기준 전압 및 제2 기준 전압을 발생하되, 상기 제1 기준 전압은 상기 프리차지시키는 전압 이상이고 상기 제2 기준 전압은 상기 프리차지 전압 이하가 되도록 하는 단계;

상기 제1 감지 증폭 신호 및 제2 감지 증폭 신호의 어느 하나와 상기 제1 기준 전압 및 제2 기준 전압의 어느 하나를 각각 비교하는 단계;

상기 비교하는 단계에서 얻은 결과에 근거하여 출력 인에이블 신호를 발생하는 단계; 및

상기 출력 인에이블 신호에 의해 상기 데이터 출력 버퍼를 활성화시켜 데이터를 출력하는 단계

를 포함하는 반도체 장치의 데이터 출력 방법.