KR100202663B1

KR100202663B1 - 반도체 메모리의 센스앰프 회로

Info

Publication number: KR100202663B1
Application number: KR1019960029117A
Authority: KR
Inventors: 이윤기
Original assignee: 구본준; 엘지반도체주식회사
Priority date: 1996-07-19
Filing date: 1996-07-19
Publication date: 1999-06-15
Also published as: KR980011415A

Abstract

본 발명은 반도체 메모리의 센스앰프 회로에 관한 것으로, 종래의 회로는 비트선전압과 기준전압의 차신호 폭이 적기 때문에 전압의 차이를 감지하기 어렵고, 이로인해 노이즈 발생시 이상파형을 출력하게 되는 문제점이 있었다. 발명은 이러한 종래의 문제점을 해결하기 위해 하이기준전압을 발생하는 제1기준전압발생수단과; 로우기준전압을 발생하는 제2기준전압발생수단과; 메인셀의 전압을 유지시켜 주는 비트라인바이어스부와; 상기 하이기준전압과 상기 로우기준전압을 상기 비트라인바이어스부의 비트선전압과 각기 비교하여 그에따른 차신호를 증폭하여 출력하고, 그 증폭된 신호를 서로 비교하여 그에따른 차신호를 증폭하여 출력하는 메인앰프로 구성한 반도체 메모리의 센스앰프 회로를 창안한 것으로, 이와같이 '하이'레벨기준전압과 '로우'레벨기준전압 즉, 2개의 기준전압레벨을 만들어 비트선전압을 상기 각 기준전압과 비교 증폭하도록 하고, 그 비교 증폭된 신호를 다시 서로 비교증폭 하여 출력 하도록 함으로써 노이즈 발생시에도 비트선전압을 정확히 감지하여 증폭 출력할 수 있는 효과가 있다.

Description

반도체 메모리의 센스앰프 회로

제1도는 종래 센스 앰프회로의 블록 구성도.

제2도의 (a)는 기준전압과 비트라인전압의 파형도.

(b)는 정상상태의 기준전압과 비트라인전압의 파형도.

(c)는 노이즈 발생시의 메인앰프의 출력 파형도.

제3도는 본 발명의 일실시 예시도.

제4도는 제3도의 구체적 회로도.

제5도의 (a)는 기준전압과 비트선전압을 나타낸 도.

(b)는 제1앰프의 출력 파형도.

(c)는 제2앰프의 출력 파형도.

(d)는 제3앰프의 출력 파형도.

(e)는 노이즈 발생시의 기준전압과 비트선전압을 나타낸 도.

* 도면의 주요부분에 대한 부호의 설명

100 : 하이기준셀 200 : 하이기준바이어스부

300 : 로우기준셀 400 : 로우기준바이어스부

500 : 메인앰프 510 : 제1앰프

520 : 제2앰프 530 : 제3앰프

600 : 메인셀 700 : 비트라인바이어스부

본 발명은 반도체 메모리의 센스앰프 회로에 관한 것으로, 특히 하이기준전압과 로우기준전압 즉, 2개의 기준전압을 구비하여 비트선전압을 상기 각 기준전압과 비교 증폭하도록 하고, 그 비교 증폭된 신호를 다시 서로 비교증폭 하여 출력 하도록 함으로써 비트선전압을 정확히 감지하는데 적당하도록 한 반도체 메모리의 센스앰프 회로에 관한 것이다.

제1도는 종래 반도체 메모리의 센스앰프회로의 블록 구성도로서, 이에 도시된 바와같이 기준전압(VR)을 제공하는 기준셀(10) 및 기준바이어스부(20)와; 메인셀(40)의 비트선 전압(VB)을 유지시켜 주는 비트선바이어스부(50)와; 상기 비트선바이어스부(50)의 비트선전압(VB)을 상기 기준전압(VR)과 비교하여 그에따른 차신호를 증폭하여 출력하는 메인앰프(30)로 구성한다.

이와같이 구성된 종래 회로의 작용에 관하여 첨부한 도면을 참조하여 설명하면 다음과 같다.

먼저, 메인앰프(30)는 기준셀(10)과 그 기준셀(10)의 전압을 유지시켜 주는 기준바이어스부(20)를 통해 기준전압(VR)을 입력받는다.

그리고 메인셀(40)의 전압을 유지시켜 주는 비트라인바이어스부(50)를 통해 메인셀(40)의 전압(VB)을 입력받아 이를 상기 기준전압(VR)과 비교하여 그에따른 차신호를 증폭하여 출력한다.

이때, 제2도의 (a)에 도시한 바와같이 비트선전압(VB)이 기준전압(VR)보다 크면 '1'신호를 출력하고, 비트선전압(VB)이 기준전압(VR)보다 작으면 '0'신호를 출력한다.

그러나 상기와 같은 동작을 하는 중에 노이즈가 발생하여 제2도의 (b)에 도시된 바와같이 비트선전압(VB)이 기준전압(VR) 보다 작아지는 순간에 다시 기준전압(VR)보다 높아졌다가 작아지는 이상전압이 발생되면, 메인앰프(30)는 제2도의 (c)에 도시된 바와같이 이상파형의 신호를 출력하게 된다.

이상에서 설명한 바와같이 종래의 회로는 비트선전압과 기준전압의 차신호 폭이 적기 때문에 전압의 차이를 감지하기 어렵고, 이로인해 노이즈 발생시 이상파형을 출력하게 되는 문제점이 있었다.

본 발명의 목적은 이러한 종래의 문제점을 해결하기 위해 '하이'레벨기준전압과 '로우'레벨기준전압 즉, 2개의 기준전압레벨을 만들어 비트선전압을 상기 각 기준전압과 비교 증폭하도록 하고, 그 비교 증폭된 전압을 다시 서로 비교 증폭하여 출력 하도록 함으로써 노이즈 발생시에도 비트선전압을 정확히 감지하여 출력할 수 있도록 한 반도체 메모리의 센스앰프를 제공하는데 있다.

상기 본 발명의 목적을 달성하기 위한 센스앰프 회로는 하이기준전압을 발생하는 제1기준전압발생수단과; 로우기준전압을 발생하는 제2기준전압발생수단과; 메인셀의 전압을 유지시켜 주는 비트라인바이어스부와; 상기 하이기준전압과 상기 로우기준전압을 상기 비트라인바이어스부의 비트선전압과 각기 비교하여 그에따른 차신호를 증폭하여 출력하고, 그 증폭된 신호를 서로 비교하여 그에따른 차신호를 증폭하여 출력하는 메인앰프로 구성한다.

제3도는 본 발명의 일실시 예시도로서, 이에 도시한 바와같이 하이기준셀(100)의 전압을 유지시켜 하이기준전압(VH)을 출력하는 하이기준바이어스부(200)와; 로우기준셀(300)의 전압을 유지시켜 로우기준전압(VL)을 출력하는 로우기준바이어스부(400)와; 메인셀(600)의 전압을 유지시켜 비트선전압(VB)을 출력하는 비트라인바이어스부(700)와; 상기 하이기준전압(VH)와 상기 로우기준전압(VL)을 상기 비트선전압(VB)과 각기 비교하여 그에따른 각각의 차신호를 증폭하여 출력하고, 그 증폭된 신호를 서로 비교하여 그에따른 차신호를 증폭하여 출력하는 메인앰프(500)로 구성한다.

상기 메인앰프(500)는 상기 하이기준전압(VH)를 상기 비트선전압(VB)과 비교하여 그에따른 신호를 출력하는 제1앰프(510)와; 상기 로우기준전압(VL)을 상기 비트선전압(VB)과 비교하여 그에따른 신호를 출력하는 제2앰프(520)와; 상기 제1앰프(510)와 상기 제2앰프(520)의 출력신호를 비교하여 그에따른 신호를 출력하는 제3앰프(530)로 구성한다.

이와같이 구성한 본 발명의 일실시예의 동작을 설명하면 다음과 같다.

우선, 메인셀(600)의 전압을 유지시켜 비트선전압(VB)을 출력하는 비트라인바이어스부(700)의 출력전압이 '하이'레벨인 경우를 예를들어 설명한다.

먼저, 제1앰프(510)는 하이기준셀(100)의 전압을 유지시켜주는 하이기준바이어스부(200)의 하이기준전압(VH)과 상기 비트라인바이어스부(700)의 비트선전압(VB)을 비교하여 그에따른 차신호를 증폭하여 출력한다.

이때는 기준전압도 '하이'레벨이고, 비트선전압(VB)도 '하이'레벨이므로 로우기준전압과 하이기준전압의 중간레벨인 준간전압(VZ)을 출력한다.

그리고 제2앰프(520)는 로우기준바이어스부(400)의 로우기준전압(VL)과 상기 비트라인바이어스부(700)의 비트선전압(VB)을 비교하여 그에따른 차신호를 증폭하여 출력한다.

이때는 기준전압은 '로우'레벨이고, 비트선전압(VB)은 '하이'레벨이므로 '하이'전압을 출력한다.

그리고 제3앰프(530)는 상기 제1앰프(510)의 출력전압인 중간전압(VZ)과 상기 제2앰프(520)의 출력전압인 '하이'전압을 비교하여 그에따른 차신호를 증폭하여 출력한다.

이를 구체적 회로로 나타낸 제4도 및 그 출력 파형도를 나타낸 제5도를 참조하여 설명한다.

제5도의 (a)(b)에 도시한 바와같이 비트선전압(VB)이 '하이'이면 제1앰프(510)의 엔모스트랜지스터(MN19)와 엔모스트랜지스터(MN20)가 모두 턴온되어 접점(N30)을 통해 중간전압(VZ)이 출력된다.

그리고 제5도의 (a)(c)에 도시한 바와같이 제2앰프(520)는 로우기준전압(VL)을 입력받는 엔모스트랜지스터(MN4)는 오프되어 있고, 비트선전압(VB)을 입력받는 엔모스트랜지스터(MN5)는 온되어 접점(N43)으로부터 '하이'신호가 출력된다.

이에따라 제3앰프(530)는 상기 제1앰프(510)의 출력신호는 엔모스트랜지스터(MN12)로 입력받고, 상기 제2앰프(520)의 출력신호는 엔모스트랜지스터(MN13)로 입력받아 접점(N73)을 통해 '로우'신호를 출력하는데, 이는 인버터(X69)를 통해 제5도의 (d)에 도시한 바와같이 '하이'신호로 출력된다.

그리고 반대로 비트선전압(VB)이 '로우'일때는 제5도의 (a)(b)에 도시한 바와같이 제1앰프(510)의 엔모스트랜지스터(MN19)는 온되고 엔모스트랜지스터(MN20)의 오프되어 접점(N30)을 통해 '하이'신호가 출력된다.

그리고 제5도의 (a)(c)에 도시한 바와같이 제2앰프(520)는 엔모스트랜지스터(MN4, MN5)가 모두 오프되어 접점(N43)으로부터 중간전압(VZ)이 출력된다.

이에따라 제3앰프(530)는 상기 제1앰프(510)의 출력신호는 엔모스트랜지스터(MN12)로 입력받고, 상기 제2앰프(520)의 출력신호는 엔모스트랜지스터(MN13)로 입력받아 접점(N73)을 통해 '하이'신호를 출력하는데, 이는 인버터(X69)를 통해 제5도의 (d)에 도시한 바와같이 '로우'신호로 출력된다.

이때, 상기 제1앰프(510) 및 제2앰프(520)의 동작중에 제5도의 (e)에 도시한 바와같이 노이즈가 발생하여 비트선전압(VB)이 불안정하게 변동할 수도 있는데, 이러한 상황에 따른 입력신호를 비교증폭 하는 제1앰프(510) 및 제2앰프(520)의 출력된 신호를 제3앰프(530)에서 비교 증폭하기 때문에 노이즈에 의한 이상출력이 발생하지는 않는다.

이상에서 상세히 설명한 바와같이 본 발명은 '하이'레벨기준전압과 '로우'레벨기준전압 즉, 2개의 기준전압레벨을 만들어 비트선전압을 상기 각 기준전압과 비교 증폭하도록 하고, 그 비교 증폭된 신호를 다시 서로 비교증폭 하여 출력 하도록 함으로써 노이즈 발생시에도 비트선전압을 정확히 감지하여 증폭 출력할 수 있는 효과가 있다.

Claims

하이기준전압을 발생하는 제1기준전압발생수단과; 로우기준전압을 발생하는 제2기준전압발생수단과; 메인셀의 전압을 유지시켜 주는 비트라인바이어스부와; 상기 하이기준전압과 상기 로우기준전압을 상기 비트라인바이어스부의 비트선전압과 각기 비교하여 그에따른 차신호를 증폭하여 출력하고, 그 증폭된 신호를 서로 비교하여 그에따른 차신호를 증폭하여 출력하는 메인앰프로 구성한 것을 특징으로 하는 반도체 메모리의 센스앰프 회로.
제1항에 있어서, 메인앰프는 상기 하이기준전압과 상기 비트선전압을 비교하여 그에따른 차신호를 증폭하여 출력하는 제1증폭수단과; 상기 로우기준전압과 상기 비트선전압을 비교하여 그에따른 차신호를 증폭하여 출력하는 제2증폭수단과; 상기 제1증폭수단과 상기 제2증폭수단의 출력신호를 비교하여 그에따른 차신호를 증폭하여 출력하는 제3증폭수단으로 구성한 것을 특징으로 하는 반도체 메모리의 센스앰프 회로.