KR20160029540A

KR20160029540A - 전류 비교기 및 이를 포함하는 전자 장치

Info

Publication number: KR20160029540A
Application number: KR1020140119223A
Authority: KR
Inventors: 오병찬
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-09-05
Filing date: 2014-09-05
Publication date: 2016-03-15
Also published as: US20160072493A1; US9450575B2

Abstract

전류 비교기는 제1 및 제2입력단에 흐르는 전류를 비교하는 전류 비교부; 제1노드의 전압에 응답하여 상기 제1입력단에 흐르는 전류를 조절하는 제1전류 조절부; 제2노드의 전압에 응답하여 상기 제2입력단에 흐르는 전류를 조절하는 제2전류 조절부; 상기 제1노드를 리드전압보다 높은 제1전압으로 구동하되, 비교 구간에서 상기 제1노드를 상기 리드전압으로 구동하는 제1구동부; 및 상기 제2노드를 기준전압보다 높은 제2전압으로 구동하되, 상기 비교 구간에서 상기 제2노드를 상기 기준전압으로 구동하는 제2구동부를 포함할 수 있다.

Description

전류 비교기 및 이를 포함하는 전자 장치{CURRENT COMPARATOR AND ELECTRONIC DEVICE INCLUDING THE SAME}

본 특허 문헌은 전류 비교기 및 이를 포함하는 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.

도 1은 전류 비교기(100)의 동작을 설명하기 위한 도면이다.

도 1을 참조하면, 전류 비교기(100)는 제1입력단(IN1) 및 제2입력단(IN2)과 출력단(OUT)을 포함할 수 있다. 제1입력단(IN1)에는 제1부하(ROAD1)가 연결되고, 제2입력단(IN2)에는 제2부하(ROAD2)가 연결될 수 있다.

전류 비교기(100)는 인에이블 신호(EN)가 활성화되면, 제1입력단(IN1)에 흐르는 전류(I1)의 전류량과 제2입력단(IN2)에 흐르는 전류(I2)의 전류량을 비교하여, 그 결과를 출력단(OUT)으로 출력할 수 있다. 예를 들어, 제1입력단(IN1)에 흐르는 전류(I1)의 전류량이 제2입력단(IN2)에 흐르는 전류(I2)의 전류량보다 크면 '하이'를 출력하고, 제1입력단(IN1)에 흐르는 전류(I1)의 전류량이 제2입력단(IN2)에 흐르는 전류(I2)의 전류량보다 작으면 '로우'를 출력할 수 있다.

여기서 제1입력단(IN1)에 흐르는 전류(I1)의 전류량은 제1부하(ROAD1)에 의해 결정되고, 제2입력단(IN2)에 흐르는 전류(I2)의 전류량은 제2부하(ROAD2)에 의해 결정될 수 있다. 따라서 전류 비교기(100)는 제1입력단(IN1)을 통해 제1부하(ROAD1)를 거쳐 흐르는 제1전류(I1)와 제2입력단(IN2)을 통해 제2부하(ROAD2)를 거쳐 흐르는 제2전류(I2)를 비교함으로써, 제1부하(ROAD1) 및 제2부하(ROAD2)의 특정 특성(예를 들면, 저항값)을 비교할 수 있다.

제1 및 제2부하(ROAD1,ROAD2)는 각각 저항(R1, R2) 및 기생 캐패시턴스 등으로 인해 발생하는 RC 딜레이(RCD)를 포함할 수 있다. RC 딜레이(RCD)로 인해, 제1 및 제2전류(I1, I2)는 안정화되는데 소정의 시간을 필요로 한다. 이러한 시간을 세틀링 타임(settling time)이라 한다. 세틀링 타임이 길어지면, 전류 비교기(100)가 비교 동작을 수행하는데 필요한 시간이 길어지게 된다.

한편, 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전가기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨데, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다. 이러한 반도체 장치에서는 저항 상태를 검출하기 위해 도 1의 설명에서 상술한 전류 비교기(100)를 이용할 수 있다. 상술한 바와 같이 RC 딜레이 등으로 인해 전류 비교기(100)의 비교 시간이 길어지면, 반도체 장치의 고속 동작에 영향을 줄 수 있다.

본 발명의 실시예들이 해결하려는 과제는 전류 비교기의 세틀링 타임을 줄여 비교 속도가 빠른 전류 비교기를 제공하는 것이다.

또한 본 발명의 실시예들이 해결하려는 과제는 비교 속도가 빠른 전류 비교기를 이용하여 동작 속도를 높인 전자 장치를 제공하는 것이다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전류 비교기는 제1 및 제2입력단에 흐르는 전류를 비교하는 전류 비교부; 제1노드의 전압에 응답하여 상기 제1입력단에 흐르는 전류를 조절하는 제1전류 조절부; 제2노드의 전압에 응답하여 상기 제2입력단에 흐르는 전류를 조절하는 제2전류 조절부; 상기 제1노드를 리드전압보다 높은 제1전압으로 구동하되, 비교 구간에서 상기 제1노드를 상기 리드전압으로 구동하는 제1구동부; 및 상기 제2노드를 기준전압보다 높은 제2전압으로 구동하되, 상기 비교 구간에서 상기 제2노드를 상기 기준전압으로 구동하는 제2구동부를 포함할 수 있다.

상기 제1입력단은 상기 제1전류 조절부를 통해 RC 딜레이를 포함하는 제1부하와 연결되고, 상기 제2입력단은 상기 제2전류 조절부를 통해 RC 딜레이를 포함하는 제2부하와 연결될 수 있다.

상기 제1입력단에 흐르는 전류의 전류량은 상기 제1부하의 저항값에 대응하는 값으로 수렴하고, 상기 제2입력단에 흐르는 전류의 전류량은 상기 제2부하의 저항값에 대응하는 값으로 수렴할 수 있다.

상기 제1입력단의 전류의 전류량은 상기 제1부하의 저항값이 클수록 작아지고, 상기 제2입력단의 전류의 전류량은 상기 제2부하의 저항값이 클수록 작아질 수 있다.

상기 제1부하는 가변 저항 소자를 포함하는 경로에 대응하는 부하이고, 상기 제2부하는 상기 가변 저항 소자의 저항값을 판별하기 위한 기준 저항 소자를 포함하는 경로에 대응하는 부하일 수 있다.

상기 전류 비교부는 상기 제1입력단에 대응하는 제1센싱 노드; 및 상기 제2입력단에 대응하는 제2센싱 노드를 포함하고, 상기 제1 및 제2센싱 노드를 프리차지하되, 상기 비교 구간에서 상기 제1 및 제2입력단에 흐르는 전류에 의해 각각 상기 제1 및 제2센싱 노드를 디스차지하고, 상기 제1센싱 노드의 전압과 상기 제2센싱 노드의 전압을 비교할 수 있다.

상기 전류 비교부는 상기 비교 구간에서 상기 제1 및 제2입력단을 각각 상기 제1 및 제2센싱 노드와 전기적으로 연결하는 연결부; 상기 비교 구간에서 상기 제1 및 제2센싱 노드의 전압 차이를 증폭하여 제1 및 제2출력 노드로 출력하는 증폭부; 및 상기 제1 및 제2센싱 노드, 상기 제1 및 제2출력노드를 프리차지하는 프리차지부를 포함할 수 있다.

상기 제1전압 및 상기 제2전압은 전원전압일 수 있다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전류 비교기는

제1 및 제2입력단에 흐르는 전류를 비교하는 전류 비교부; 상기 제1입력단에 대응하고, 가변 저항 소자를 포함하는 제1부하; 상기 제2입력단에 대응하고, 상기 가변 저항 소자의 저항값을 판별하기 위한 기준 저항 소자를 포함하는 제2부하; 및 상기 제1입력단 및 상기 제1부하를 통해 제1전류를 흘리고, 상기 제2입력단 및 상기 제2부하를 통해 제2전류를 흘리되, 비교 구간에서 상기 제1전류를 구동하는 구동력을 제1값에서 상기 제1값보다 작은 리드값까지 감소시키고, 상기 제2전류를 구동하는 구동력을 제2값에서 상기 제2값보다 작은 기준값까지 감소시키는 전류 구동부를 포함할 수 있다.

상기 제1 및 제2부하는 RC 딜레이를 포함할 수 있다.

상기 전류 구동부는 제1제어전압에 응답하여 상기 제1전류의 구동력을 조절하고, 제2제어전압에 응답하여 상기 제2전류의 구동력을 조절하되, 상기 제1제어전압을 제1레벨에서 상기 제1레벨보다 낮은 리드레벨까지 하강시키고, 상기 제2제어전압을 제2레벨에서 상기 제2레벨보다 낮은 기준레벨까지 하강시킬 수 있다.

상기 제1전류의 전류량은 상기 제1부하의 저항값에 대응하는 값으로 수렴하고, 상기 제2전류의 전류량은 상기 제2부하의 저항값에 대응하는 값으로 수렴할 수 있다.

상기 제1전류의 전류량은 상기 제1부하의 저항값이 클수록 작아지고, 상기 제2전류의 전류량은 상기 제2부하의 저항값이 클수록 작아질 수 있다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 메모리를 포함하는 전자 장치에서, 상기 반도체 메모리는 가변 저항 소자를 포함하는 다수의 저장 셀; 상기 다수의 저장 셀 중 하나 이상의 저장 셀에 대응하고, 대응하는 저장 셀의 상기 가변 저항 소자의 저항값을 판별하기 위한 기준 저항 소자를 포함하는 하나 이상의 기준 셀; 및 제1입력단으로 상기 다수의 저장 셀 중 선택된 저장 셀에 흐르는 리드전류를 입력받고, 제2입력단으로 상기 선택된 저장 셀에 대응하는 기준 셀에 흐르는 기준전류를 입력받아, 상기 리드전류와 상기 기준전류를 비교하되, 비교 구간에서 상기 리드전류를 구동하는 구동력을 제1값에서 상기 제1값보다 작은 리드값까지 감소시키고, 상기 기준전류를 구동하는 구동력을 상기 제2값에서 상기 제2값보다 작은 기준값까지 감소시키는 데이터 리드부를 포함할 수 있다.

상기 데이터 리드부는 제1제어전압에 응답하여 상기 리드전류의 구동력을 조절하고, 제2제어전압에 응답하여 상기 기준전류의 구동력을 조절하되, 상기 제1제어전압을 제1레벨에서 상기 제1레벨보다 낮은 리드레벨까지 하강시키고, 상기 제2제어전압을 제2레벨에서 상기 제2레벨보다 낮은 기준레벨까지 하강시킬 수 있다.

상기 리드전류의 전류량은 상기 선택된 저장 셀의 가변 저항 소자의 저항값에 대응하는 값으로 수렴하고, 상기 기준전류의 전류량은 상기 선택된 저장 셀에 대응하는 기준 셀의 기준 저항 소자의 저항값에 대응하는 값으로 수렴할 수 있다.

상기 선택된 저장 셀의 가변 저항 소자의 저항값이 상기 선택된 저장 셀에 대응하는 기준 셀의 기준 저항 소자의 저항값보다 크면 상기 리드전류의 전류량은 상기 기준전류의 전류량보다 작고, 상기 선택된 저장 셀의 가변 저항 소자의 저항값이 상기 선택된 저장 셀에 대응하는 기준 셀의 기준 저항 소자의 저항값보다 작으면 상기 리드전류의 전류량은 상기 기준전류의 전류량보다 클 수 있다.

상기 데이터 리드부는 상기 리드전류 및 상기 기준전류를 비교하는 전류 비교부; 제1노드의 전압에 응답하여 상기 리드전류를 조절하는 리드전류 조절부; 제2노드의 전압에 응답하여 상기 기준전류를 조절하는 기준전류 조절부; 상기 제1노드를 리드전압보다 높은 제1전압으로 구동하되, 비교 구간에서 상기 제1노드를 상기 리드전압으로 구동하는 제1구동부; 및 상기 제2노드를 기준전압보다 높은 제2전압으로 구동하되, 상기 비교 구간에서 상기 제2노드를 상기 기준전압으로 구동하는 제2구동부를 포함할 수 있다.

상기 가변 저항 소자는 금속 산화물 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함할 수 있다.

상기 전자 장치는 마이크로 프로세서를 더 포함하고, 상기 마이크로 프로세서는 상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부일 수 있다.

상기 전자 장치는 프로세서를 더 포함하고, 상기 프로세서는 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.

상기 전자 장치는 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.

상기 전자 장치는 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.

상기 전자 장치는 메모리 시스템을 더 포함하고, 상기 메모리 시스템은 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.

상술한 실시예들에 의한 전류 비교기에 의하면, 비교 대상 전류들의 세틀링 타임을 줄임으로써 비교 속도를 높일 수 있다.

상술한 실시예들에 의한 전류 비교기를 이용하는 전자 장치에 의하면 저장 셀의 데이터를 판별하는 시간이 감소하므로 동작 속도를 높일 수 있다.

도 1은 전류 비교기(100)의 동작을 설명하기 위한 도면,
도 2는 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(MTJ: Magnetic Tunnel Junction)의 일실시예,
도 3A 및 3B는 가변 저항 소자(310)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면,
도 4는 전류 비교기의 구성도의 일예,
도 5는 전류 비교부(410)의 구성도의 일예,
도 6는 도 4의 전류 비교기의 동작을 설명하기 위한 파형도,
도 7은 도 4의 전류 비교기의 효과를 설명하기 위한 파형도,
도 8는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예,
도 8b는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예,
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로 프로세서의 구성도의 일 예,
도 10은 본 발명의 일 실시예에 메모리 장치를 구현하는 프로세서의 구성도의 일 예,
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예,
도 12은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예,
도 13은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

본 발명의 실시예들에 따른 반도체 장치는 가변 저항 소자를 포함할 수 있다. 이하에서 가변 저항 소자는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 소자는 RRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 전이금속 화합물, 강유전체, 강자성체 등을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성이 있기만 하면 된다.

보다 자세히 살펴보면 가변 저항 소자는 금속 산화물을 포함할 수 있다. 금속 산화물은 예컨대, 니켈(Ni) 산화물, 티타늄(Ti) 산화물, 하프늄(Hf) 산화물, 지르코늄(Zq) 산화물, 텅스텐(W) 산화물, 코발트(Co) 산화물 등과 같은 전이 금속의 산화물, STO(SrTiO), PCMO(PrCaMnO) 등과 같은 페로브스카이트계 물질 등일 수 있다. 이러한 가변 저항 소자는 공공(vacancy)의 거동에 의한 전류 필라멘트의 생성/소멸로 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다.

또한, 가변 저항 소자는 두 개의 자성층 사이에 터널 베리어 층이 개재된 구조물을 포함할 수 있다. 자성층은 NiFeCo, CoFe 등의 물질로 형성될 수 있고, 터널 베리어층은, Al203 등의 물질로 형성될 수 있다. 이러한 가변 저항 소자는 자성층의 자화 방향에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 나타낼 수 있다. 예컨대, 가변 저항 소자는 두 개의 자성층의 자화 방향이 평행한 경우 저저항 상태일 수 있고, 두 개의 자성층의 자화 방향이 반평행한 경우 고저항 상태일 수 있다.

도 2는 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나인 자기 터널 접합 소자(MTJ: Magnetic Tunnel Junction)의 일실시예이다.

도시된 바와 같이, 자기 터널 접합 소자(200)는 상부 전극으로서의 제1전극층(210)과 하부전극으로서의 제2전극층(220), 한 쌍의 자성층인 제1자성층(212)과 제2자성층(222) 및 한 쌍의 자성층(212, 222) 사이에 형성되는 터널 베리어층(230)을 포함한다.

여기에서, 제1자성층(212)은 자기 터널 접합 소자(200)에 인가되는 전류의 방향에 따라 자화 방향이 가변되는 자유 자성층(Free ferromagnetic layer)이고, 제2자성층(222)은 자화 방향이 고정되는 고정 자성층(Pinned ferromagnetic layer)이 될 수 있다.

이러한 자기 터널 접합 소자(200)는 전류의 방향에 따라 그 저항값이 변화되어 데이터 "0" 또는 "1"을 기록한다.

도 3A 및 3B는 가변 저항 소자(310)에 대한 데이터를 저장하는 원리를 설명하기 위한 도면이다. 여기서 가변 저항 소자(310)는 도 2의 설명에서 상술한 자기 터널 접합 소자(200)일 수 있다.

먼저, 도 3A는 가변 저항 소자(310)에 논리값이 '로우'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 데이터를 저장하고자 하는 가변 저항 소자(310)를 선택하기 위해 가변 저항 소자(310)에 연결된 워드라인(330)이 액티브되어 트랜지스터(320)가 턴온된다. 그리고, 일단(351)으로부터 타단(352) 방향, 즉 도 2에서 자기 터널 접합 소자(200)의 상부 전극인 제1전극층(210)으로부터 하부전극인 제2전극층(220)으로 전류가 흐르게 되면(화살표 방향), 자유 자성층인 제1자성층(210)의 방향과 고정 자성층인 제2자성층(222)의 자화 방향이 평행(parallel)하게 되면서, 가변 저항 소자(310)가 저저항 상태가 되며, 가변 저항 소자(310)가 저저항 상태일 때 가변 저항 소자(310)에 '로우'데이터가 저장된 것으로 정의된다.

한편, 도 3B는 가변 저항 소자(310)에 논리값이 '하이'인 데이터를 기록하는 원리를 설명하기 위한 도면이다. 마찬가지로, 가변 저항 소자(310)에 연결된 워드라인(330)이 액티브되어 트랜지스터(320)가 턴온된다. 그리고, 타단(352)으로부터 일단(351) 방향, 즉 제2전극층(320)으로부터 제1전극층(210)으로 전류가 흐르게 되면(화살표 방향), 제1자성층(212)의 방향과 제2자성층(222)의 자화 방향이 서로 반평행(anti-parallrl) 상태가 되면서 가변 저항 소자(210)가 고저항 상태를 갖게 되고, 가변 저항 소자(310)가 고저항 상태일 때 가변 저항 소자(310)에 '하이'데이터가 저장된 것으로 정의된다.

도 4는 전류 비교기의 구성도의 일예이다.

도 4를 참조하면, 전류 비교기는 전류 비교부(410) 및 전류 구동부(420)를 포함할 수 있다. 전류 비교부(410)는 제1입력단(IN1) 및 제2입력단(IN2)을 포함할 수 있다. 전류 비교기(410)는 비교 구간에서 전류 비교 동작을 수행할 수 있다.

전류 구동부(420)는 제1입력단(IN1)과 제1부하(ROAD1)를 전기적으로 연결하고, 제2입력단(IN2)과 제2부하(ROAD2)를 전기적으로 연결할 수 있다. 또한 전류 구동부(420) 활성화 구간에서 제1입력단(IN1)과 제1부하(ROAD1)를 통해 흐르는 제1전류(I1)와 제2입력단(IN2)과 제2부하(ROAD2)를 통해 흐르는 제2전류(I2)의 전류량을 조절할 수 있다.

보다 자세히 살펴보면, 전류 구동부(420)는 비교 구간에서 제1제어전압(CV1)에 응답하여 제1전류(I1)를 구동하는 제1구동력을 조절하고, 제2제어전압(CV2)에 응답하여 제2전류(I2)를 구동하는 제2구동력을 조절할 수 있다. 여기서 제1제어전압(CV1)의 레벨이 높아지면 제1전류(I1)의 전류량은 증가하고, 제1제어전압(CV1)의 레벨이 낮아지면 제1전류(I1)의 전류량은 감소할 수 있다. 또한 제2제어전압(CV2)의 레벨이 높아지면 제2전류(I2)의 전류량은 증가하고, 제2제어전압(CV2)의 레벨이 낮아지면 제2전류(I2)의 전류량은 감소할 수 있다.

전류 구동부(410)는 비교 구간이 아닌 경우 제1제어전압(CV1)을 제1레벨로 유지하되, 비교 구간에서 제1제어전압(CV1)을 제1레벨에서 제1레벨보다 낮은 리드 레벨까지 하강시킬 수 있다. 또한 전류 구동부(410)는 비교 구간이 아닌 경우 제2제어전압(CV2)을 제2레벨로 유지하되, 비교 구간에서 제2제어전압(CV2)을 제2레벨에서 제2레벨보다 낮은 기준 레벨까지 하강시킬 수 있다. 여기서 제1레벨 및 제2레벨은 전원전압(VDD)의 레벨일 수 있다.

전류 구동부(410)는 제1 및 제2제어전압(CV1, CV2)의 레벨을 하강시킴으로써 비교구간에서 제1구동력을 제1값에서 제1값보다 작은 리드값까지 감소시키고, 제2구동력을 제2값에서 제2값보다 작은 기준값까지 감소시킬 수 있다. 제1값, 제2값, 리드값 및 기준값은 각각 제어전압(CV1, CV2)의 제1레벨(VDD), 제2레벨(VDD), 리드 레벨(VCLAMP) 및 기준 레벨(VREF)에 대응하는 구동력의 값일 수 있다.

전류 구동부(410)는 제1전류 조절부(411), 제2전류 조절부(412), 제1구동부(413) 및 제2구동부(414)를 포함할 수 있다. 제1전류 조절부(411)는 제1제어전압(CV1)에 응답하여 제1전류(I1)를 조절하고, 제2전류 조절부(412)는 제2제어전압(CV2)에 응답하여 제2전류(I2)를 조절할 수 있다. 제1제어전압(CV1)은 제1노드(NO1)의 전압이고, 제2제어전압(CV2)은 제2노드(NO2)의 전압일 수 있다.

제1구동부(413)는 제1노드(NO1)를 리드전압(VCLAMP)보다 높은 제1전압(V1)으로 구동하되, 비교 구간에서 제1노드(NO1)를 리드전압(VCLAMP)으로 구동할 수 있다. 제2구동부(413)는 제2노드(NO2)를 기준전압(VREF)보다 높은 제2전압(V2)으로 구동하되, 비교 구간에서 제2노드(NO2)를 기준전압(VREF)으로 구동할 수 있다. 여기서 제1 및 제2전압(V1, V2)은 전원전압(VDD)일 수 있다.

제1구동부(413)는 리드 인에이블 신호(REN)가 비활성화된 경우 제1노드(NO1)를 제1전압(V1)으로 구동하는 제1비활성화 구동부(413A) 및 리드 인에이블 신호(REN)가 활성화된 경우 제1노드(NO1)를 리드전압(VCLAMP)으로 구동하는 제1활성화 구동부(413B)를 포함할 수 있다. 참고로 리드 인에이블 신호(REN)는 비교 구간에서 소정의 구간 동안 활성화되는 신호일 수 있다.

제1비활성화 구동부(413A)는 일단에 제1전압(V1)이 인가되고, 타단이 제1노드(NO1)에 연결되고, 리드 인에이블 신호(REN)에 응답하여 온/오프되는 트랜지스터(P1)를 포함할 수 있다. 제1활성화 구동부(413B)는 리드 인에이블 신호(REN)에 응답하여 활성화되며, 제1노드(NO1)의 전압이 리드전압(VCLAMP)보다 낮으면 제1노드(NO1)를 풀업구동하고, 제1노드(NO1)의 전압의 레벨이 리드전압(VCLAMP)보다 높으면 제1노드(NO1)를 풀업구동하는 비교기(COM1)를 포함할 수 있다.

제2구동부(414)는 제2비활성화 구동부(414A) 및 제2활성화 구동부(414B)를 포함하고, 그 동작은 제1구동부(413)와 유사할 수 있다.

참고로 리드/기준전압(VCLAMP, VREF)은 각각 대응하는 트랜지스터(N1, N2)가 포화 모드(saturation mode)에서 동작하도록 소정의 레벨을 갖는 전압일 수 있다. 여기서 소정의 레벨은 트랜지스터들(N1, N2)의 문턱 전압(threshold voltage)의 레벨보다 높고, 전원전압(VDD)의 레벨보다 낮은 레벨일 수 있다. 또한 리드/기준전압(VCLAMP, VREF)은 각각 일정한 레벨의 전압을 지속적으로 생성할 수 있는 일반적인 전압 생성기들(voltage generator)로부터 생성된 것일 수 있다.

전류 비교부(420)는 비교 구간에서 제1전류(I1)의 전류량과 제2전류(I2)의 전류량을 비교하여, 그 결과를 출력(OUT, OUTB)할 수 있다. 예를 들어, 전류 비교부(420)는 제1전류(I1)의 전류량이 제2전류(I2)의 전류량보다 많으면 출력값들(OUT, OUTB)을 각각 (로우, 하이)로 출력하고, 제1전류(I1)의 전류량이 제2전류(I2)의 전류량보다 적으면 출력값들(OUT, OUTB)을 각각 (하이, 로우)로 출력할 수 있다. 또는 설계에 따라 전자의 경우 (하이, 로우)를 출력하고, 후자의 경우 (로우, 하이)를 출력할 수 있다. 비교 구간이 아닌 경우 제1 및 제2전류(I1, I2)는 차단될 수 있다.

제1부하(ROAD1) 가변 저항 소자(VR)를 포함하는 제1전류 경로(PATH1)에 대응하는 부하이고, 제2부하(ROAD2)는 기준 저항 소자(RR)를 포함하는 제2전류 경로(PATH2)에 대응하는 부하일 수 있다. 가변 저항 소자(VR)는 상태에 따라 제1저항값 또는 제1저항값보다 높은 제2저항값을 가질 수 있다. 기준 저항 소자(RR)는 가변 저항 소자(VR)의 저항값을 판별하기 위한 저항 소자로 제1저항값 및 제2저항값 사이의 저항값을 가질 수 있다. 제1부하(ROAD1)와 제2부하(ROAD2)의 저항값의 대소관계는 가변 저항 소자(VR)와 기준 저항 소자(RR)의 저항값의 대소관계와 같을 수 있다. 예를 들어, 가변 저항 소자(VR)의 저항값이 기준 저항 소자(RR)의 저항값보다 크면(제2저항값이면) 제1부하(ROAD1)의 저항값이 제2부하(ROAD2)의 저항값보다 크고, 가변 저항 소자(VR)의 저항값이 기준 저항 소자(RR)의 저항값보다 작으면(제1저항값이면) 제1부하(ROAD1)의 저항값이 제2부하(ROAD2)의 저항값보다 작을 수 있다.

제1 및 제2전류경로(PATH1, PATH2)는 각각 기생 캐패시턴스 등 캐패시턴스 성분을 포함할 수 있으며, 따라서 RC 딜레이(RCD)를 포함할 수 있다. 제1 및 제2전류(I1, I2)의 전류량이 안정화되려면, 트랜지스터(N1, N2)에서 게이트의 전압(CV1, CV2)과 소스의 전압(VA, VB)의 차이가 일정한 값을 가져야 한다. 비교 구간에서 'CV1', 'CV2'의 레벨은 각각 리드전압(VCLAMP) 및 기준전압(VREF)의 레벨로 안정화되므로, 'VA' 및 'VB'의 레벨이 안정화되면 제1 및 제2전류(I1, I2)의 전류량이 안정화될 수 있다. 'VA' 및 'VB'의 레벨은 각각 제1 및 제2부하(ROAD1, ROAD2)에 존재하는 캐패시턴스 성분에 제1 및 제2전류(I1, I2)에 의해 전하가 적절하게 충전되면 안정화될 수 있다.

이하에서는 상술한 내용을 바탕으로 전류 비교기가 전류를 비교하고, 그 결과를 출력하는 동작에 대해서 설명한다.

비교 구간이 아닌 경우 제1노드(NO1)는 제1전압(V1)으로 구동되어 제1제어전압(CV1)은 제1전압(V1)과 같은 레벨로 유지되고, 제2노드(NO2)는 제2전압(V2)으로 구동되어 제2제어전압(CV2)은 제2전압(V2)과 같은 레벨로 유지된다. 제1 및 제2입력단(IN1, IN2)에 각각 제1 및 제2전류(I1, I2)가 흐르지 않는다.

비교 구간으로 진입하면, 인에이블 신호(REN)가 활성화되어 제1노드(NO1)가 리드전압(VCLAMP)으로 구동되고, 제2노드(NO2)가 기준전압(VREF)으로 구동된다. 제1노드(NO1)의 전압의 레벨은 제1전압(V1)의 레벨에서 점점 하강하여 리드전압(VCLAMP)의 레벨에 도달하고, 제2노드(NO2)의 전압의 레벨은 제2전압(V2)의 레벨에서 점점 하강하여 기준전압(VREF)의 레벨에 도달한다.

제1 및 제2제어전압(CV1, CV2)이 높은 레벨에서 시작하여 각각 제1 및 기준전압(VCLAMP, VREF)의 레벨로 하강하므로, 제1 및 제2전류(I1, I2)의 전류량은 인에이블 신호(REN)가 활성화된 시점부터 급격히 증가하였다가 점점 낮아지며, 제1전류(I1)는 제1부하(ROAD1)의 저항값에 대응하는 값으로 수렴하고, 제2전류(I2)는 제2부하(ROAD2)의 저항값에 대응하는 값으로 수렴한다.

이때 제1 및 제2전류(I1, I2)의 전류량은 각각 제1 및 제2부하(ROAD1, ROAD2)의 저항값이 클수록 작아지고, 제1 및 제2부하(ROAD1, ROAD2)의 저항값이 작을수록 커질 수 있다. 여기서 인에이블 신호(REN)가 활성화된 시점부터 제1 및 제2전류(I1, I2)의 전류량이 안정화되는데 걸리는 시간을 세틀링 타임(settling time)이라 할 수 있다.

전류 비교부(410)는 비교 구간에서 제1 및 제2전류(I1, I2)의 전류량을 비교하고, 그 결과를 출력한다. 제1 및 제2전류(I1, I2)의 전류량은 각각 제1 및 제2부하(ROAD1, ROAD2)의 저항값에 대응하고, 제1 및 제2부하(ROAD1, ROAD2)의 저항값은 각각 가변 저항 소자(VR) 및 기준 저항 소자(RR)의 저항값에 대응하므로, 전류 비교부(410)의 비교결과(OUT, OUTB)를 이용하여 가변 저항 소자(VR) 및 기준 저항 소자(RR)의 저항값의 대소관계를 판별할 수 있다. 전류 비교부(410)의 상세한 구성 및 동작은 도 5의 설명에서 후술한다.

도 4의 전류 비교기는 비교 구간으로 진입하는 시점에서 높은 레벨의 제어전압(CV1, CV2)을 이용해 제1 및 제2전류(I1, I2)의 전류량을 증가시켜, 제1 및 제2부하(ROAD1, ROAD2)에 포함된 캐패시턴스 성분이 적절하게 충전되는데 걸리는 시간인 세틀링 타임을 감소시킴으로써 비교 동작을 수행하는데 필요한 시간을 줄일 수 있다. 즉, 비교 동작 속도를 높일 수 있다.

도 5는 전류 비교부(410)의 구성도의 일예이다.

도 5를 참조하면, 전류 비교부(410)는 연결부(510), 프리차지부(520) 및 증폭부(530)를 포함할 수 있다.

연결부(510)는 제1입력단(IN1)과 제1센싱 노드(SO1) 사이에 연결되고, 제2입력단(IN2)과 제2센싱 노드(SO2) 사이에 연결될 수 있다. 연결부(510)는 인에이블 신호(REN)가 활성화되면 제1 및 제2센싱 노드(SO1, SO2)를 각각 제1 및 제2입력단(IN1, IN2)과 전기적으로 연결할 수 있다.

연결부(510)는 제1입력단(IN1)과 제1센싱 노드(SO1) 사이에 연결되고, 인에이블 신호(REN)에 응답하여 온/오프되는 트랜지스터(N1) 및 제2입력단(IN2)과 제2센싱 노드(SO2) 사이에 연결되고, 인에이블 신호(REN)에 응답하여 온/오프되는 트랜지스터(N2)를 포함할 수 있다.

프리차지부(520)는 제1센싱신호(SEN1)가 비활성화된 구간에서 제1센싱 노드(SO1), 제2센싱 노드(SO2), 제1출력 노드(OUT) 및 제2출력노드(OUTB)를 프리차지할 수 있다. 제1센싱신호(SEN1)는 비교 구간에서 인에이블 신호(REN)가 활성화된 이후에 소정의 구간 동안 활성화되는 신호일 수 있다. 제1센싱신호(SEN1)가 비활성화된 구간에서 제1 및 제2출력노드(OUT, OUTB)에 전원전압(VDD)을 인가할 수 있다. 따라서 제1 및 제2출력노드(OUT, OUTB)의 전압은 전원전압(VDD)으로 프리차지되고, 인에이블 신호(REN)가 비활성화된 경우 결과적으로 제1 및 제2센싱노드(SO1, SO2)까지 전원전압(VDD)으로 프리차지될 수 있다.

프리차지부(520)는 일단에 전원전압(VDD)이 인가되고, 타단이 제1출력노드(OUT)에 연결되고, 제1센싱신호(SEN1)에 응답하여 온/오프되는 트랜지스터(P1) 및 일단에 전원전압(VDD)이 인가되고, 타단이 제2출력노드(OUTB)에 연결되고, 제1센싱신호(SEN1)에 응답하여 온/오프되는 트랜지스터(P2)를 포함할 수 있다.

증폭부(530)는 활성화 구간에서 제1 및 제2센싱노드(SO1, SO2)의 전압 차이를 증폭하여 제1 및 제2출력노드(OUT, OUTB)로 출력할 수 있다. 인에이블 신호(REN)가 활성화되면, 제1센싱노드(SO1)에서 제1전류(I1)가 흐르고 제2센싱노드(SO2)에서 제2전류(I2)가 흐를 수 있다. 제1센싱신호(SEN1)가 활성화되면 프리차지부(520)에 의한 프리차지가 중단되고, 제1전류(I1)에 의해 제1센싱노드(SO1)가 디스차지되어 제1센싱노드(SO1)의 전압이 점점 하강하고, 제2전류(I2)에 의해 제2센싱노드(SO2)가 디스차지되어 제2센싱노드(SO2)의 전압이 점점 하강할 수 있다.

여기서 제1 및 제2전류(I1, I2) 중 전류량이 많은 전류에 대응하는 센싱노드의 전압이 더 빠르게 하강할 수 있다. 제2센싱신호(SEN2)가 활성화되면, 증폭부(530)가 활성화되어 제1 및 제2센싱노드(SO1, SO2)의 전압차이가 증폭되어 제1 및 제2출력노드(OUT, OUTB)로 출력될 수 있다. 도 5의 증폭부(530)의 경우 제1전류(I1)의 전류량이 제2전류(I2)의 전류량보다 많으면 제1 및 제2출력노드(OUT, OUTB)로 각각 (로우, 하이)가 출력되고, 제1전류(I1)의 전류량이 제2전류(I2)의 전류량보다 적으면 제1 및 제2출력노드(OUT, OUTB)로 각각 (하이, 로우)가 출력될 수 있다.

증폭부(530)는 일단에 기저전압(VSS)이 인가되고, 타단이 제1센싱노드(SO1)에 연결되고, 제2센싱신호(SEN2)에 응답하여 온/오프되는 트랜지스터(N3) 및 일단에 기저전압(VSS)이 인가되고, 타단이 제2센싱노드(SO2)에 연결되고, 제2센싱신호(SEN2)에 응답하여 온/오프되는 트랜지스터(N4)를 포함할 수 있다. 또한 증폭부(530)는 전원전압(VDD) 및 제1센싱노드(SO1)의 전압을 공급받아 동작하며, 제1출력노드(OUT)의 전압에 응답하여 제2출력노드(OUTB)를 구동하는 구동부(531) 및 전원전압(VDD) 및 제2센싱노드(SO2)의 전압을 공급받아 동작하며, 제2출력노드(OUTB)의 전압에 응답하여 제1출력노드(OUT)를 구동하는 구동부(532)를 포함할 수 있다. 구동부들(531, 532)은 각각 트랜지스터들(N5, P3, N6, P4)을 포함할 수 있다.

출력노드들(OUT, OUTB)의 결과값은 출력신호(RLEN, RLENB)가 활성화되면 각각 대응하는 패스 게이트(PA1, PA2)를 통과하여 출력될 수 있다. 출력신호(RLEN)는 제2센싱신호(SEN2)가 활성화된 후 소정의 구간 동안 활성화되는 신호일 수 있다. 출력신호B(RLENB)는 출력신호(RLEN)를 반전한 신호일 수 있다. 센싱이 완료되면, 신호들(REN, SEN1, SEN2)가 소정의 순서로 비활성화되고, 활성화 구간이 종료될 수 있다.

도 6는 도 4의 전류 비교기의 동작을 설명하기 위한 파형도이다.

도 6에는 인에이블 신호(REN), 제1센싱신호(SEN1), 제2센싱신호(SEN2) 및 출력신호들(RLEN, RLENB)의 파형을 도시하였으며, 이하에서는 도 4 내지 도 6를 참조하여 전류 비교기의 전류 비교 동작에 대해 설명한다.

비교 구간(COMPARISION)이 아닌 경우 인에이블 신호(REN), 제1센싱신호(SEN1), 제2센싱신호(SEN2) 및 출력신호들(RLEN, RLENB)는 모두 비활성화 상태이며, 제1 및 제2전류(I1, I2)는 제1 및 제2입력단(IN1, IN2)으로 흐르지 않고, 제1 및 제2센싱노드(SO1, SO2)는 전원전압(VDD)으로 프리차지된 상태이다.

비교 구간(COMPARISION)으로 진입하여 인에이블 신호(EN)가 활성화되면, 제1 및 제2입력단(IN1, IN2)으로 각각 제1 및 제2전류(I1, I2)가 흐르고, 소정의 시간 뒤에 제1센싱신호(SEN1)가 활성화되면 프리차지가 중단되어, 제1 및 제2센싱노드(SO1, SO2)의 전압이 하강한다. 이후 제2센싱신호(SEN2)가 활성화되면 증폭부(530)가 활성화되어 제1 및 제2센싱노드(SO1, SO2)의 전압 차이가 증폭되어 제1 및 제2출력노드(OUT, OUTB)로 출력된다.

이때 제1 및 제2출력노드(OUT, OUTB)의 전압은 각각 전원전압(VDD) 및 기저전압(VSS)(제1전류(I1)의 전류량 > 제2전류의 전류량(I2)인 경우) 또는 기저전압(VSS) 및 전원전압(VDD)(제1전류(I1)의 전류량 < 제2전류의 전류량(I2)인 경우)일 수 있다. 이러한 출력노드들(OUT, OUTB)의 전압은 출력신호들(RLEN, RLENB)가 활성화된 구간에서 출력될 수 있다(DATA_OUT).

전류량의 비교 결과가 출력되고 나면, 인에이블 신호(REN)가 비활성화되고, 그 후 제1 및 제2센싱신호(SEN1, SEN2)가 비활성화되어 비교 구간(COMPARISION)이 종료될 수 있다.

도 7은 도 4의 전류 비교기의 효과를 설명하기 위한 파형도이다.

도 7을 참조하면, 제1파형도(710)는 제1제어전압(CV1)을 도시한 파형도이고, 제2파형도(720)는 제1전류(I1)을 도시한 파형도이고, 제3파형도(730)는 'VA'를 도시한 파형도이다. 제1 내지 제3파형도들(710, 720, 730)에서 점선(711, 721, 731)은 종래의 전류 비교기에서의 각 전압 및 전류의 파형을 나타낸 것이고, 실선(712, 722, 732)은 도 4의 전류 비교기에서의 각 전압 및 전류의 파형을 나타낸 것이다.

제1파형도(710)에 도시된 바와 같이, 종래의 경우 제1제어전압(CV1)은 리드전압(VCLAMP) 레벨로 일정하게 유지될 수 있다(711). 도 4의 전류 비교기의 경우 제1제어전압(CV1)은 전원전압(VDD) 레벨에서 인에이블 신호(REN)가 활성화되는 시점(T1)부터 점점 하강하여 리드전압(VCLAMP) 레벨에 도달할 수 있다(712).

제2파형도(720)에 도시된 바와 같이, 종래의 경우 제1전류(I1)의 전류량은 'T1'으로부터 소정의 시간 뒤에 낮은 피크(PEAK1)에 도달한 후 가변 저항 소자(VR)의 저항값에 대응하는 전류량(CON1)으로 수렴할 수 있다. 도 4의 전류 비교기의 경우 제1제어전압(CV1)의 레벨이 전원전압(VDD) 레벨에서 시작하므로, 제1전류(I1)의 전류량은 'T1'으로부터 소정의 시간 뒤에 높은 피크(PEAK2)에 도달한 후 가변 저항 소자(VR)의 저항값에 대응하는 전류량(CON1)으로 수렴할 수 있다.

제3파형도(730)에 도시된 바와 같이, 종래의 경우 'VA'는 비교적 느리게 소정의 레벨(VA_CON)로 수렴할 수 있다. 도 4의 전류 비교기의 경우 'VA'는 종래보다 빠르게 소정의 레벨(VA_CON)로 수렴할 수 있다. 'VA'의 레벨은 제2파형도(720)에서 'I1'의 파형도(711, 712)의 아래의 면적에 비례할 수 있다.

제2제어전압(CV2), 제2전류(I2) 및 'VB'의 파형은 제1 내지 제3파형도(710, 720, 730)에 도시한 제1제어전압(CV1), 제1전류(I1) 및 'VA'의 파형(712, 722, 732)와 거의 동일하고, 수렴되는 값만 각각 'VREF', 'CON2' 및 'VB_CON'으로 다를 수 있다. 제1 및 제2전류(I1, I2)의 수렴 값(CON1, CON2)은 VR> RR이면 CON1 < CON2이고, VR< RR이면 CON1 > CON2일 수 있다.

도 8는 가변 저항 소자를 포함하는 메모리 회로(장치)의 구성도의 일예이다.

도 8를 참조하면, 메모리 회로(장치)는 다수의 저장 셀(SC), 하나 이상의 기준 셀(RC) 및 데이터 리드부(810)를 포함할 수 있다.

저장 셀들(SC)은 소스 라인(SL)과 비트라인(BL) 사이에 연결되고, 다수의 워드라인(WL0 - WLN) 중 대응하는 워드라인과 연결될 수 있다. 소스 라인(SL)과 비트라인(BL) 및 그 사이에 연결된 저장 셀들(SC)은 하나의 컬럼(column)을 구성하고, 각각의 워드라인들(WL0 - WLN)은 로우(row)를 구성한다. 도 8에서는 메모리 회로가 1개의 컬럼을 포함하는 경우에 대해서 도시하였으나, 이는 도시의 편의를 위한 것이며 메모리 회로는 다수의 컬럼을 포함할 수 있다. 기준 셀들(SC)은 소스라인(RSL)과 비트라인(RBL)에 사이에 연결되고, 다수의 워드라인(WL0 - WLN) 중 대응하는 워드라인과 연결될 수 있다.

각각의 저장 셀들(SC)은 가변 저항 소자(VR) 및 가변 저항 소자(VR)에 직렬로 연결된 선택 소자(S)를 포함하고, 기준 셀들(RC)은 기준 저항 소자(RR) 및 기준 저항 소자(RR)에 직렬로 연결된 선택 소자(S)를 포함할 수 있다.

저장 셀들(SC)은 데이터를 저장하기 위한 구성이며, 기준 셀들(RC)은 데이터를 리드할 때 사용되는 기준 전류(I2)를 생성하기 위한 구성일 수 있다. 가변 저항 소자(VR)는 '로우'데이터가 저장된 경우 저저항 상태가 되고, '하이'데이터가 저장된 경우 고저항 상태가 될 수 있다. 또는 가변 저항 소자(VR)는 '하이'데이터가 저장된 경우 저저항 상태가 되고, '로우'데이터가 저장된 경우 고저항 상태가 될 수 있다. 이하에서는 전자의 경우의 예를 들어 메모리 회로의 리드 동작에 대해 설명한다. 기준 저항 소자(RR)는 가변 저항 소자(VR)의 저저항 상태의 저항값과 고저항 상태의 저항값의 사이의 저항값을 가질 수 있다.

데이터 리드부(810)는 리드 구간(상술한 비교 구간에 대응함)에서 선택된 저장 셀(SC)의 저항값과 선택된 저장 셀(SC)에 대응하는 기준 셀(RC)의 저항값을 비교하여 선택된 저장 셀(SC)에 저장된 데이터를 리드하고 출력(OUT, OUTB)할 수 있다. 데이터 리드부(810)는 도 4의 전류 비교기를 포함할 수 있다.

데이터 리드부(810)의 데이터 리드 동작은 도 4 내지 도 6의 설명에서 상술한 전류 비교기의 비교 동작과 동일하다. 도 4에서 설명한 제1부하(ROAD1)는 리드 전류(도 4의 제1전류(I1)에 대응함)가 흐르는 경로의 부하를 나타내고, 제2부하(ROAD2)는 기준전류(도 4의 제2전류(I2)에 대응함)가 흐르는 경로의 부하를 나타낼 수 있다.

저장 셀(SC)을 포함하는 컬럼은 스위치(801)을 통해 데이터 리드부(810)와 연결되고, 기준 셀(RC)을 포함하는 컬럼은 스위치(802)를 통해 데이터 리드부(810)와 연결될 수 있다. 스위치(801)는 대응하는 컬럼이 선택된 경우 리드 구간에서 활성화되는 선택신호(SEL)에 응답하여 턴온되고, 스위치(802)는 리드 구간에서 활성화되는 리드 구간 신호(RD_SEC)에 응답하여 턴온될 수 있다. 또한, 워드라인들(WL0 - WLN) 중 선택된 로우에 대응하는 워드라인이 활성화(하이)되며, 나머지 워드라인들은 비활성화(로우)될 수 있다.

이하에서 리드 구간에서 저장 셀(SC)을 포함하는 컬럼이 선택되고, 'WL1'에 대응하는 저장 셀(SC)이 선택되었다고 가정하고, 리드 동작에 대해 설명한다. 선택신호(SEL) 및 리드 구간 신호(RD_SEC)가 활성화되고 'WL1'이 활성화되면, 데이터 리드부(810)로부터 비트라인(BL), 'WL1'에 대응하는 저장 셀(SC)을 거쳐 소스라인(SL)을 통해 리드 전류(I1)가 흐르고(도 4의 제1전류경로(PATH1)에 대응함), 데이터 리드부(810)로부터 비트라인(RBL), 'WL1'에 대응하는 기준 셀(RC)을 거쳐 소스라인(RSL)을 통해 기준전류(I2)가 흐른다(도 4의 제2전류경로(PATH2)에 대응함). 데이터 리드부(810)는 리드 구간으로 진입했을 때 리드 전류(I1) 및 기준 전류(I2)를 강하게 구동하므로, 리드 전류(I1) 및 기준 전류(I2)의 피크가 높아서 보다 빠르게 전류가 안정화될 수 있다.

여기서 'WL1'에 대응하는 저장 셀(SC)의 가변 저항 소자(VR)의 저항값이 'WL1'에 대응하는 기준 저항 소자(RR)보다 작으면 리드 전류(I1)의 전류량은 기준 전류(I2)의 전류량보다 크고 데이터 리드부(810)는 출력들(OUT, OUTB)로 각각 하이, 로우를 출력할 수 있다. 반대의 경우 리드 전류(I1)의 전류량은 기준 전류(I2)의 전류량보다 작고 데이터 리드부(810)는 출력들(OUT, OUTB)로 각각 로우, 하이를 출력할 수 있다.

도 8의 메모리 회로는 데이터 리드부(810)에 전류 비교 속도가 빠른 도 4의 전류 비교기를 포함함으로써 리드 동작 속도를 높일 수 있다.

전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 9 내지 도 13은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.

도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로 프로세서의 구성도의 일 예이다.

도 9를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(CENtral Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.

기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.

기억부(1010)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 기억부(1010)는 가변 저항 소자를 포함하는 다수의 저장 셀; 상기 다수의 저장 셀 중 하나 이상의 저장 셀에 대응하고, 대응하는 저장 셀의 상기 가변 저항 소자의 저항값을 판별하기 위한 기준 저항 소자를 포함하는 하나 이상의 기준 셀; 및 제1입력단으로 상기 다수의 저장 셀 중 선택된 저장 셀에 흐르는 리드전류를 입력받고, 제2입력단으로 상기 선택된 저장 셀에 대응하는 기준 셀에 흐르는 기준전류를 입력받아, 상기 리드전류와 상기 기준전류를 비교하되, 비교 구간에서 상기 리드전류를 구동하는 구동력을 제1값에서 상기 제1값보다 작은 리드값까지 감소시키고, 상기 기준전류를 구동하는 구동력을 상기 제2값에서 상기 제2값보다 작은 기준값까지 감소시키는 데이터 리드부를 포함할 수 있다. 이를 통해 기억부(1010)의 리드 동작 속도를 높일 수 있다. 결과적으로, 마이크로 프로세서(1000)의 성능을 향상시킬 수 있다.

연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.

제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.

본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.

도 10은 본 발명의 일 실시예에 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.

도 10을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.

본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.

기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.

캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 가변 저항 소자를 포함하는 다수의 저장 셀; 상기 다수의 저장 셀 중 하나 이상의 저장 셀에 대응하고, 대응하는 저장 셀의 상기 가변 저항 소자의 저항값을 판별하기 위한 기준 저항 소자를 포함하는 하나 이상의 기준 셀; 및 제1입력단으로 상기 다수의 저장 셀 중 선택된 저장 셀에 흐르는 리드전류를 입력받고, 제2입력단으로 상기 선택된 저장 셀에 대응하는 기준 셀에 흐르는 기준전류를 입력받아, 상기 리드전류와 상기 기준전류를 비교하되, 비교 구간에서 상기 리드전류를 구동하는 구동력을 제1값에서 상기 제1값보다 작은 리드값까지 감소시키고, 상기 기준전류를 구동하는 구동력을 상기 제2값에서 상기 제2값보다 작은 기준값까지 감소시키는 데이터 리드부를 포함할 수 있다. 이를 통해 기억부(1010)의 리드 동작 속도를 높일 수 있다. 결과적으로, 마이크로 프로세서(1000)의 성능을 향상시킬 수 있다. 이를 통해 캐시 메모리부(1120)의 리드 동작 속도를 높일 수 있다. 결과적으로, 프로세서(1100)의 성능을 향상시킬 수 있다.

도 10에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.

버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.

본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.

본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.

여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.

통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous ensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.

미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.

도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.

도 11을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.

프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.

주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 가변 저항 소자를 포함하는 다수의 저장 셀; 상기 다수의 저장 셀 중 하나 이상의 저장 셀에 대응하고, 대응하는 저장 셀의 상기 가변 저항 소자의 저항값을 판별하기 위한 기준 저항 소자를 포함하는 하나 이상의 기준 셀; 및 제1입력단으로 상기 다수의 저장 셀 중 선택된 저장 셀에 흐르는 리드전류를 입력받고, 제2입력단으로 상기 선택된 저장 셀에 대응하는 기준 셀에 흐르는 기준전류를 입력받아, 상기 리드전류와 상기 기준전류를 비교하되, 비교 구간에서 상기 리드전류를 구동하는 구동력을 제1값에서 상기 제1값보다 작은 리드값까지 감소시키고, 상기 기준전류를 구동하는 구동력을 상기 제2값에서 상기 제2값보다 작은 기준값까지 감소시키는 데이터 리드부를 포함할 수 있다. 이를 통해 기억부(1010)의 리드 동작 속도를 높일 수 있다. 결과적으로, 마이크로 프로세서(1000)의 성능을 향상시킬 수 있다. 이를 통해 주기억 장치(1220)의 리드 동작 속도를 높일 수 있다. 결과적으로, 시스템(1200)의 성능을 향상시킬 수 있다.

또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.

보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 가변 저항 소자를 포함하는 다수의 저장 셀; 상기 다수의 저장 셀 중 하나 이상의 저장 셀에 대응하고, 대응하는 저장 셀의 상기 가변 저항 소자의 저항값을 판별하기 위한 기준 저항 소자를 포함하는 하나 이상의 기준 셀; 및 제1입력단으로 상기 다수의 저장 셀 중 선택된 저장 셀에 흐르는 리드전류를 입력받고, 제2입력단으로 상기 선택된 저장 셀에 대응하는 기준 셀에 흐르는 기준전류를 입력받아, 상기 리드전류와 상기 기준전류를 비교하되, 비교 구간에서 상기 리드전류를 구동하는 구동력을 제1값에서 상기 제1값보다 작은 리드값까지 감소시키고, 상기 기준전류를 구동하는 구동력을 상기 제2값에서 상기 제2값보다 작은 기준값까지 감소시키는 데이터 리드부를 포함할 수 있다. 이를 통해 기억부(1010)의 리드 동작 속도를 높일 수 있다. 결과적으로, 마이크로 프로세서(1000)의 성능을 향상시킬 수 있다. 이를 통해 보조기억장치(1230)의 리드 동작 속도를 높일 수 있다. 결과적으로, 시스템(1200)의 성능을 향상시킬 수 있다.

또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 12의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 12의 1300 참조)들을 포함할 수 있다.

인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous ensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

도 12은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.

도 12을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.

저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.

인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.

임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 하나 이상의 컬럼; 및 상기 하나 이상의 컬럼 중 선택된 컬럼과 연결되는 정/부데이터 라인을 포함하고, 상기 하나 이상의 컬럼 각각은 각각 1비트의 데이터를 저장하되, 제1값이 저장된 경우 제1저항값을 가지고 제2값이 저장된 경우 제2저항값을 가지는 제1가변 저항 소자 및 상기 제1값이 저장된 경우 상기 제2저항값을 가지고 상기 제2값이 저장된 경우 상기 제1저항값을 가지는 제2가변 저항 소자를 포함하는 다수의 저장 셀; 상기 제1가변 저항 소자의 일단에 연결되는 정비트라인; 상기 제2가변 저항 소자의 일단에 연결되는 부비트라인; 상기 제1 및 제2가변 저항 소자의 타단에 연결되는 소스라인; 및 라이트시 선택된 경우 상기 정/부데이터 라인의 데이터를 래치하고, 상기 래치된 데이터의 값에 따라 상기 정비트라인 및 상기 부비트라인을 각각 제1전압 및 제2전압으로 구동하거나, 각각 상기 제2전압 및 상기 제1전압으로 구동하고 리드시 상기 정비트라인 및 상기 부비트라인에 흐르는 전류에 대응하는 데이터를 래치하는 구동부를 포함할 수 있다. 이를 통해 임시 저장 장치(1340)의 리드 마진을 증가시키고, 리드 동작 및 라이트 동작 속도를 높이고, 라이트 전류 소모를 줄일 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 속도 및 안정성을 향상시킬 수 있다.

도 13는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.

도 13을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.

데이터를 저장하는 메모리(1410)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 가변 저항 소자를 포함하는 다수의 저장 셀; 상기 다수의 저장 셀 중 하나 이상의 저장 셀에 대응하고, 대응하는 저장 셀의 상기 가변 저항 소자의 저항값을 판별하기 위한 기준 저항 소자를 포함하는 하나 이상의 기준 셀; 및 제1입력단으로 상기 다수의 저장 셀 중 선택된 저장 셀에 흐르는 리드전류를 입력받고, 제2입력단으로 상기 선택된 저장 셀에 대응하는 기준 셀에 흐르는 기준전류를 입력받아, 상기 리드전류와 상기 기준전류를 비교하되, 비교 구간에서 상기 리드전류를 구동하는 구동력을 제1값에서 상기 제1값보다 작은 리드값까지 감소시키고, 상기 기준전류를 구동하는 구동력을 상기 제2값에서 상기 제2값보다 작은 기준값까지 감소시키는 데이터 리드부를 포함할 수 있다. 이를 통해 기억부(1010)의 리드 동작 속도를 높일 수 있다. 결과적으로, 마이크로 프로세서(1000)의 성능을 향상시킬 수 있다. 이를 통해 메모리(1410)의 리드 동작 속도를 높일 수 있다.결과적으로, 메모리 시스템(1400)의 성능을 향상시킬 수 있다.

더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.

인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.

본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 메모리 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 가변 저항 소자를 포함하는 다수의 저장 셀; 상기 다수의 저장 셀 중 하나 이상의 저장 셀에 대응하고, 대응하는 저장 셀의 상기 가변 저항 소자의 저항값을 판별하기 위한 기준 저항 소자를 포함하는 하나 이상의 기준 셀; 및 제1입력단으로 상기 다수의 저장 셀 중 선택된 저장 셀에 흐르는 리드전류를 입력받고, 제2입력단으로 상기 선택된 저장 셀에 대응하는 기준 셀에 흐르는 기준전류를 입력받아, 상기 리드전류와 상기 기준전류를 비교하되, 비교 구간에서 상기 리드전류를 구동하는 구동력을 제1값에서 상기 제1값보다 작은 리드값까지 감소시키고, 상기 기준전류를 구동하는 구동력을 상기 제2값에서 상기 제2값보다 작은 기준값까지 감소시키는 데이터 리드부를 포함할 수 있다. 이를 통해 버퍼 메모리(1440)의 리드 동작 속도를 높일 수 있다. 결과적으로, 메모리 시스템(1400)의 성능을 향상시킬 수 있다.

더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.

도 9 내지 도 13의 전자 장치 또는 시스템의 예시들의 특징은, 다양한 장치, 시스템, 또는 어플리케이션(application)에서 구현될 수 있다. 예를 들어, 모바일 폰 또는 다른 휴대용 통신 장치, 태블릿 컴퓨터, 노트북 또는 랩탑 컴퓨너, 게임기, 스마트 TV 셋, TV 셋탑 박스, 멀티미비어 서버, 유무선 통신 기능을 갖는 디지털 카메라, 무선 통신 기능을 갖는 손목 시계 또는 다른 착용 장치 등이 있다.

이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.

Claims

제1 및 제2입력단에 흐르는 전류를 비교하는 전류 비교부;
제1노드의 전압에 응답하여 상기 제1입력단에 흐르는 전류를 조절하는 제1전류 조절부;
제2노드의 전압에 응답하여 상기 제2입력단에 흐르는 전류를 조절하는 제2전류 조절부;
상기 제1노드를 리드전압보다 높은 제1전압으로 구동하되, 비교 구간에서 상기 제1노드를 상기 리드전압으로 구동하는 제1구동부; 및
상기 제2노드를 기준전압보다 높은 제2전압으로 구동하되, 상기 비교 구간에서 상기 제2노드를 상기 기준전압으로 구동하는 제2구동부
를 포함하는 전류 비교기.
제 1항에 있어서,
상기 제1입력단은 상기 제1전류 조절부를 통해 RC 딜레이를 포함하는 제1부하와 연결되고, 상기 제2입력단은 상기 제2전류 조절부를 통해 RC 딜레이를 포함하는 제2부하와 연결되는 전류 비교기.
제 2항에 있어서,
상기 제1입력단에 흐르는 전류의 전류량은 상기 제1부하의 저항값에 대응하는 값으로 수렴하고, 상기 제2입력단에 흐르는 전류의 전류량은 상기 제2부하의 저항값에 대응하는 값으로 수렴하는 전류 비교기.
제 2항에 있어서,
상기 제1입력단의 전류의 전류량은 상기 제1부하의 저항값이 클수록 작아지고, 상기 제2입력단의 전류의 전류량은 상기 제2부하의 저항값이 클수록 작아지는 전류 비교기.
제 2항에 있어서,
상기 제1부하는 가변 저항 소자를 포함하는 경로에 대응하는 부하이고, 상기 제2부하는 상기 가변 저항 소자의 저항값을 판별하기 위한 기준 저항 소자를 포함하는 경로에 대응하는 부하인 전류 비교기.
제 1항에 있어서,
상기 전류 비교부는
상기 제1입력단에 대응하는 제1센싱 노드; 및
상기 제2입력단에 대응하는 제2센싱 노드를 포함하고,
상기 제1 및 제2센싱 노드를 프리차지하되, 상기 비교 구간에서 상기 제1 및 제2입력단에 흐르는 전류에 의해 각각 상기 제1 및 제2센싱 노드를 디스차지하고, 상기 제1센싱 노드의 전압과 상기 제2센싱 노드의 전압을 비교하는 전류 비교기.
제 6항에 있어서,
상기 전류 비교부는
상기 비교 구간에서 상기 제1 및 제2입력단을 각각 상기 제1 및 제2센싱 노드와 전기적으로 연결하는 연결부;
상기 비교 구간에서 상기 제1 및 제2센싱 노드의 전압 차이를 증폭하여 제1 및 제2출력 노드로 출력하는 증폭부; 및
상기 제1 및 제2센싱 노드, 상기 제1 및 제2출력노드를 프리차지하는 프리차지부
를 포함하는 전류 비교기.
제 1항에 있어서,
상기 제1전압 및 상기 제2전압은 전원전압인 전류 비교기.
제1 및 제2입력단에 흐르는 전류를 비교하는 전류 비교부;
상기 제1입력단에 대응하고, 가변 저항 소자를 포함하는 제1부하;
상기 제2입력단에 대응하고, 상기 가변 저항 소자의 저항값을 판별하기 위한 기준 저항 소자를 포함하는 제2부하; 및
상기 제1입력단 및 상기 제1부하를 통해 제1전류를 흘리고, 상기 제2입력단 및 상기 제2부하를 통해 제2전류를 흘리되, 비교 구간에서 상기 제1전류를 구동하는 구동력을 제1값에서 상기 제1값보다 작은 리드값까지 감소시키고, 상기 제2전류를 구동하는 구동력을 제2값에서 상기 제2값보다 작은 기준값까지 감소시키는 전류 구동부
를 포함하는 전류 비교기.
제 9항에 있어서,
상기 제1 및 제2부하는
RC 딜레이를 포함하는 전류 비교기.
제 9항에 있어서,
상기 전류 구동부는
제1제어전압에 응답하여 상기 제1전류의 구동력을 조절하고, 제2제어전압에 응답하여 상기 제2전류의 구동력을 조절하되, 상기 제1제어전압을 제1레벨에서 상기 제1레벨보다 낮은 리드레벨까지 하강시키고, 상기 제2제어전압을 제2레벨에서 상기 제2레벨보다 낮은 기준레벨까지 하강시키는 전류 비교기.
제 9항에 있어서,
상기 제1전류의 전류량은 상기 제1부하의 저항값에 대응하는 값으로 수렴하고, 상기 제2전류의 전류량은 상기 제2부하의 저항값에 대응하는 값으로 수렴하는 전류 비교기.
제 9항에 있어서,
상기 제1전류의 전류량은 상기 제1부하의 저항값이 클수록 작아지고, 상기 제2전류의 전류량은 상기 제2부하의 저항값이 클수록 작아지는 전류 비교기.
반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는
가변 저항 소자를 포함하는 다수의 저장 셀;
상기 다수의 저장 셀 중 하나 이상의 저장 셀에 대응하고, 대응하는 저장 셀의 상기 가변 저항 소자의 저항값을 판별하기 위한 기준 저항 소자를 포함하는 하나 이상의 기준 셀; 및
제1입력단으로 상기 다수의 저장 셀 중 선택된 저장 셀에 흐르는 리드전류를 입력받고, 제2입력단으로 상기 선택된 저장 셀에 대응하는 기준 셀에 흐르는 기준전류를 입력받아, 상기 리드전류와 상기 기준전류를 비교하되, 비교 구간에서 상기 리드전류를 구동하는 구동력을 제1값에서 상기 제1값보다 작은 리드값까지 감소시키고, 상기 기준전류를 구동하는 구동력을 상기 제2값에서 상기 제2값보다 작은 기준값까지 감소시키는 데이터 리드부
를 포함하는 전자 장치.
제 14항에 있어서,
상기 데이터 리드부는
제1제어전압에 응답하여 상기 리드전류의 구동력을 조절하고, 제2제어전압에 응답하여 상기 기준전류의 구동력을 조절하되, 상기 제1제어전압을 제1레벨에서 상기 제1레벨보다 낮은 리드레벨까지 하강시키고, 상기 제2제어전압을 제2레벨에서 상기 제2레벨보다 낮은 기준레벨까지 하강시키는 전자 장치.
제 14항에 있어서,
상기 리드전류의 전류량은 상기 선택된 저장 셀의 가변 저항 소자의 저항값에 대응하는 값으로 수렴하고, 상기 기준전류의 전류량은 상기 선택된 저장 셀에 대응하는 기준 셀의 기준 저항 소자의 저항값에 대응하는 값으로 수렴하는 전자 장치.
제 14항에 있어서,
상기 선택된 저장 셀의 가변 저항 소자의 저항값이 상기 선택된 저장 셀에 대응하는 기준 셀의 기준 저항 소자의 저항값보다 크면 상기 리드전류의 전류량은 상기 기준전류의 전류량보다 작고,
상기 선택된 저장 셀의 가변 저항 소자의 저항값이 상기 선택된 저장 셀에 대응하는 기준 셀의 기준 저항 소자의 저항값보다 작으면 상기 리드전류의 전류량은 상기 기준전류의 전류량보다 큰 전자 장치.
제 14항에 있어서,
상기 데이터 리드부는
상기 리드전류 및 상기 기준전류를 비교하는 전류 비교부;
제1노드의 전압에 응답하여 상기 리드전류를 조절하는 리드전류 조절부;
제2노드의 전압에 응답하여 상기 기준전류를 조절하는 기준전류 조절부;
상기 제1노드를 리드전압보다 높은 제1전압으로 구동하되, 비교 구간에서 상기 제1노드를 상기 리드전압으로 구동하는 제1구동부; 및
상기 제2노드를 기준전압보다 높은 제2전압으로 구동하되, 상기 비교 구간에서 상기 제2노드를 상기 기준전압으로 구동하는 제2구동부
를 포함하는 전자 장치.
제 14항에 있어서,
상기 가변 저항 소자는
금속 산화물 및 두 개의 자성층 사이에 터널 베리어층이 개재된 구조물 중 하나 이상을 포함하는 전자 장치.
제 14항에 있어서,
상기 전자 장치는 마이크로 프로세서를 더 포함하고,
상기 마이크로 프로세서는
상기 마이크로 프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로 프로세서의 신호의 입출력 제어를 수행하는 액세스 제어부;
상기 액세스 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로 프로세서 내에서 상기 기억부의 일부인
전자 장치.
제 14항에 있어서,
상기 전자 장치는 프로세서를 더 포함하고,
상기 프로세서는
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
제 14항에 있어서,
상기 전자 장치는 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치.
제 14항에 있어서,
상기 전자 장치는 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
제 14항에 있어서,
상기 전자 장치는 메모리 시스템을 더 포함하고,
상기 메모리 시스템은
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.