JPH0734316B2 - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPH0734316B2 JPH0734316B2 JP9688285A JP9688285A JPH0734316B2 JP H0734316 B2 JPH0734316 B2 JP H0734316B2 JP 9688285 A JP9688285 A JP 9688285A JP 9688285 A JP9688285 A JP 9688285A JP H0734316 B2 JPH0734316 B2 JP H0734316B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- transistor
- potential
- power supply
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ回路に関し、特にその検出回路に
関する。
関する。
本発明は、メモリセルを構成するメモリセルトランジス
タと、メモリセルトランジスタが接続されるビットライ
ンと、ビットラインを充電する電源供給回路と、ビット
ラインを放電する放電回路と、ビットラインの過充電状
態を感知し、放電回路を動作させる制御回路とを備える
ことによって、読び出し電源電圧低下に伴う読び出し速
度の低下を防止したものである。
タと、メモリセルトランジスタが接続されるビットライ
ンと、ビットラインを充電する電源供給回路と、ビット
ラインを放電する放電回路と、ビットラインの過充電状
態を感知し、放電回路を動作させる制御回路とを備える
ことによって、読び出し電源電圧低下に伴う読び出し速
度の低下を防止したものである。
従来例を第２図に示す。N1はメモリセルトランジスタで
Ｎチャネル型ＭＳトランジスタである。WLはワードラ
イン選択デコーダの出力信号である。N2はビットライン
選択Ｎチャンネル型ＭＳトランジスタで、Ｙはビッラ
イン選択デコーダの出力信号である。
Ｎチャネル型ＭＳトランジスタである。WLはワードラ
イン選択デコーダの出力信号である。N2はビットライン
選択Ｎチャンネル型ＭＳトランジスタで、Ｙはビッラ
イン選択デコーダの出力信号である。
N3,N5,N4はＮチャンネル型ＭＳトランジスタ、P1,P2
はＰチャンネル型ＭＳトランジスタである。
はＰチャンネル型ＭＳトランジスタである。
N5,N3,P2からなる帰還制御回路は、ビットラインV1が低
い電位レベルにある時は、トランジスタN5がより導通状
態となるため、トランジスタN4からなる電源供給回路か
らビットラインV1へ大電流を流しこむ働きをする、一方
ビットラインV1が徐々に上昇しある設定電位レベルに至
るとトランジスタN5がより非導通状態となるため、電源
供給回路とビットラインが遮断され、ビットラインV1を
そのある設定電位レベルに安定化させる働きを持つ。
い電位レベルにある時は、トランジスタN5がより導通状
態となるため、トランジスタN4からなる電源供給回路か
らビットラインV1へ大電流を流しこむ働きをする、一方
ビットラインV1が徐々に上昇しある設定電位レベルに至
るとトランジスタN5がより非導通状態となるため、電源
供給回路とビットラインが遮断され、ビットラインV1を
そのある設定電位レベルに安定化させる働きを持つ。
次段のセンス増幅器の入力点でもある接点V3のメモリセ
ルトランジスタN1のオン，オフ間での電位の変化幅は、
トランジスタP1の能力によって決まる。
ルトランジスタN1のオン，オフ間での電位の変化幅は、
トランジスタP1の能力によって決まる。
ある高い読び出し電源電圧VDDで一連の読び出し動作が
行なわれた後、それより低い読び出し電源電圧VDD1で一
連の読び出し動作が始まり、前の高い電源電圧の場合と
同じビットラインでON状態のメモリセルが選択された場
合、ビットラインは前の高い読び出し電源電圧によって
決まるある高いレベルに依然としてあり、過充電状態で
あるため、今回の低い読び出し電源電圧VDD1でメモリセ
ルがON時のビットライン電位レベルに落すまでに、従来
は電流能力の小さいメモリセルトランジスタだけがビッ
トライン電位を落とす手段であるため時間がかかる、す
なわち読び出し速度の遅延が生ずるという問題点があっ
た。
行なわれた後、それより低い読び出し電源電圧VDD1で一
連の読び出し動作が始まり、前の高い電源電圧の場合と
同じビットラインでON状態のメモリセルが選択された場
合、ビットラインは前の高い読び出し電源電圧によって
決まるある高いレベルに依然としてあり、過充電状態で
あるため、今回の低い読び出し電源電圧VDD1でメモリセ
ルがON時のビットライン電位レベルに落すまでに、従来
は電流能力の小さいメモリセルトランジスタだけがビッ
トライン電位を落とす手段であるため時間がかかる、す
なわち読び出し速度の遅延が生ずるという問題点があっ
た。
そこで本発明は従来のこのような問題点を解決するた
め、ビットラインレベルが読び出し電源電圧にみあわな
い電位レベルにある時はそれを検出して電位を落とす回
路を得ることを目的としている。
め、ビットラインレベルが読び出し電源電圧にみあわな
い電位レベルにある時はそれを検出して電位を落とす回
路を得ることを目的としている。
上記問題点を解決するために、メモリセルを構成するメ
モリセルトランジスタと、該メモリセルトランジスタが
接続されるビットラインと、該ビットラインを充電する
電源供給回路と、該ビットラインを放電する放電回路
と、前記ビットラインの過充電状態を感知し、前記放電
回路を動作させる制御回路とを備えることを特徴とす
る。
モリセルトランジスタと、該メモリセルトランジスタが
接続されるビットラインと、該ビットラインを充電する
電源供給回路と、該ビットラインを放電する放電回路
と、前記ビットラインの過充電状態を感知し、前記放電
回路を動作させる制御回路とを備えることを特徴とす
る。
上記のように構成された半導体メモリ回路で、読び出し
電源電圧が途中で低下しても、高いビットラインの電位
状態を帰還制御回路がすばやく検知し、ビットラインの
電位を低下した読び出し電源電圧にみあう適切なレベル
にさげるため、読び出し速度の低下を防ぐことができる
のである。
電源電圧が途中で低下しても、高いビットラインの電位
状態を帰還制御回路がすばやく検知し、ビットラインの
電位を低下した読び出し電源電圧にみあう適切なレベル
にさげるため、読び出し速度の低下を防ぐことができる
のである。
以下に本発明の実施例を図面をもって説明する。N10は
メモリセルトランジスタでＮチャンネル型ＭＳトラン
ジスタである。WLZはワードライン選択デコーダの出力
信号である。N20はビットライン選択Ｎチャンネル型Ｍ
Ｓトランジスタで、YZはビットライン選択デコーダの
出力信号である。
メモリセルトランジスタでＮチャンネル型ＭＳトラン
ジスタである。WLZはワードライン選択デコーダの出力
信号である。N20はビットライン選択Ｎチャンネル型Ｍ
Ｓトランジスタで、YZはビットライン選択デコーダの
出力信号である。
N30,N50,N40はＮチャンネル型ＭＳトランジスタ、P1
0,P20はＰチャンネル型ＭＳトランジスタである。
0,P20はＰチャンネル型ＭＳトランジスタである。
N50,N30,P20からなる帰還回路は、第２図のN5,N3,P2か
らなる帰還回路と同じ働きを持つ。ビットラインV10が
低電位の時は、N50がより導通状態となり、トランジス
タN40からなる電源供給回路からビットラインV10がある
設定電位レベルに至った時は、N50をより非導通状態に
しビットラインV10と電源供給回路を切り、ビットライ
ンの電位を安定化させる働きを持つ。
らなる帰還回路と同じ働きを持つ。ビットラインV10が
低電位の時は、N50がより導通状態となり、トランジス
タN40からなる電源供給回路からビットラインV10がある
設定電位レベルに至った時は、N50をより非導通状態に
しビットラインV10と電源供給回路を切り、ビットライ
ンの電位を安定化させる働きを持つ。
Ｐチャンネル型ＭＳトランジスタP10は次段のセンス
増幅器の入力点となる節点V30のメモリセルトランジス
タN10のN,FF状態に伴う電位変化幅を決めるトラン
ジスタである。
増幅器の入力点となる節点V30のメモリセルトランジス
タN10のN,FF状態に伴う電位変化幅を決めるトラン
ジスタである。
P30,P40はＰチャンネル型ＭＳトランジスタ、N60,N7
0,N80はＮチャンネル型ＭＳトランジスタである。
0,N80はＮチャンネル型ＭＳトランジスタである。
トランジスタP30,P40,N50,N70,N80からなる回路は、ビ
ットラインV10の電位レベルが読び出し電源電圧VDDにみ
あうレベルにない場合、ビットラインV10の電位を落と
す働きを持つ。
ットラインV10の電位レベルが読び出し電源電圧VDDにみ
あうレベルにない場合、ビットラインV10の電位を落と
す働きを持つ。
具体的には、先に述べた、トランジスタN50,P20,N30か
らなる帰還制御回路が、ビットライン電位が高いことを
検出しトランジスタN50をカットオフし接点V30の電位レ
ベルを押し上げる。V30の電位が押し上げられるとトラ
ンジスタP30はより非導通となるため、当然節点V50の電
位レベルはより下方へと働く。トランジスタN70はV50の
下方へのシフトとともにより非導通となり、節点V60の
電位レベルが上方へと動く形となる。
らなる帰還制御回路が、ビットライン電位が高いことを
検出しトランジスタN50をカットオフし接点V30の電位レ
ベルを押し上げる。V30の電位が押し上げられるとトラ
ンジスタP30はより非導通となるため、当然節点V50の電
位レベルはより下方へと働く。トランジスタN70はV50の
下方へのシフトとともにより非導通となり、節点V60の
電位レベルが上方へと動く形となる。
これによってトランジスタN80が導通状態となり、不適
切なビットラインV10の電位が落とされることとなる。
切なビットラインV10の電位が落とされることとなる。
以上のような実施例において、読び出し電源電位VDDの
低下に伴う、読び出し速度の遅延は、ビットライン電位
を検出してビットライン電位を落とす帰還回路の導入に
よって防止される。
低下に伴う、読び出し速度の遅延は、ビットライン電位
を検出してビットライン電位を落とす帰還回路の導入に
よって防止される。
本発明は、以上説明してきたように、ビットライン電位
を検出して、ビットライン電位を落とす機能を有する、
帰還制御回路が、読び出し電源電位VDDの低下にともな
う読び出し速度の遅延を防止するため効果がある。
を検出して、ビットライン電位を落とす機能を有する、
帰還制御回路が、読び出し電源電位VDDの低下にともな
う読び出し速度の遅延を防止するため効果がある。
第１図は、本発明にかかる半導体メモリ回路図、第２図
は従来の半導体メモリ回路図である。 VDD……読び出し電源電圧 P1,P2,P10,P20,P30,P40……Ｐチャンネル型ＭＳトラ
ンジスタ N1,N2,N3,N4,N5,N10,N20,N30,N40,N50,N60,N70,N80……
Ｎチャンネル型ＭＳトランジスタ V1,V2,V3,V4,V10,V20,V30,V40,V50,V60……節点 YZ,Y……ビットライン選択デコーダの出力信号 WL,WLZ……ワードライン選択デコーダの出力信号
は従来の半導体メモリ回路図である。 VDD……読び出し電源電圧 P1,P2,P10,P20,P30,P40……Ｐチャンネル型ＭＳトラ
ンジスタ N1,N2,N3,N4,N5,N10,N20,N30,N40,N50,N60,N70,N80……
Ｎチャンネル型ＭＳトランジスタ V1,V2,V3,V4,V10,V20,V30,V40,V50,V60……節点 YZ,Y……ビットライン選択デコーダの出力信号 WL,WLZ……ワードライン選択デコーダの出力信号
Claims (1)
- 【請求項１】メモリセルと、該メモリセルが接続される
ビットラインと、該ビットラインを充電する電源供給回
路と、該ビットラインを放電する放電回路と、前記ビッ
トラインの過充電状態を感知し、前記放電回路を動作さ
せる制御回路とを備えることを特徴とする半導体メモリ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9688285A JPH0734316B2 (ja) | 1985-05-08 | 1985-05-08 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9688285A JPH0734316B2 (ja) | 1985-05-08 | 1985-05-08 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61255594A JPS61255594A (ja) | 1986-11-13 |
| JPH0734316B2 true JPH0734316B2 (ja) | 1995-04-12 |
Family
ID=14176775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9688285A Expired - Lifetime JPH0734316B2 (ja) | 1985-05-08 | 1985-05-08 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734316B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63131396A (ja) * | 1986-11-20 | 1988-06-03 | Ricoh Co Ltd | 半導体メモリ装置のセンス回路 |
| JPH01159897A (ja) * | 1987-12-16 | 1989-06-22 | Toshiba Corp | センスアンプ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218100A (ja) * | 1982-06-01 | 1983-12-19 | ゼネラル・インスツルメント・コ−ポレ−シヨン | 読出し専用メモリ及びそれに使用する回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064500U (ja) * | 1984-09-10 | 1985-05-07 | 日本電気株式会社 | メモリ回路 |
-
1985
- 1985-05-08 JP JP9688285A patent/JPH0734316B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218100A (ja) * | 1982-06-01 | 1983-12-19 | ゼネラル・インスツルメント・コ−ポレ−シヨン | 読出し専用メモリ及びそれに使用する回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61255594A (ja) | 1986-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |