JPS5938998A - 読み出し専用メモリ - Google Patents
読み出し専用メモリInfo
- Publication number
- JPS5938998A JPS5938998A JP57148902A JP14890282A JPS5938998A JP S5938998 A JPS5938998 A JP S5938998A JP 57148902 A JP57148902 A JP 57148902A JP 14890282 A JP14890282 A JP 14890282A JP S5938998 A JPS5938998 A JP S5938998A
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- JP
- Japan
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- memory
- transistor
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- rom
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はユーザの指定する記憶情報を任意に書き込むこ
とを可能にしたマスクＲＯＭ（マスク・リード・オンリ
ー・メモリ）形式の玩み出しｑ、用メそりに関する。
とを可能にしたマスクＲＯＭ（マスク・リード・オンリ
ー・メモリ）形式の玩み出しｑ、用メそりに関する。
（ｂ） 技術の背景
ユーザの指定する記１急情報の庸き込み全１１１Ｊ’
＋ｉヒにしたマスクＲＯＭは、一般にその製造ノ゛ロセ
スの進中に於てユーザの指定する記１忌情報の１．き込
みを行う方式をとっている。そして当該−椙、き込みは
、ユーザに対する納期の短縮を図る（ｉ１点から呆４メ
回路製造工程のできるだけ後の工程で行うことが望まれ
る。しかしその反面、納期に電点を匝くとメモリの集積
度の向上をさまたけるととｅこなる。
＋ｉヒにしたマスクＲＯＭは、一般にその製造ノ゛ロセ
スの進中に於てユーザの指定する記１忌情報の１．き込
みを行う方式をとっている。そして当該−椙、き込みは
、ユーザに対する納期の短縮を図る（ｉ１点から呆４メ
回路製造工程のできるだけ後の工程で行うことが望まれ
る。しかしその反面、納期に電点を匝くとメモリの集積
度の向上をさまたけるととｅこなる。
（ｅ） 従来技術と問題点
第１図及び第２図は従来から多く用いられている電極コ
ンタクト窓のＭ無によりユーザ指定の記憶情報を書き込
むことを可能にしたマスクＲ０１ＶＩ（ユーザＲＯＭ
）の例を示すもので、該マスクＲＯＭの１メモリセルＩ
ｔ−１、ｆべて単一のエンノ・ンスメント型ＭＯ８）ラ
ンジスタからなっている。第１図はＲＯＭの一部を示す
ものでゲート畦俟が選択ワード線ＷＺに接続されたエン
ハンスメント型ＭＯＳ）ランジスタＱ＋ と、ゲート電
極が非選択ワード線Ｗｊに接続されたエンハンスメント
型ＭＯＳトランジスタＱ、とを示している。そして、こ
れらトランジスタＱＩ、ＱｚのソースＳはグランドに接
地され、更にそのドレイン部りは電極コンタクト窓Ｎに
より選択ビット線Ｂｎに接続されるようになっている。
ンタクト窓のＭ無によりユーザ指定の記憶情報を書き込
むことを可能にしたマスクＲ０１ＶＩ（ユーザＲＯＭ
）の例を示すもので、該マスクＲＯＭの１メモリセルＩ
ｔ−１、ｆべて単一のエンノ・ンスメント型ＭＯ８）ラ
ンジスタからなっている。第１図はＲＯＭの一部を示す
ものでゲート畦俟が選択ワード線ＷＺに接続されたエン
ハンスメント型ＭＯＳ）ランジスタＱ＋ と、ゲート電
極が非選択ワード線Ｗｊに接続されたエンハンスメント
型ＭＯＳトランジスタＱ、とを示している。そして、こ
れらトランジスタＱＩ、ＱｚのソースＳはグランドに接
地され、更にそのドレイン部りは電極コンタクト窓Ｎに
より選択ビット線Ｂｎに接続されるようになっている。
即ちビット線と接するドレイン部に電極コンタクト窓Ｎ
が有シ無しによってＵ’Ｕメモリセルに”Ｈ”又Ｕ’Ｌ
”レベルのユーザ指定情報を書込むものである。
が有シ無しによってＵ’Ｕメモリセルに”Ｈ”又Ｕ’Ｌ
”レベルのユーザ指定情報を書込むものである。
従って、選択ワード線ＷｉをｕＨ”レベルとし、非選択
ワード線ＷｊをＩＩ Ｌ”レベルとしてセルの記憶内容
を読み出すとき、例えば選択ビット線Ｂｉに対するトラ
ンジスタＱ１のドレイン部Ｋｆｉ極コンタクト窓があれ
ば、該トランジスタＱ、は導通して電流がグランドに流
れるため、ビット線Ｂｉの出力はＩＩ Ｌ”レベルとな
る。又、上記と逆にトランジスタＱ＋のドレイン部に′
は極コンタクト窓ＮがなければトランジスタＱ＋はオフ
となり、ビットｉＢｉの出力はｔｌＨ”レベルとなる。
ワード線ＷｊをＩＩ Ｌ”レベルとしてセルの記憶内容
を読み出すとき、例えば選択ビット線Ｂｉに対するトラ
ンジスタＱ１のドレイン部Ｋｆｉ極コンタクト窓があれ
ば、該トランジスタＱ、は導通して電流がグランドに流
れるため、ビット線Ｂｉの出力はＩＩ Ｌ”レベルとな
る。又、上記と逆にトランジスタＱ＋のドレイン部に′
は極コンタクト窓ＮがなければトランジスタＱ＋はオフ
となり、ビットｉＢｉの出力はｔｌＨ”レベルとなる。
しかし、このようなマスクＲＯＭのメモリセルを構成す
るトランジスタＱｌ、Ｑ２にｈ？１は、ぞのドレイン部
を各々独立して設けねばならないため、メモリセルを形
成するパターンエリアが大きくなシ（２ビツトのメモリ
セルで３０〔μｍ〕×６〔μｍ〕程度）、’ＲＯＭパタ
ーンの集積度が低１するという問題があった。
るトランジスタＱｌ、Ｑ２にｈ？１は、ぞのドレイン部
を各々独立して設けねばならないため、メモリセルを形
成するパターンエリアが大きくなシ（２ビツトのメモリ
セルで３０〔μｍ〕×６〔μｍ〕程度）、’ＲＯＭパタ
ーンの集積度が低１するという問題があった。
（ｄ） 発明の目的
本発明は上記従来の問題点を除去したもので、その目的
とするところは、高集積化がｎ」能なＲＯＭ用メモリパ
ターンを肩する読み出し専用メモリを提供することにあ
る。
とするところは、高集積化がｎ」能なＲＯＭ用メモリパ
ターンを肩する読み出し専用メモリを提供することにあ
る。
（ｅ） 発明の構成
即ち本発明は選択ワード線をハイレベルとし、非選択ワ
ード線をローレベルとして読み出すＮＯＲゲート回路よ
りなる読み出し専用メモリに於て、上記メモリセルはゲ
ートを隣相う上記ワード線にソースをグランドにそれぞ
れ接続し、且つ同一ビット線に接続されるドレイン部を
共通にしたＭＩＳ型トランジスタによって形成され、上
記選択されたワード組とビット線に対応する上記トラン
ジスタがディフュージョンセルファライン型のエンハン
スメントトランジスタであるかエンハンスメントトラン
ジスタであるかによって２値情報が書き込まれてなるこ
とを特徴とする。
ード線をローレベルとして読み出すＮＯＲゲート回路よ
りなる読み出し専用メモリに於て、上記メモリセルはゲ
ートを隣相う上記ワード線にソースをグランドにそれぞ
れ接続し、且つ同一ビット線に接続されるドレイン部を
共通にしたＭＩＳ型トランジスタによって形成され、上
記選択されたワード組とビット線に対応する上記トラン
ジスタがディフュージョンセルファライン型のエンハン
スメントトランジスタであるかエンハンスメントトラン
ジスタであるかによって２値情報が書き込まれてなるこ
とを特徴とする。
（ｆ） 発明の実施例
以下、本発明を実施例について図を用いて詳細に説明す
る。
る。
第３図乃至第５図は不発明に係る読み出し専用メモリ、
即ちユーザ指定の記憶情報の書き込みを可能にしたマス
クＲＯＭ（ユーザＲＯＭ）の一実施例を示すもので、第
３図はその一部のメモリセルマ） ＩＪクスの構成図、
第４図はそのパターン平面図、第５図は本発明に於ける
メモリセルの断面模式図である。
即ちユーザ指定の記憶情報の書き込みを可能にしたマス
クＲＯＭ（ユーザＲＯＭ）の一実施例を示すもので、第
３図はその一部のメモリセルマ） ＩＪクスの構成図、
第４図はそのパターン平面図、第５図は本発明に於ける
メモリセルの断面模式図である。
本発明に係るマスクＲＯＭは例えば第３図に示すように
、該マスクＲＯＭを構成するメモリセルはすべてＭ Ｏ
Ｓ ）ランジスタ、例えばＴｒ、 、 Ｔｒ２からなり
、例えばトランジスタＴｒｌのゲート′区極は選択ワー
ド線Ｗｉに接続され、トランジスタＴｒｔのゲート電極
は選択ワード線Ｗｉに隣相う非選択ワード線Ｗｊに接続
されるとともに、その各ソースＳはグランドに接地され
、さらに両トランジスタＴｒ、、Ｔｒ２のドレイン部り
は共通に形成され、該共通ドレイン部りに形成した電極
コンタクト窓Ｃｐ （第４図参照）を介して同一ビット
線Ｂｉに接続されている。（Ｂｊは非選択ビット線）そ
して、選択されたワード線Ｗｉ及びビット線Ｂｉに対応
するメモリセルのデータ出力がゝ”Ｈ”レベルとなるよ
うにセットする場合ハ、トランジスタＴｒ、を通常の入
力電圧ではＯＮＬ、ない非対称形のディフユージ３ンセ
ルファライン（ＤＳＡ）型エンハンスメントトランジス
タに形成し、又、選択されたワード＆ＩＷｉとビット線
Ｂｉに対応するメモリセルのデータ出力がＬ”レベルと
なるようにセットする場合は、トランジスタＴｒｌを通
常のエンハンスメントトランジスタに形成する。
、該マスクＲＯＭを構成するメモリセルはすべてＭ Ｏ
Ｓ ）ランジスタ、例えばＴｒ、 、 Ｔｒ２からなり
、例えばトランジスタＴｒｌのゲート′区極は選択ワー
ド線Ｗｉに接続され、トランジスタＴｒｔのゲート電極
は選択ワード線Ｗｉに隣相う非選択ワード線Ｗｊに接続
されるとともに、その各ソースＳはグランドに接地され
、さらに両トランジスタＴｒ、、Ｔｒ２のドレイン部り
は共通に形成され、該共通ドレイン部りに形成した電極
コンタクト窓Ｃｐ （第４図参照）を介して同一ビット
線Ｂｉに接続されている。（Ｂｊは非選択ビット線）そ
して、選択されたワード線Ｗｉ及びビット線Ｂｉに対応
するメモリセルのデータ出力がゝ”Ｈ”レベルとなるよ
うにセットする場合ハ、トランジスタＴｒ、を通常の入
力電圧ではＯＮＬ、ない非対称形のディフユージ３ンセ
ルファライン（ＤＳＡ）型エンハンスメントトランジス
タに形成し、又、選択されたワード＆ＩＷｉとビット線
Ｂｉに対応するメモリセルのデータ出力がＬ”レベルと
なるようにセットする場合は、トランジスタＴｒｌを通
常のエンハンスメントトランジスタに形成する。
ここで非対称形のディツー−ジョンセルファライ／（Ｄ
ＳＡ）型エンハンスメントトランジスタＴ’ｒ１とはソ
ース部にＤ’ＳＡ領域ｔ−設けたもので、第５図に示す
ように、Ｖｌｌえはｐ型の半導体基鈑ＳＵＢ上に形成さ
れたポリシリコンゲートＧｐと、基鈑５ｔＪＢ面にゲー
ト電極Ｇｐを挾みゲート電極ＧｐＴ部に僅かに食い込ん
で拡散形成された例えばＮ生型のソースＳと共通ドレイ
ン部り及び、ゲート電極Ｇｐの下部からソースＳの中央
部付近までソースＳに接し、且つ通常の入力電圧ではＯ
Ｎしないような高いしきい値電圧（Ｖｔｈ）を得るのに
必要な濃度に形成された基依ＳＵＢと同導電型の高不純
物磯度領域即ちＰ半領域ＤＡを有してなる構造のものを
占う。なお同図に於てＴｒ２は、非選択ワード線Ｗｊに
接続されて前ｎＣＤ５Ａ型エンハンスメントトランジス
タとＮＯＲゲートを構成する前記ＤＳＡ城エンハンスメ
ントトランジスタとドレインｔ４１＜ Ｄが共通な通常
のエンハンスメントトランジスタである。
ＳＡ）型エンハンスメントトランジスタＴ’ｒ１とはソ
ース部にＤ’ＳＡ領域ｔ−設けたもので、第５図に示す
ように、Ｖｌｌえはｐ型の半導体基鈑ＳＵＢ上に形成さ
れたポリシリコンゲートＧｐと、基鈑５ｔＪＢ面にゲー
ト電極Ｇｐを挾みゲート電極ＧｐＴ部に僅かに食い込ん
で拡散形成された例えばＮ生型のソースＳと共通ドレイ
ン部り及び、ゲート電極Ｇｐの下部からソースＳの中央
部付近までソースＳに接し、且つ通常の入力電圧ではＯ
Ｎしないような高いしきい値電圧（Ｖｔｈ）を得るのに
必要な濃度に形成された基依ＳＵＢと同導電型の高不純
物磯度領域即ちＰ半領域ＤＡを有してなる構造のものを
占う。なお同図に於てＴｒ２は、非選択ワード線Ｗｊに
接続されて前ｎＣＤ５Ａ型エンハンスメントトランジス
タとＮＯＲゲートを構成する前記ＤＳＡ城エンハンスメ
ントトランジスタとドレインｔ４１＜ Ｄが共通な通常
のエンハンスメントトランジスタである。
そして、このような非対称形の１）ＳＡ型エンハンスメ
ントトランジスタを形成する場合は、ユーザＲＯＭのｄ
＝プロセスの途中、例えばゲート電極形成終了段階に於
て、共通ドレイン部り及びソースＳを拡散形成するに先
立って、第４図に破脚で示すポリシリコンゲートＩｌｊ
極Ｇｐ近傍′１旧域に例えばほう素（Ｂ）の選択イオン
注入等の方法により選択的にソースＳより深いｐ十領域
ＤＡ（例えばＢ濃度１０” −１０”（ａｔｍ／ｃＪ）
程度）を形成し、しかる後ゲート電極Ｇｐをマスクにし
て通常通り例えば砒素（Ａｓ）を高濃度に浅く注入し、
拡１＆’に行ってＮ生型（Ａｓ濃度１０ ” （ａ ｔ
ｍ７’ｃｊ ）４４度）のソースＳ及びドレインＤを形
成する。
ントトランジスタを形成する場合は、ユーザＲＯＭのｄ
＝プロセスの途中、例えばゲート電極形成終了段階に於
て、共通ドレイン部り及びソースＳを拡散形成するに先
立って、第４図に破脚で示すポリシリコンゲートＩｌｊ
極Ｇｐ近傍′１旧域に例えばほう素（Ｂ）の選択イオン
注入等の方法により選択的にソースＳより深いｐ十領域
ＤＡ（例えばＢ濃度１０” −１０”（ａｔｍ／ｃＪ）
程度）を形成し、しかる後ゲート電極Ｇｐをマスクにし
て通常通り例えば砒素（Ａｓ）を高濃度に浅く注入し、
拡１＆’に行ってＮ生型（Ａｓ濃度１０ ” （ａ ｔ
ｍ７’ｃｊ ）４４度）のソースＳ及びドレインＤを形
成する。
なお、上記ソースＳは隣相うトランジスタのソースと共
通になるので、前記ｐ十領域ＤＡは前述したようにソー
スＳの中央部からＤＳＡｆｆｌエンハンスメントトラン
ジスタＴ／ｒ１側のみに形成しなければならない。
通になるので、前記ｐ十領域ＤＡは前述したようにソー
スＳの中央部からＤＳＡｆｆｌエンハンスメントトラン
ジスタＴ／ｒ１側のみに形成しなければならない。
上記のように構成したマスクＲ０１ＶＩに於て、選択ワ
ード線Ｗ ｉ ｔ−” Ｈ”レベルとし、非選択ワード
線Ｗｊを”Ｌ”レベルとしてメモリセルの記１１、ヨ内
容を読み出すとき、選択されたワード線Ｗｉとビット線
Ｂｉに対応する該当トランジスタＴｒ１が第５図に示す
とときＤＳＡＷエンハンスメントトランジスタ’Ｉ”ｒ
ｌで構成されていれば、該トランジスタＴｒｌはオフし
、ビット線Ｂｌの出力はＩＩＨ”レベルとなる。
ード線Ｗ ｉ ｔ−” Ｈ”レベルとし、非選択ワード
線Ｗｊを”Ｌ”レベルとしてメモリセルの記１１、ヨ内
容を読み出すとき、選択されたワード線Ｗｉとビット線
Ｂｉに対応する該当トランジスタＴｒ１が第５図に示す
とときＤＳＡＷエンハンスメントトランジスタ’Ｉ”ｒ
ｌで構成されていれば、該トランジスタＴｒｌはオフし
、ビット線Ｂｌの出力はＩＩＨ”レベルとなる。
父、上記該当トランジスタＴｒ、が通′ポのエンハンス
メントトランジスタ（第５図に示すトランジスタＴｒ２
に相当する構造のもの）で構成されていれは、該トラン
ジスタＴｒ１は導通して′電流がグランドに流れるため
、ビット線Ｂｉの出力は°’Ｌ”レベルとなる。
メントトランジスタ（第５図に示すトランジスタＴｒ２
に相当する構造のもの）で構成されていれは、該トラン
ジスタＴｒ１は導通して′電流がグランドに流れるため
、ビット線Ｂｉの出力は°’Ｌ”レベルとなる。
（ｇ） 発明の詳細
な説明したように本発明は、ＲＯＭのメモリセルを同一
ビット線に接続されるドレイン部が共通で、目、つゲー
ト・電極が隣相うワード線に接続され、史にソースが共
通のグランドに接地されたトランジスタより構成し、そ
して選択されたトランジスタのワード線とビット線に対
応するトランジスタをディフュージョンセルファライン
（ＤＳＡ）型エンハンスメントトランジスタ又は通常の
エンハンスメントトランジスタとすることによυユーザ
指定の配置、け情報を杏き込みｏＪ能にしたものである
。
ビット線に接続されるドレイン部が共通で、目、つゲー
ト・電極が隣相うワード線に接続され、史にソースが共
通のグランドに接地されたトランジスタより構成し、そ
して選択されたトランジスタのワード線とビット線に対
応するトランジスタをディフュージョンセルファライン
（ＤＳＡ）型エンハンスメントトランジスタ又は通常の
エンハンスメントトランジスタとすることによυユーザ
指定の配置、け情報を杏き込みｏＪ能にしたものである
。
従って本発明によれば、二つのトランジスタのドレイン
部を共通にしたことにより、例えば２ピツトのメモリセ
ルを形成するパターンエリアは、２１〔μｍ）ｘ６Ｃμ
ｍ〕程度となり、従来に比ベア０（チ］８＃：、、メモ
リの集積度を向上することができる。
部を共通にしたことにより、例えば２ピツトのメモリセ
ルを形成するパターンエリアは、２１〔μｍ）ｘ６Ｃμ
ｍ〕程度となり、従来に比ベア０（チ］８＃：、、メモ
リの集積度を向上することができる。
第１図は従来に、康ける眺み出し専用メモリの一部のメ
モリマトリクスの構成図、第２図はそのパターン平面図
、第３図は本発明に係る。尻み出し専用メモリの一部の
メモリマトリクスの構成図、第４図はそのパターン−″
Ｆ−曲図、第５図は本発明に於けるメモリセルの断面模
式図である。 図に於て、Ｔｒ＋ ＋ Ｔｒｔ ｆ’ｌトランジスタ、
Ｔ ’ｒ １はディフュージョンセルファライン型エン
ハンスメントトランジスタ、Ｗｉ、Ｗｊはワードｍ、ｕ
ｌ。 ＢｊはビットＨ１Ｇｐはゲート電極、Ｄはドレイン部、
Ｓはソース、Ｃｐは１窓コンタク）Ｊ、ＤＡはディフユ
ージｑンセルファライン饋域を示す。 １１ 図 千２ 図 Ｐう図
モリマトリクスの構成図、第２図はそのパターン平面図
、第３図は本発明に係る。尻み出し専用メモリの一部の
メモリマトリクスの構成図、第４図はそのパターン−″
Ｆ−曲図、第５図は本発明に於けるメモリセルの断面模
式図である。 図に於て、Ｔｒ＋ ＋ Ｔｒｔ ｆ’ｌトランジスタ、
Ｔ ’ｒ １はディフュージョンセルファライン型エン
ハンスメントトランジスタ、Ｗｉ、Ｗｊはワードｍ、ｕ
ｌ。 ＢｊはビットＨ１Ｇｐはゲート電極、Ｄはドレイン部、
Ｓはソース、Ｃｐは１窓コンタク）Ｊ、ＤＡはディフユ
ージｑンセルファライン饋域を示す。 １１ 図 千２ 図 Ｐう図
Claims (1)
- 選択ワード線をハイレベルとし、非選択ワード線をロー
レベルとして読み出すＮＯＲゲート回路よりなる坑み出
し専用メモリであって、上記メモリセルはゲートを隣相
う上記ワード線に、ソースをグランドにそれぞれ接続し
、且つ同一ピット線に接続されるドレイン部を共通にし
たＩＶＩＩＳ型トランジスタによって形成され、上記選
択されたワトトランジスタであるかエンハンスメントト
ランジスタであるかによって２値の情報が書き込まれて
なることを特徴とする読み出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148902A JPS5938998A (ja) | 1982-08-27 | 1982-08-27 | 読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148902A JPS5938998A (ja) | 1982-08-27 | 1982-08-27 | 読み出し専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5938998A true JPS5938998A (ja) | 1984-03-03 |
Family
ID=15463220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148902A Pending JPS5938998A (ja) | 1982-08-27 | 1982-08-27 | 読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938998A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6778419B2 (en) | 2002-03-29 | 2004-08-17 | International Business Machines Corporation | Complementary two transistor ROM cell |
-
1982
- 1982-08-27 JP JP57148902A patent/JPS5938998A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6778419B2 (en) | 2002-03-29 | 2004-08-17 | International Business Machines Corporation | Complementary two transistor ROM cell |
| US6922349B2 (en) | 2002-03-29 | 2005-07-26 | International Business Machines Corporation | Complementary two transistor ROM cell |
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