JPS6123339A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6123339A JPS6123339A JP59142346A JP14234684A JPS6123339A JP S6123339 A JPS6123339 A JP S6123339A JP 59142346 A JP59142346 A JP 59142346A JP 14234684 A JP14234684 A JP 14234684A JP S6123339 A JPS6123339 A JP S6123339A
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- mask
- circuit
- switching
- data
- ion implantation
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
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- Read Only Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体集積回路技術さらには半導体集積回
路のオプション切換えに適用して有効な技術に関し、例
えば選択的イオン打込み方式によりデータの書込みを行
なうマスクＲＯＭ （リード・オンリ・メモリ）もしく
はそれを内蔵したＬＳＩ（大規模集積回路）におけるオ
プション切換え方式に利用して有効な技術に関する。
路のオプション切換えに適用して有効な技術に関し、例
えば選択的イオン打込み方式によりデータの書込みを行
なうマスクＲＯＭ （リード・オンリ・メモリ）もしく
はそれを内蔵したＬＳＩ（大規模集積回路）におけるオ
プション切換え方式に利用して有効な技術に関する。
［背景技術］
マスクＲＯＭと呼ばれる読出し専用の半導体メモリにお
けるデータの書込み方式としては、■メ、！、。
けるデータの書込み方式としては、■メ、！、。
効果トランジスタ）のゲート酸化膜の厚みを異ならせる
方式、■メモリ素子のチャンネル部への選択的イオン打
込みによる方式、■メモリ素子のソースまたはドレイン
領域とアルミ配線と接続のためのコンタクトホールの有
無による方式、■メモリ素子のソース領域とドレイン領
域とを選択的に短絡する方式等が知られている。
方式、■メモリ素子のチャンネル部への選択的イオン打
込みによる方式、■メモリ素子のソースまたはドレイン
領域とアルミ配線と接続のためのコンタクトホールの有
無による方式、■メモリ素子のソース領域とドレイン領
域とを選択的に短絡する方式等が知られている。
このうち、■のチャンネル部への選択的イオン打込みに
よるデータの書込み方式を用いたマスクＲＯＭの一例に
ついては、例えば本出願人が先に出願した特願昭５７−
９７８２５号の発明等において開示されている。
よるデータの書込み方式を用いたマスクＲＯＭの一例に
ついては、例えば本出願人が先に出願した特願昭５７−
９７８２５号の発明等において開示されている。
一方、上記のようなマスクＲＯＭにおいては、メモリの
拡張を容易にするため、オプションでチップセレクト入
力やチップイネーブル入力のアクティブレベルを選択で
きるようにしたり、読出しデータのビット構成をオプシ
ョンで８ビツトもしくは４ビツトに選択できるようにさ
れることがある。このようなオプション機能については
、例えば日立製作所［株］が昭和５８年９月に発行した
「日立ＩＣメモリデータブック」第３２９頁等において
示されている。
拡張を容易にするため、オプションでチップセレクト入
力やチップイネーブル入力のアクティブレベルを選択で
きるようにしたり、読出しデータのビット構成をオプシ
ョンで８ビツトもしくは４ビツトに選択できるようにさ
れることがある。このようなオプション機能については
、例えば日立製作所［株］が昭和５８年９月に発行した
「日立ＩＣメモリデータブック」第３２９頁等において
示されている。
ところで、従来、上記オプションの切換えは一般にアル
ミパターン（配線）を形成するためのマスクの変更によ
って、アルミ配線の接続を切り換えることにより行なっ
ている。
ミパターン（配線）を形成するためのマスクの変更によ
って、アルミ配線の接続を切り換えることにより行なっ
ている。
そのため、製品ごとにデータの書込みに使用するイオン
打込みマスクとオプション切換えマスクの２枚のマスク
を用意しなければならないという不都合があった。
打込みマスクとオプション切換えマスクの２枚のマスク
を用意しなければならないという不都合があった。
［発明の目的］
この発明の目的は、選択的イオン打込み方式によりデー
タの書込みを行なうマスクＲＯＭもしくはそれを内蔵し
たＬＳＩにおいて、オプションの切換えをデータの書込
みと同じマスクで行なえるようにし、これによって製品
開発期間を短縮し、コストダウンを図ることができるよ
うにしたオプション切換え技術を提供することにある。
タの書込みを行なうマスクＲＯＭもしくはそれを内蔵し
たＬＳＩにおいて、オプションの切換えをデータの書込
みと同じマスクで行なえるようにし、これによって製品
開発期間を短縮し、コストダウンを図ることができるよ
うにしたオプション切換え技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、選択的イオン打込み方式によりデータの書込
みを行なうマスクＲＯＭもしくはそれを内蔵したＬＳＩ
において、オプション切換えのための回路にチャンネル
部へのイオン打込みでしきい値電圧を変化させることに
より通常時のオン、オフ状態が変化させられるＭＯＳＦ
ＥＴを設けることによって、このＭＯＳＦＥＴへイオン
打込みを行なうか否かでオプションを切り換えることが
できるようにして、オプションの切換えをデータの書込
みと同じマスクで行なえるようにするという上記目的を
達成するものである。
みを行なうマスクＲＯＭもしくはそれを内蔵したＬＳＩ
において、オプション切換えのための回路にチャンネル
部へのイオン打込みでしきい値電圧を変化させることに
より通常時のオン、オフ状態が変化させられるＭＯＳＦ
ＥＴを設けることによって、このＭＯＳＦＥＴへイオン
打込みを行なうか否かでオプションを切り換えることが
できるようにして、オプションの切換えをデータの書込
みと同じマスクで行なえるようにするという上記目的を
達成するものである。
［実施例１］
第１図は、本発明を選択的イオン打込み方式によりデー
タの書込みを行なうマスクＲＯＭもしくはそれを内蔵し
たＬＳＩにおけるチップセレクト入力のアクティブレベ
ルを選択的に変更する回路に適用した場合の一実施例を
示す。
タの書込みを行なうマスクＲＯＭもしくはそれを内蔵し
たＬＳＩにおけるチップセレクト入力のアクティブレベ
ルを選択的に変更する回路に適用した場合の一実施例を
示す。
この実施例では、入力端子１と出力端子２との間に、イ
ンバータ３とスイッチ用のＭＯ８ＦＥＴＱ ｓ １が直
列に接続され、かつこのインバータ３とＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ ８１と並列に第２のスイッチ用Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ８２が接続されている。
ンバータ３とスイッチ用のＭＯ８ＦＥＴＱ ｓ １が直
列に接続され、かつこのインバータ３とＭ ＯＳ Ｆ
Ｅ Ｔ Ｑ ８１と並列に第２のスイッチ用Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ８２が接続されている。
上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ Ｓ １とＱ ｓ ２は
、マスクＲＯＭのメモリアレイを構成するメモリ素子と
してのＭＯＳＦＥＴ （図示省略）と同じＮチャンネル
形のＭＯＳＦＥＴに形成されており、データ書込みに使
用するメモリ素子のチャンネル部へのイオン打込みマス
クと同じマスクを用いて、データ書込みと同時にいずれ
か一方の素子のチャンネル部にイオン打込みが行なわれ
る。イオン打込みが行なわれたＭＯＳＦＥＴは、しきい
値電圧が低くなり、デプレション型に変化される。
、マスクＲＯＭのメモリアレイを構成するメモリ素子と
してのＭＯＳＦＥＴ （図示省略）と同じＮチャンネル
形のＭＯＳＦＥＴに形成されており、データ書込みに使
用するメモリ素子のチャンネル部へのイオン打込みマス
クと同じマスクを用いて、データ書込みと同時にいずれ
か一方の素子のチャンネル部にイオン打込みが行なわれ
る。イオン打込みが行なわれたＭＯＳＦＥＴは、しきい
値電圧が低くなり、デプレション型に変化される。
そのため、イオン打込み終了後、ＭＯ８ＦＥＴＱ ８１
とＱ ｓ ２のゲート端子に、例えば接地電位のような
同一の電圧を印加させてやれば、一方のＭＯＳＦＥＴは
チャンネルが常時導通状態にされ、他方のＭＯＳＦＥＴ
は遮断状態にされる。その結果、Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ ｓ １がデプレッション型にされた場合には、Ｑ
ｓ １が常時オンされ、Ｑ ｓ ２が常時オフされる
ため、入力端子１に印加された信号の反転信号が出力端
子２に供給される。逆に、ＭＯ８ＦＥＴＱｓ２がデプレ
ッション型にされた場合には、入力端子ｌに印加された
信号がそのまま出力端子２に供給される。
とＱ ｓ ２のゲート端子に、例えば接地電位のような
同一の電圧を印加させてやれば、一方のＭＯＳＦＥＴは
チャンネルが常時導通状態にされ、他方のＭＯＳＦＥＴ
は遮断状態にされる。その結果、Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｑ ｓ １がデプレッション型にされた場合には、Ｑ
ｓ １が常時オンされ、Ｑ ｓ ２が常時オフされる
ため、入力端子１に印加された信号の反転信号が出力端
子２に供給される。逆に、ＭＯ８ＦＥＴＱｓ２がデプレ
ッション型にされた場合には、入力端子ｌに印加された
信号がそのまま出力端子２に供給される。
上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ Ｓ １とＱ ｓ ２を
含む第１図の回路は、例えば第２図に示すような、回路
ブロックからなるマスクＲＯＭにおける内部セレクト信
号形成回路Ｃ８Ｌ内にチップセレクト端子の数（図面で
は２個）だけ設けられる。
含む第１図の回路は、例えば第２図に示すような、回路
ブロックからなるマスクＲＯＭにおける内部セレクト信
号形成回路Ｃ８Ｌ内にチップセレクト端子の数（図面で
は２個）だけ設けられる。
この内部セレクト信号形成回路Ｃ８Ｌに、外部からチッ
プセレクト信号Ｃ８，とＣ８２が供給されると、各信号
はそれぞれ第１図に示す回路の入力端子１に印加され、
スイッチ用ＭＯ８ＦＥＴＱＳ、とＱ Ｓ ２の設定状態
に応じて内部セレクト信号Ｃ８，もしくはＣ８１とＣ８
２もしくはＣ８２が形成される。そして、これらの内部
セレクト信号Ｃ８１〜εゑ１に基づいて、コントロール
回路Ｃ０ＮＴがチップが選択状態にあるか否かを判定し
てアドレス信号Ａ０〜Ａ１４を取り込む。すなわち、上
記内部セレクト信号形成回路Ｃ８Ｌ内の設定状態によっ
て、チップセレクト端子Ｃ８，。
プセレクト信号Ｃ８，とＣ８２が供給されると、各信号
はそれぞれ第１図に示す回路の入力端子１に印加され、
スイッチ用ＭＯ８ＦＥＴＱＳ、とＱ Ｓ ２の設定状態
に応じて内部セレクト信号Ｃ８，もしくはＣ８１とＣ８
２もしくはＣ８２が形成される。そして、これらの内部
セレクト信号Ｃ８１〜εゑ１に基づいて、コントロール
回路Ｃ０ＮＴがチップが選択状態にあるか否かを判定し
てアドレス信号Ａ０〜Ａ１４を取り込む。すなわち、上
記内部セレクト信号形成回路Ｃ８Ｌ内の設定状態によっ
て、チップセレクト端子Ｃ８，。
Ｃ８２のアクティブレベルが決定されることになる。従
って、複数個（この場合最大４個）のマスクＲＯＭに同
じチップセレクト信号Ｃ８Ｉ、Ｃ８２を供給しても、各
マスクＲＯＭのチップセレク端子のアクティブレベルを
変えておけば、いずれか一つのマスクＲＯＭのみアクテ
ィブにすることができ、これによってメモリの拡張が容
易になる。
って、複数個（この場合最大４個）のマスクＲＯＭに同
じチップセレクト信号Ｃ８Ｉ、Ｃ８２を供給しても、各
マスクＲＯＭのチップセレク端子のアクティブレベルを
変えておけば、いずれか一つのマスクＲＯＭのみアクテ
ィブにすることができ、これによってメモリの拡張が容
易になる。
なお、第２図において、Ｍ−ＡＲＹは複数個のメモリセ
ルが７１へリックス状に配設されたメモリアレイ、Ｘ−
ＤＥＣはその中のワード線のうち一本を選択するための
Ｘテコ−５回路、Ｙ−ＤＥＣは同じくその中の８本のデ
ータ線を選択するためのＹデコーダ回路である。また、
ＬＴＣはメモリアレイＭ−ＡＲＹから読み出されたデー
タをラッチするラッチ回路、ＢＦＦはそのデータを外部
へ出力するスリーステートの出力バッファ回路、ＴＧは
内部の各種タイミング信号を形成するタイミングジェネ
レータである。
ルが７１へリックス状に配設されたメモリアレイ、Ｘ−
ＤＥＣはその中のワード線のうち一本を選択するための
Ｘテコ−５回路、Ｙ−ＤＥＣは同じくその中の８本のデ
ータ線を選択するためのＹデコーダ回路である。また、
ＬＴＣはメモリアレイＭ−ＡＲＹから読み出されたデー
タをラッチするラッチ回路、ＢＦＦはそのデータを外部
へ出力するスリーステートの出力バッファ回路、ＴＧは
内部の各種タイミング信号を形成するタイミングジェネ
レータである。
ところで、イオン打込み方式によるデータ書込みを行な
うマスクＲＯＭには、上記実施例のように、メモリ素子
をデプレッション型にするものの他に、より多く不純物
のイオン打込みを行なってよりエンハンスメント型に変
えて、しきい値電圧を変化させる方式のものがある。
うマスクＲＯＭには、上記実施例のように、メモリ素子
をデプレッション型にするものの他に、より多く不純物
のイオン打込みを行なってよりエンハンスメント型に変
えて、しきい値電圧を変化させる方式のものがある。
そのようなマスクＲＯＭに対して、上記実施例を適用し
てオプションの切換えをデータ書込みと同じマスクで行
なうことも考えられる。しかしながら、その場合、第１
図に示されているスイッチ用のＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ ｓ １とＱｓ２のいずれか一方のチャンネル部へイ
オン打込みを行なって、これをよりエンハンスメント型
のＭＯＳＦＥＴに変えてやると、イオン打込みがなされ
た側のＭＯＳＦＥＴのソース、ドレイン領域の耐圧が低
下してしまうという不都合がある。
てオプションの切換えをデータ書込みと同じマスクで行
なうことも考えられる。しかしながら、その場合、第１
図に示されているスイッチ用のＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ ｓ １とＱｓ２のいずれか一方のチャンネル部へイ
オン打込みを行なって、これをよりエンハンスメント型
のＭＯＳＦＥＴに変えてやると、イオン打込みがなされ
た側のＭＯＳＦＥＴのソース、ドレイン領域の耐圧が低
下してしまうという不都合がある。
［実施例２］
第３図の実施例では、メモリ素子を構成するＭ０８ＦＥ
Ｔをイオン打込みでよりエンハンスメント型に変えてデ
ータの書込みを行なうようにされたマスクＲＯＭに本発
明を適用した場合のオプション切換え回路の一例を示す
。
Ｔをイオン打込みでよりエンハンスメント型に変えてデ
ータの書込みを行なうようにされたマスクＲＯＭに本発
明を適用した場合のオプション切換え回路の一例を示す
。
この実施例では、入力端子１と出力端子２との間に、イ
ンバータＩＮＶ、 とＯＲゲート回路Ｇ、。
ンバータＩＮＶ、 とＯＲゲート回路Ｇ、。
Ｇ２およびＮＡＮＤゲート回路Ｇ３からなる切換回路４
が設けられている。上記ＯＲゲート回路Ｇ１、Ｇ２の一
方の入力端子には、上記入力端子１に供給された信号Ｃ
８とその反転信号がそれぞれ印加され、ＯＲゲートＧ
１ 、 Ｇ ２の出力信号がＮＡＮＤゲート回路Ｇ３の
入力信号とされている。
が設けられている。上記ＯＲゲート回路Ｇ１、Ｇ２の一
方の入力端子には、上記入力端子１に供給された信号Ｃ
８とその反転信号がそれぞれ印加され、ＯＲゲートＧ
１ 、 Ｇ ２の出力信号がＮＡＮＤゲート回路Ｇ３の
入力信号とされている。
そして、上記ＯＲゲート回路Ｇ１とＧ２の他方の入力端
子に、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ 、〜Ｑ３からなるレ
ベル設定回路５の出力レベルを検出するインバータＩ
Ｎ Ｖ ２の出力信号がそれぞれ印加されるようにされ
ている。
子に、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ 、〜Ｑ３からなるレ
ベル設定回路５の出力レベルを検出するインバータＩ
Ｎ Ｖ ２の出力信号がそれぞれ印加されるようにされ
ている。
上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓ〜Ｑ３は、それぞれ
Ｎチャンネル形に形成され、電源電圧Ｖｃｃと接地点と
の間に直列に接続されている。このうち、ＭＯ８ＦＥＴ
ＱｌとＧ２は、そのゲート端子がソース端子に接続され
、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３のゲート端子には、電
源電圧ｖＣＣが印加されている。
Ｎチャンネル形に形成され、電源電圧Ｖｃｃと接地点と
の間に直列に接続されている。このうち、ＭＯ８ＦＥＴ
ＱｌとＧ２は、そのゲート端子がソース端子に接続され
、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ３のゲート端子には、電
源電圧ｖＣＣが印加されている。
そして、この実施例では、上記ＭＯ８ＦＥＴＱ３のチャ
ンネル部に、図示しないメモリ素子のチャンネル部への
イオン打込みと同時にイオン打込みを行なうか否かによ
って、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２とＧ３との接続ノ
ードｎの電位を変化させ、これをインバータＩ Ｎ Ｖ
２で検出して切換回路４へのコントロール信号を形成
するものである。
ンネル部に、図示しないメモリ素子のチャンネル部への
イオン打込みと同時にイオン打込みを行なうか否かによ
って、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ２とＧ３との接続ノ
ードｎの電位を変化させ、これをインバータＩ Ｎ Ｖ
２で検出して切換回路４へのコントロール信号を形成
するものである。
すなわち、上記レベル設定回路５は、ＭＯ８ＦＥ Ｔ
Ｑ ａのチャンネル部にイオン打込みがなされていない
と、そのしきい値電圧が電源電圧ｖＣＣよりも低いため
、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ａが導通状態にされる。
Ｑ ａのチャンネル部にイオン打込みがなされていない
と、そのしきい値電圧が電源電圧ｖＣＣよりも低いため
、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ａが導通状態にされる。
これによってノードｎは、はぼ接地電位に等しい電位に
なり、インバータＬ Ｎ Ｖ ２の出力信号はハイレベ
ル（Ｖｃｃ）にされる。
なり、インバータＬ Ｎ Ｖ ２の出力信号はハイレベ
ル（Ｖｃｃ）にされる。
一方、ＭＯＳＦＥＴＧ３のチャンネル部へイオン打込み
がなされると、しきい値電圧が電源電圧ＶＣＣよりも高
くなるため、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓはカットオ
フ状態にされる。そのため、ノードｎの電位は、電源電
圧ＶｃｃよりもＭＯＳＦＥＴＱｔ 、Ｇ２における電圧
降下分だけ低い電位となる。しかるに、Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ １〜Ｑ３の素子寸法比を適当に設計してや
ることにより、ノードｎの電位がＶＣＣよりも低くイン
バータＩＮＶ２のしきい値電圧よりも高い所定の値にな
るように設定してやることができる。
がなされると、しきい値電圧が電源電圧ＶＣＣよりも高
くなるため、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓはカットオ
フ状態にされる。そのため、ノードｎの電位は、電源電
圧ＶｃｃよりもＭＯＳＦＥＴＱｔ 、Ｇ２における電圧
降下分だけ低い電位となる。しかるに、Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ １〜Ｑ３の素子寸法比を適当に設計してや
ることにより、ノードｎの電位がＶＣＣよりも低くイン
バータＩＮＶ２のしきい値電圧よりも高い所定の値にな
るように設定してやることができる。
その結果、インバータＩＮＶ２の出力信号は、Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ３がイオン打込みされている場合ロ
ウレベルにされ、イオン打込みされていない場合にハイ
レベルにされる。これによって、切換回路４の状態を、
ＭＯＳＦＥＴＱｓのチャンネル部へイオン打込みをする
か否かで切り換えることができ、イオン打込みを行なわ
ない場合には、インバータＩＮＶ２の出力はハイレベル
になるため、出力端子２の出力レベルは入力信号Ｃ８に
かかわらず固定される。一方、イオン打込みを行なった
場合には、インバータＩ Ｎ Ｖ ２の出力レベルはロ
ウレベルになるため、出力端子２は入力信号Ｃ５に対応
した信号レベルにされる。
Ｆ Ｅ Ｔ Ｑ ３がイオン打込みされている場合ロ
ウレベルにされ、イオン打込みされていない場合にハイ
レベルにされる。これによって、切換回路４の状態を、
ＭＯＳＦＥＴＱｓのチャンネル部へイオン打込みをする
か否かで切り換えることができ、イオン打込みを行なわ
ない場合には、インバータＩＮＶ２の出力はハイレベル
になるため、出力端子２の出力レベルは入力信号Ｃ８に
かかわらず固定される。一方、イオン打込みを行なった
場合には、インバータＩ Ｎ Ｖ ２の出力レベルはロ
ウレベルになるため、出力端子２は入力信号Ｃ５に対応
した信号レベルにされる。
上記回路を第２図における内部セレクト信号形成回路Ｃ
８Ｌ内に、各チップセレクト端子に対応して設けること
により、前記実施例と同様にチップセレクト端子のアク
ティブレベルをオプションで変えることができ、その切
換えをデータ書込みに使うマスクと同一のマスクで行な
うことができる。
８Ｌ内に、各チップセレクト端子に対応して設けること
により、前記実施例と同様にチップセレクト端子のアク
ティブレベルをオプションで変えることができ、その切
換えをデータ書込みに使うマスクと同一のマスクで行な
うことができる。
しかも、この実施例では、オプション切換えのためにベ
ル設定回路５内のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓにイオ
ン打込みを行なってこれをエンハンスメント型に変えて
やることにより、ソース、ドレインの耐圧力５下刃１っ
ても、Ｍ、ＯＳ Ｆ Ｅ ＴＱ９．のドレイン端子に、
はＭＯＳ−Ｆ Ｅ ’Ｔ： （ｈ、Ｇ２でクランプされ
た電圧が印加されるため、例え電源電圧ＶｃｃがＭＯ８
ＦＥ、ＴＱ３（Ｄ耐圧より、も゛少し高、い電圧になっ
ても、ソース、ドレインの破壊が防止される。
ル設定回路５内のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓにイオ
ン打込みを行なってこれをエンハンスメント型に変えて
やることにより、ソース、ドレインの耐圧力５下刃１っ
ても、Ｍ、ＯＳ Ｆ Ｅ ＴＱ９．のドレイン端子に、
はＭＯＳ−Ｆ Ｅ ’Ｔ： （ｈ、Ｇ２でクランプされ
た電圧が印加されるため、例え電源電圧ＶｃｃがＭＯ８
ＦＥ、ＴＱ３（Ｄ耐圧より、も゛少し高、い電圧になっ
ても、ソース、ドレインの破壊が防止される。
、また、この実施例を適用すれば、オプションでメ、モ
リ出、力の８ピツ、ト構成と４ビツト構成の切換えも行
なえるようにすることがで１きる。すなわち、第２図に
おける出カバソファ回路ＢＦＦの前段に、例えば第４図
に示すように、ＯＲゲートＧ４．’Ｇ５とＡＮＤゲート
Ｇ６とからなるトランスミッションゲート（選択回路）
ＴＭＧを設け、このトランスミッションゲートＴＭＧを
切り換えることにより、読出しデータＤｏ （Ｄ１＋
Ｃ２ｖ Ｃ３）またはＣ４（ＩＩ）、、Ｃ６，’Ｄフ
）を、出力させるようにする。そして、このトランスミ
ッションゲートＴＭＧの切換え制御信号Ｃ１を形成する
回路に、第３図の実施例の回路を利用し、その入力端子
１にアドレスの最上位ビット（２５６にビットＲＯＭで
はＡ、５）を供給して、出力端子２から出力される信号
を切換え制御信号Ｃ１として第４図のトランスミッショ
ンゲートＴＭＧのコントロール端子に供給してやればよ
い。 □その場合、Ｍ、ＯＳ Ｆ Ｅ Ｔ
Ｇ３にイオン打込みがなされていれば、アドレス最上位
ビット（Ａｔ’ｓ）に応じて切換え制御信号Ｃ１が変化
−されるため。
リ出、力の８ピツ、ト構成と４ビツト構成の切換えも行
なえるようにすることがで１きる。すなわち、第２図に
おける出カバソファ回路ＢＦＦの前段に、例えば第４図
に示すように、ＯＲゲートＧ４．’Ｇ５とＡＮＤゲート
Ｇ６とからなるトランスミッションゲート（選択回路）
ＴＭＧを設け、このトランスミッションゲートＴＭＧを
切り換えることにより、読出しデータＤｏ （Ｄ１＋
Ｃ２ｖ Ｃ３）またはＣ４（ＩＩ）、、Ｃ６，’Ｄフ
）を、出力させるようにする。そして、このトランスミ
ッションゲートＴＭＧの切換え制御信号Ｃ１を形成する
回路に、第３図の実施例の回路を利用し、その入力端子
１にアドレスの最上位ビット（２５６にビットＲＯＭで
はＡ、５）を供給して、出力端子２から出力される信号
を切換え制御信号Ｃ１として第４図のトランスミッショ
ンゲートＴＭＧのコントロール端子に供給してやればよ
い。 □その場合、Ｍ、ＯＳ Ｆ Ｅ Ｔ
Ｇ３にイオン打込みがなされていれば、アドレス最上位
ビット（Ａｔ’ｓ）に応じて切換え制御信号Ｃ１が変化
−されるため。
出力端子にはアドレスに対応してデータＤＯ（Ｄｌ、：
Ｄ ２１．＋’ Ｄ’３ ）またはＤ４’ （Ｄ ｅ
、Ｄ ＠ ｅ” Ｄ’７ ）が出力されるようになる
。
Ｄ ２１．＋’ Ｄ’３ ）またはＤ４’ （Ｄ ｅ
、Ｄ ＠ ｅ” Ｄ’７ ）が出力されるようになる
。
また、ＭＯ８ＦＥＴＱ３にイオン打込みがなされていな
ければ、切換回路４の出力はアドレスＡ１５にかかわら
ず固定されるため、トランスミッションゲートＴＭＧは
、所定のデータＤ。（Ｄ、。
ければ、切換回路４の出力はアドレスＡ１５にかかわら
ず固定されるため、トランスミッションゲートＴＭＧは
、所定のデータＤ。（Ｄ、。
Ｄ２１Ｄ３）を通過させ、データの切換えは行なわない
ようになる。
ようになる。
従って、８ビットデータのうちＤ０〜Ｄ３について、上
記トランスミッションゲートＴＭＧとその切換回路（４
）をそれぞれ設けてやれば、オプションで８ビツト構成
と４ビツト構成の切換えを行なうことができる。
記トランスミッションゲートＴＭＧとその切換回路（４
）をそれぞれ設けてやれば、オプションで８ビツト構成
と４ビツト構成の切換えを行なうことができる。
なお、」二記実施例では、イオン打込みを行なうＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ ｓのドレインと電源電圧Ｖｃｃと
の間にＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １とＱ２を２段直列
に接続したが、直列に接続されるＭＯＳＦＥＴの数は２
個に限定されるものでなく、１個あるいは３個以上接続
するようにしてもよい。
Ｓ Ｆ Ｅ Ｔ Ｑ ｓのドレインと電源電圧Ｖｃｃと
の間にＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １とＱ２を２段直列
に接続したが、直列に接続されるＭＯＳＦＥＴの数は２
個に限定されるものでなく、１個あるいは３個以上接続
するようにしてもよい。
また、メモリセルを構成するＭＯＳＦＥＴをイオン打込
みでデプレッション型に変えることによ施例のマスクＲ
ＯＭについても、第４図と同様なトランスミッションゲ
ートＴＭＧを出力バッファ回路ＢＦＦの前段に設けると
ともに、第１図に示す回路で用いたスイッチ用のＭＯＳ
ＦＥＴを介してデータＤ４ （Ｄ５ｐ Ｄ６ｙ Ｄ７
）をトランスミッションゲートＴ、ＭＧに入れるように
してやる。
みでデプレッション型に変えることによ施例のマスクＲ
ＯＭについても、第４図と同様なトランスミッションゲ
ートＴＭＧを出力バッファ回路ＢＦＦの前段に設けると
ともに、第１図に示す回路で用いたスイッチ用のＭＯＳ
ＦＥＴを介してデータＤ４ （Ｄ５ｐ Ｄ６ｙ Ｄ７
）をトランスミッションゲートＴ、ＭＧに入れるように
してやる。
そして、このスイッチ用のＭＯＳＦＥＴをイオン打込み
で、オン状態またはオフ状態に設定して、アドレス最上
位ビット（ＡＩ５’）でトランスミッションゲートＴＭ
Ｇを切り換えるようにすることにより、８ビツト構成と
４ビツト構成の切換えをデータ書込み用マスクと同一の
マスクで行なえるようにすることができる。
で、オン状態またはオフ状態に設定して、アドレス最上
位ビット（ＡＩ５’）でトランスミッションゲートＴＭ
Ｇを切り換えるようにすることにより、８ビツト構成と
４ビツト構成の切換えをデータ書込み用マスクと同一の
マスクで行なえるようにすることができる。
［効果］
選択的イオン打込み方式によりデータの書込みを行なう
マスクＲＯＭもしくはそれを内蔵したＬＳＩおいて、オ
プション切換えのための回路にチャンネル部へのイオン
打込みでしきい値電圧を変化させることにより通常時の
オン、オフ状態が変化させられるＭＯＳＦＥＴを設けて
なるので、このＭＯＳＦＥＴへイオン打込みを行なうか
否かでオプションを切り換えることができるという作用
により、オプシゴンの切換えをデータの書込みと同じマ
スクで行なえるようになり、これによってマスクの変更
が少なくて済み、製品開発期間が短縮されコストダウン
が可能になるようになるという効果がある。
マスクＲＯＭもしくはそれを内蔵したＬＳＩおいて、オ
プション切換えのための回路にチャンネル部へのイオン
打込みでしきい値電圧を変化させることにより通常時の
オン、オフ状態が変化させられるＭＯＳＦＥＴを設けて
なるので、このＭＯＳＦＥＴへイオン打込みを行なうか
否かでオプションを切り換えることができるという作用
により、オプシゴンの切換えをデータの書込みと同じマ
スクで行なえるようになり、これによってマスクの変更
が少なくて済み、製品開発期間が短縮されコストダウン
が可能になるようになるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
メモリセルおよびオプション切換え設定用のＭＯＳＦＥ
ＴがＮチャンネル形に形成されているものについて説明
したが、それに限定されるものでなく、Ｐチャンルネ形
ＭＯ８ＦＥＴで構成されている場合にも適用できるもの
である。また、第３図に示されている切換回路４の構成
は、図面の実施例に限定されるものでなく、他の論理ゲ
ート回路を用いた種々の変形例が考えられる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
メモリセルおよびオプション切換え設定用のＭＯＳＦＥ
ＴがＮチャンネル形に形成されているものについて説明
したが、それに限定されるものでなく、Ｐチャンルネ形
ＭＯ８ＦＥＴで構成されている場合にも適用できるもの
である。また、第３図に示されている切換回路４の構成
は、図面の実施例に限定されるものでなく、他の論理ゲ
ート回路を用いた種々の変形例が考えられる。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である選択的イオン打込み
方式のマスクＲＯＭに適用したものについて説明したが
、それに限定されるものでなく、そのようなマスクＲＯ
Ｍを内蔵するシングルチップマイコンその他のＬＳＩ、
さらにはオプション機能を有するようにされたＭＯ８集
積回路一般に利用できるものである。
をその背景となった利用分野である選択的イオン打込み
方式のマスクＲＯＭに適用したものについて説明したが
、それに限定されるものでなく、そのようなマスクＲＯ
Ｍを内蔵するシングルチップマイコンその他のＬＳＩ、
さらにはオプション機能を有するようにされたＭＯ８集
積回路一般に利用できるものである。
第１図は、本発明に係るオプション切換えのための回路
の第１の実施例を示す回路図、第２図は、本発明が適用
されるマスクＲＯＭの全体の構成例を示すブロック図、 第３図は、本発明の第２の実施例を示す回路図、第４図
は、マスクＲＯＭのビット構成の切換えを可能にするた
めに使用されるトランスミッションゲートの一例を示す
回路図である。 １・・・・入力端子、２・・・・出力端子、３・・・・
インバーク、４・・・・切換回路、５・・・・レベル設
定回路、Ｑｓｌ ＃ Ｇ８２ ＋ Ｑｓ・・・・オプシ
ゴン切換え設定用ＭＯ８ＦＥＴ、Ｃ８Ｌ・・・・内部セ
レクト信号形成回路、Ｃ０ＮＴ・・・・コントロール回
路、Ｍ−ＡＲＹ・・・・メモリアレイ、Ｘ−ＤＥＣ・・
・・Ｘデコーダ回路、Ｙ−ＤＥＣ・・・・Ｙデコーダ回
路、ＬＴＣ・・・・ラッチ回路、ＢＦＦ・・・・出力バ
ッファ回路、ＴＭＧ・・・・トランスミッションゲート
、Ｇ１．Ｇ２・・・・ＯＲゲート回路、Ｇ３・・・・Ｎ
ＡＮＤゲート回路。 第 １ 図
の第１の実施例を示す回路図、第２図は、本発明が適用
されるマスクＲＯＭの全体の構成例を示すブロック図、 第３図は、本発明の第２の実施例を示す回路図、第４図
は、マスクＲＯＭのビット構成の切換えを可能にするた
めに使用されるトランスミッションゲートの一例を示す
回路図である。 １・・・・入力端子、２・・・・出力端子、３・・・・
インバーク、４・・・・切換回路、５・・・・レベル設
定回路、Ｑｓｌ ＃ Ｇ８２ ＋ Ｑｓ・・・・オプシ
ゴン切換え設定用ＭＯ８ＦＥＴ、Ｃ８Ｌ・・・・内部セ
レクト信号形成回路、Ｃ０ＮＴ・・・・コントロール回
路、Ｍ−ＡＲＹ・・・・メモリアレイ、Ｘ−ＤＥＣ・・
・・Ｘデコーダ回路、Ｙ−ＤＥＣ・・・・Ｙデコーダ回
路、ＬＴＣ・・・・ラッチ回路、ＢＦＦ・・・・出力バ
ッファ回路、ＴＭＧ・・・・トランスミッションゲート
、Ｇ１．Ｇ２・・・・ＯＲゲート回路、Ｇ３・・・・Ｎ
ＡＮＤゲート回路。 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、二以上の機能がオプションとして切換え可能にされ
ている半導体集積回路装置において、上記オプションを
切り換えるために設けられたオプション切換え回路に、
チャンネル部へのイオン打込みでしきい値電圧が変化さ
れことにより通常時の導通、非導通状態が変化されるよ
うにされた絶縁ゲート型電界効果トランジスタが設けら
れてなることを特徴とする半導体集積回路装置。 ２、上記トランジスタは、チャンネル部へのイオン打込
みによって所定の信号を通過可能または遮断するための
固定的スイッチとして作用するようにされてなることを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。 ３、上記オプション切換え用回路は、論理ゲート回路か
らなり供給される制御信号に基づいて所定の信号を通過
または遮断する切換回路と、レベル設定手段を有しその
設定レベルに応じて上記切換回路の制御信号を形成する
回路とによって構成されているとともに、上記レベル設
定手段が、イオン打込みで導通、非導通が決定される上
記トランジスタを含むようにされてなることを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142346A JPS6123339A (ja) | 1984-07-11 | 1984-07-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59142346A JPS6123339A (ja) | 1984-07-11 | 1984-07-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6123339A true JPS6123339A (ja) | 1986-01-31 |
Family
ID=15313224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59142346A Pending JPS6123339A (ja) | 1984-07-11 | 1984-07-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123339A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01253936A (ja) * | 1988-04-01 | 1989-10-11 | Mitsubishi Electric Corp | ワンチップマイクロコンピューター |
| JPH04368698A (ja) * | 1991-06-17 | 1992-12-21 | Seiko Instr Inc | 半導体集積回路 |
-
1984
- 1984-07-11 JP JP59142346A patent/JPS6123339A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01253936A (ja) * | 1988-04-01 | 1989-10-11 | Mitsubishi Electric Corp | ワンチップマイクロコンピューター |
| JPH04368698A (ja) * | 1991-06-17 | 1992-12-21 | Seiko Instr Inc | 半導体集積回路 |
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