JPS61104386A - ユーザが決定するチツプイネーブル及び出力イネーブル用の書込可能cmos回路 - Google Patents
ユーザが決定するチツプイネーブル及び出力イネーブル用の書込可能cmos回路Info
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- JPS61104386A JPS61104386A JP60236500A JP23650085A JPS61104386A JP S61104386 A JPS61104386 A JP S61104386A JP 60236500 A JP60236500 A JP 60236500A JP 23650085 A JP23650085 A JP 23650085A JP S61104386 A JPS61104386 A JP S61104386A
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- G11C—STATIC STORES
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は共通データバスに接続された回路のデータ出力
制御に関するものである。
制御に関するものである。
メモリ回路は、アドレス信号に応答してメモリ回路の出
力端子上に特定のデータワードを供給すべく構成されて
いる。一般的に、これらのデータワードは幾つかの他の
デバイスに接続されているデータバス上に与えられる。
力端子上に特定のデータワードを供給すべく構成されて
いる。一般的に、これらのデータワードは幾つかの他の
デバイスに接続されているデータバス上に与えられる。
多くの適用において。
メモリ回路は連続的な列をなすデータワードを供給する
ものでは無く、外部回路からの命令によってデータワー
ドを供給する。通常、データは該データバスに接続され
た1つの部品から該データバスに接続されている別の部
品へ伝送され、且つ特定の伝送に関与しない部品はこの
データバスによって伝送されているデータに影響を与え
るものであってはならない。従って、多くのメモリ回路
は。
ものでは無く、外部回路からの命令によってデータワー
ドを供給する。通常、データは該データバスに接続され
た1つの部品から該データバスに接続されている別の部
品へ伝送され、且つ特定の伝送に関与しない部品はこの
データバスによって伝送されているデータに影響を与え
るものであってはならない。従って、多くのメモリ回路
は。
データが該メモリ回路から必要とされない場合に該メモ
リ回路が該データバスから実効的に遮断される様に構成
される。
リ回路が該データバスから実効的に遮断される様に構成
される。
多くのメモリ回路は「チップイネーブル」及び/又は「
出力イネーブル」入力端子が具備されており、これらは
該メモリ回路をイネーブルさせるか又はディスエーブル
させる信号を受は取る。チップイネーブル入力リードは
該メモリデバイス内の回路への電力を制御する。チップ
イネーブル信号が受は取られると、該メモリデバイス内
の全ての回路が完全に電力供給される。チップイネーブ
、ル信号が受は取られないと、該メモリデバイスの選択
した部分から電力が除去される。一方、出力イネーブル
信号は出力イネーブル信号が受は取られない場合、即ち
該出力バッファの出力端子は電流を湧き出させることも
吸い込むことも出来す従ってそれらが接続されているデ
ータバスに何の影響も与えることが′ない場合、に該メ
モリ回路の出力バッファによって高インピーダンス出力
を供給させる。メモリ回路の出力イネーブル入力端子上
に出力イネーブル信号が受は取られると、メモリ回路の
出力バソファが、アドレス入力信号によって選択される
メモリマトリクス内のデータワードに対応して論理1(
約2ボルト以上)又は論理O(約0.8ボルト以下)の
出力信号を供給する。
出力イネーブル」入力端子が具備されており、これらは
該メモリ回路をイネーブルさせるか又はディスエーブル
させる信号を受は取る。チップイネーブル入力リードは
該メモリデバイス内の回路への電力を制御する。チップ
イネーブル信号が受は取られると、該メモリデバイス内
の全ての回路が完全に電力供給される。チップイネーブ
、ル信号が受は取られないと、該メモリデバイスの選択
した部分から電力が除去される。一方、出力イネーブル
信号は出力イネーブル信号が受は取られない場合、即ち
該出力バッファの出力端子は電流を湧き出させることも
吸い込むことも出来す従ってそれらが接続されているデ
ータバスに何の影響も与えることが′ない場合、に該メ
モリ回路の出力バッファによって高インピーダンス出力
を供給させる。メモリ回路の出力イネーブル入力端子上
に出力イネーブル信号が受は取られると、メモリ回路の
出力バソファが、アドレス入力信号によって選択される
メモリマトリクス内のデータワードに対応して論理1(
約2ボルト以上)又は論理O(約0.8ボルト以下)の
出力信号を供給する。
回路設計者が、チップイネーブル機能又は出力イネーブ
ル機能の何れかを持ったメモリ回路を好むかは種々の条
件の比較考量によって決定される。
ル機能の何れかを持ったメモリ回路を好むかは種々の条
件の比較考量によって決定される。
チップイネーブル機能を持ったメモリ回路がチップイネ
ーブル信号を受は取らない期間中は、メモリ回路は殆ど
電力を消費することは無い。然し乍ら、メモリ回路がデ
ータワードを供給することが要求されると、アドレスさ
れたデータワードを供給する為に回路をパワーアップす
る為に成る期間の時間を必要とする。一方、出力イネー
ブル機能を持ったメモリ回路は電力を連続的に消費し、
従ってチップイネーブル機能を持ったメモリ回路よりも
一層多くの電力を必要とする。然し乍ら、出力イネーブ
ル機能を持ったメモリ回路は連続的に電力が供給されて
いるので、回路が出力データを供給する前に該回路をパ
ワーアップする為に何等時間を必要とすることはない。
ーブル信号を受は取らない期間中は、メモリ回路は殆ど
電力を消費することは無い。然し乍ら、メモリ回路がデ
ータワードを供給することが要求されると、アドレスさ
れたデータワードを供給する為に回路をパワーアップす
る為に成る期間の時間を必要とする。一方、出力イネー
ブル機能を持ったメモリ回路は電力を連続的に消費し、
従ってチップイネーブル機能を持ったメモリ回路よりも
一層多くの電力を必要とする。然し乍ら、出力イネーブ
ル機能を持ったメモリ回路は連続的に電力が供給されて
いるので、回路が出力データを供給する前に該回路をパ
ワーアップする為に何等時間を必要とすることはない。
要するに、チップイネーブル機能を持ったメモリ回路は
出力イネーブル機能を持ったメモリ回路よりも電力消費
が少なく、出力イネーブル機能を持ったメモリ回路はチ
ップイネーブル機能を持ったメモリ回路よりも高速であ
る。
出力イネーブル機能を持ったメモリ回路よりも電力消費
が少なく、出力イネーブル機能を持ったメモリ回路はチ
ップイネーブル機能を持ったメモリ回路よりも高速であ
る。
出力イネーブル機能とチップイネーブル機能の両方を与
える回路のブロック図を第1図に示しである。回路1は
、速度が重要なファクタではない適用場面の場合に、入
力端子GE上に適宜の信号を供給することによってチッ
プイネーブル機能を与えることが可能である。回路1は
、更に、電力消費が重要な設計ファクタでは無いか又は
高速を必要とする動作期間が存在する回路の適用場面の
場合に、入力端子OE上に適宜の信号を供給することに
よって出力イネーブル機能を与える。
える回路のブロック図を第1図に示しである。回路1は
、速度が重要なファクタではない適用場面の場合に、入
力端子GE上に適宜の信号を供給することによってチッ
プイネーブル機能を与えることが可能である。回路1は
、更に、電力消費が重要な設計ファクタでは無いか又は
高速を必要とする動作期間が存在する回路の適用場面の
場合に、入力端子OE上に適宜の信号を供給することに
よって出力イネーブル機能を与える。
然し乍ら、回路1は、何時チップイネーブル又は出力イ
ネーブル信号が与えられるかを決定する為の外部回路を
必要とする。従って、メモリ回路によって与えられるべ
きデータを必要とすることのある種々の部品の各々から
のチップイネーブル又は出力イネーブル信号を受は入れ
る回路を設けることが望ましい。更に、多重イネーブル
入力ピン形態におけるイネーブル入力ピンの各々がチッ
プイネーブル又は出力イネーブル機能を与えるかを決定
すべく書込させることの可能な回路を設けることが望ま
しい、更に、どのタイプの入力信号(論理1又は論理0
)がチップイネーブル又は出力イネーブル信号を構成す
るかをプログラムすることが可能であることが望ましい
。
ネーブル信号が与えられるかを決定する為の外部回路を
必要とする。従って、メモリ回路によって与えられるべ
きデータを必要とすることのある種々の部品の各々から
のチップイネーブル又は出力イネーブル信号を受は入れ
る回路を設けることが望ましい。更に、多重イネーブル
入力ピン形態におけるイネーブル入力ピンの各々がチッ
プイネーブル又は出力イネーブル機能を与えるかを決定
すべく書込させることの可能な回路を設けることが望ま
しい、更に、どのタイプの入力信号(論理1又は論理0
)がチップイネーブル又は出力イネーブル信号を構成す
るかをプログラムすることが可能であることが望ましい
。
書込可能(プログラマブル)チップイネーブル・出力イ
ネーブル回路はAMI部品番号で提供されている。この
回路はNチャンネル金属酸化物半導体回路(NMO8)
である。NMO8技術は、相補型金属酸化物半導体(0
MO8)技術と比較して、比較的大きな電力消費を持っ
ている。従って、0MO8技術を使用して書込可能チッ
プイネーブル・出力イネーブル回路を提供することが望
ましい。
ネーブル回路はAMI部品番号で提供されている。この
回路はNチャンネル金属酸化物半導体回路(NMO8)
である。NMO8技術は、相補型金属酸化物半導体(0
MO8)技術と比較して、比較的大きな電力消費を持っ
ている。従って、0MO8技術を使用して書込可能チッ
プイネーブル・出力イネーブル回路を提供することが望
ましい。
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、改良したイネーブル
バッファ回路を提供することを目的とする。
した如き従来技術の欠点を解消し、改良したイネーブル
バッファ回路を提供することを目的とする。
本発明に基づいて構成された回路は、書込可能(プログ
ラマブル)チップイネーブル・出力イネーブルバッファ
を有している。該チップイネーブル・出力イネーブルバ
ッファは選択的に書込がなされて論理1又は論理Oの何
れかのチップイネーブル入力信号に応答してチップイネ
ーブル機能を与えるか、論理1か又は論理Oの何れかの
出力イネーブル入力信号に応答して出力イネーブル機能
を与えるか、又は与えられた入力信号に無関係にアクテ
ィブパワーされたチップを与える。
ラマブル)チップイネーブル・出力イネーブルバッファ
を有している。該チップイネーブル・出力イネーブルバ
ッファは選択的に書込がなされて論理1又は論理Oの何
れかのチップイネーブル入力信号に応答してチップイネ
ーブル機能を与えるか、論理1か又は論理Oの何れかの
出力イネーブル入力信号に応答して出力イネーブル機能
を与えるか、又は与えられた入力信号に無関係にアクテ
ィブパワーされたチップを与える。
本チップイネーブル・出力イネーブルバッファは該バッ
ファ内の選択したトランジスタを変化させることによっ
てプログラム即ち書込が行われる。
ファ内の選択したトランジスタを変化させることによっ
てプログラム即ち書込が行われる。
Pチャンネルトランジスタはそのソースとドレインとを
接続即ち短絡させることによって変化される。Nチャン
ネルトランジスタはそのソースとドレインとを遮断即ち
開放させることによって変化される61実施例において
は1選択されたトランジスタの変化乃至は変更は拡散プ
ロセス又はイオン注入プロセスの何れかによって達成さ
れる。
接続即ち短絡させることによって変化される。Nチャン
ネルトランジスタはそのソースとドレインとを遮断即ち
開放させることによって変化される61実施例において
は1選択されたトランジスタの変化乃至は変更は拡散プ
ロセス又はイオン注入プロセスの何れかによって達成さ
れる。
以下、添付の図面を参考に1本発明の具体的実施の態様
に付いて詳細に説明する。
に付いて詳細に説明する。
本発明に基づいて構成された回路の1例は第2図にRO
M100として示しである。特定のデータワードが、入
力リード2−1乃至2−N及び2−N+1乃至2−M上
に供給されるアドレス入力信号に応答してROM100
の出力リード10−1乃至10−L上に供給される。尚
、Lは正整数、Nも正整数であり、MはNよりも大きな
正整数である。アドレス入力リード2−1乃至2−M上
に供給されるアドレス信号アドレスバッファ3及び4に
よって受は取られ且つデコーダ5及びデコーダ6によっ
てデコードされる0選択されたデータワードはデータリ
ード9−1乃至9−Lによって出力バッファ8へ伝送さ
れる。データワードはデータ出力リード10−1乃至1
0−L上に出力バッファ8によって供給される。
M100として示しである。特定のデータワードが、入
力リード2−1乃至2−N及び2−N+1乃至2−M上
に供給されるアドレス入力信号に応答してROM100
の出力リード10−1乃至10−L上に供給される。尚
、Lは正整数、Nも正整数であり、MはNよりも大きな
正整数である。アドレス入力リード2−1乃至2−M上
に供給されるアドレス信号アドレスバッファ3及び4に
よって受は取られ且つデコーダ5及びデコーダ6によっ
てデコードされる0選択されたデータワードはデータリ
ード9−1乃至9−Lによって出力バッファ8へ伝送さ
れる。データワードはデータ出力リード10−1乃至1
0−L上に出力バッファ8によって供給される。
ROM 100は、Kを正整数として、入力リード14
−1乃至14−に上に供給されるイネーブル入力信号に
応答して出力イネーブル組合せ論理回路12及びチップ
イネーブル組合せ論理回路13によってイネーブルされ
且つディスエーブルされる。1実施例において1組合せ
論理回路12及び13は、入力リード15−1乃至15
−K及び16−1乃至16−にへ印加されるべき使用可
能な入力信号の極性及び組合せ論理回路12及び13の
出力信号の所望の極性に依存して、NAND又はNOR
ゲートの何れかである。1例として、チップイネーブル
及び出力イネーブルの為に組合せ論理回路12及び13
から論理O出力信号が必要とされる場合で、入力リード
15−1乃至15−K及び16−1乃至16−にへ印加
される入力信号が全て論理1である場合1組合せ論理回
路12及び13はNANDゲートを使用して形成するこ
とが可能である。当然、任意のゲートの組合せを設けて
使用可能な入力信号に応答して適切な極性のチップイネ
ーブル及び出力イネーブル信号を供給することが可能で
ある。リード16−1乃至16−に上に供給される信号
に応答して出力イネーブル論理回路12が論理1出力信
号を供給すると、出力バッファ8は出力リード10−1
乃至10−L上に高インピーダンス出力信号を供給する
。
−1乃至14−に上に供給されるイネーブル入力信号に
応答して出力イネーブル組合せ論理回路12及びチップ
イネーブル組合せ論理回路13によってイネーブルされ
且つディスエーブルされる。1実施例において1組合せ
論理回路12及び13は、入力リード15−1乃至15
−K及び16−1乃至16−にへ印加されるべき使用可
能な入力信号の極性及び組合せ論理回路12及び13の
出力信号の所望の極性に依存して、NAND又はNOR
ゲートの何れかである。1例として、チップイネーブル
及び出力イネーブルの為に組合せ論理回路12及び13
から論理O出力信号が必要とされる場合で、入力リード
15−1乃至15−K及び16−1乃至16−にへ印加
される入力信号が全て論理1である場合1組合せ論理回
路12及び13はNANDゲートを使用して形成するこ
とが可能である。当然、任意のゲートの組合せを設けて
使用可能な入力信号に応答して適切な極性のチップイネ
ーブル及び出力イネーブル信号を供給することが可能で
ある。リード16−1乃至16−に上に供給される信号
に応答して出力イネーブル論理回路12が論理1出力信
号を供給すると、出力バッファ8は出力リード10−1
乃至10−L上に高インピーダンス出力信号を供給する
。
リード16−1乃至16−に上に供給される信号に応答
して出力イネーブル論理回路12が論理0出力信号を供
給する場合、出力バッファ8はデータリード9−1乃至
9−L上で受は取られたデータワードに応答して出力リ
ード10−1乃至10−L上に論理1及び論理O出力信
号を供給する。
して出力イネーブル論理回路12が論理0出力信号を供
給する場合、出力バッファ8はデータリード9−1乃至
9−L上で受は取られたデータワードに応答して出力リ
ード10−1乃至10−L上に論理1及び論理O出力信
号を供給する。
リード15−1乃至15−に上に供給される信号に応答
してチップイネーブル論理回路13が論理1出力信号を
供給すると、アドレスバッファ3及び4.デコーダ5.
マルチプレクサ6.及び出力バッファ8はパワーダウン
される。リード15−1乃至15−に上に供給される信
号に応答してチップイネーブル論理回路13が論理O出
力信号を供給すると、アドレスバッファ3及び4、デコ
ーダ5、マルチプレクサ6、及び出力バッファ8がパワ
ーアップされる。
してチップイネーブル論理回路13が論理1出力信号を
供給すると、アドレスバッファ3及び4.デコーダ5.
マルチプレクサ6.及び出力バッファ8はパワーダウン
される。リード15−1乃至15−に上に供給される信
号に応答してチップイネーブル論理回路13が論理O出
力信号を供給すると、アドレスバッファ3及び4、デコ
ーダ5、マルチプレクサ6、及び出力バッファ8がパワ
ーアップされる。
リード15−1乃至15−K及びリード16−1乃至1
6−に上に供給される信号はイネーブル入力バッファ1
1−1乃至11−K及び入力端子14−1乃至14−に
上に供給される入力信号によって決定される。イネーブ
ル人力バッファ11−1乃至11−にの1つの1例を第
3図に示しである。トランジスタ20,21,24,2
5,26.27,28,29,30及び31は「変化可
能」乃至は「変更可能」なトランジスタである。
6−に上に供給される信号はイネーブル入力バッファ1
1−1乃至11−K及び入力端子14−1乃至14−に
上に供給される入力信号によって決定される。イネーブ
ル人力バッファ11−1乃至11−にの1つの1例を第
3図に示しである。トランジスタ20,21,24,2
5,26.27,28,29,30及び31は「変化可
能」乃至は「変更可能」なトランジスタである。
Pチャンネルトランジスタが変更されると、プログラム
即ち書き込まれたPチャンネルトランジスタのソースと
ドレインは実効的に接続され短絡状態とされる。Pチャ
ンネルトランジスタが変更されない場合、それは通常の
Pチャンネルトランジスタとして動作する。Nチャンネ
ルトランジスタが変更されると、変更されたNチャンネ
ルトランジスタのソースとドレインは遮断され、即ち変
更されたNチャンネルトランジスタのソースとドレイン
の間は常に開放状態とされる。Nチャンネルトランジス
タが不変とされると、それは通常のNチャンネルトラン
ジスタとして動作する。
即ち書き込まれたPチャンネルトランジスタのソースと
ドレインは実効的に接続され短絡状態とされる。Pチャ
ンネルトランジスタが変更されない場合、それは通常の
Pチャンネルトランジスタとして動作する。Nチャンネ
ルトランジスタが変更されると、変更されたNチャンネ
ルトランジスタのソースとドレインは遮断され、即ち変
更されたNチャンネルトランジスタのソースとドレイン
の間は常に開放状態とされる。Nチャンネルトランジス
タが不変とされると、それは通常のNチャンネルトラン
ジスタとして動作する。
変更可能なトランジスタは、書込可能なトランジスタの
チャンネルを形成する拡散ステップの間又はトランジス
タのゲートの下側に存在するチャンネル領域内にボロン
イオンを注入することによって後の段階において、変更
されることが可能である3本発明の1実施例において、
変更可能なPチャンネルトランジスタは、同一の集積回
路デバイス上に含まれているリードオンリメモリ(不図
示)内に包含されているNチャンネルトランジスタメモ
リセルをプログラムするのに使用されるのと同じマスク
及び注入ステップを使用してドーパントを注入させるこ
とによって変更される。第4a図内のトランジスタ40
はPチャンネルトランジスタであって、それは変更され
ないが、それは拡散方法を使用して変更させることが可
能である。
チャンネルを形成する拡散ステップの間又はトランジス
タのゲートの下側に存在するチャンネル領域内にボロン
イオンを注入することによって後の段階において、変更
されることが可能である3本発明の1実施例において、
変更可能なPチャンネルトランジスタは、同一の集積回
路デバイス上に含まれているリードオンリメモリ(不図
示)内に包含されているNチャンネルトランジスタメモ
リセルをプログラムするのに使用されるのと同じマスク
及び注入ステップを使用してドーパントを注入させるこ
とによって変更される。第4a図内のトランジスタ40
はPチャンネルトランジスタであって、それは変更され
ないが、それは拡散方法を使用して変更させることが可
能である。
金属コンタクト41と多結晶シリコンゲート42がPチ
ャンネルトランジスタ40のゲートを形成する。チャン
ネル44は両端がドレインコンタクト45とソースコン
タクト43とに接触している。
ャンネルトランジスタ40のゲートを形成する。チャン
ネル44は両端がドレインコンタクト45とソースコン
タクト43とに接触している。
トランジスタ40は通常のPチャンネルMOSトランジ
スタとして動作する。第4b図のトランジスタ47は変
更されたPチャンネルトランジスタであり、それは拡散
ステップを使用して変更されている。拡散相互接続46
は高度にドープしたP型頭域であって、それはソースコ
ンタクト43とドレインコンタクト45との間の電気的
導体として機能する。
スタとして動作する。第4b図のトランジスタ47は変
更されたPチャンネルトランジスタであり、それは拡散
ステップを使用して変更されている。拡散相互接続46
は高度にドープしたP型頭域であって、それはソースコ
ンタクト43とドレインコンタクト45との間の電気的
導体として機能する。
第5a図におけるトランジスタ50はNチャンネルトラ
ンジスタであって、それは変更されていないが、それは
拡散方法を使用して変更させることが可能である。ゲー
トコンタクト51と多結晶シリコンゲート52はトラン
ジスタ50のゲートを形成する。チャンネル54は両端
でソースコンタクト53とドレインコンタクト55とに
接触している。トランジスタ50は通常のNチャンネル
MOSトランジスタとして動作する。第5b図内のNチ
ャンネルトランジスタS7はNチャンネルトランジスタ
であって、それは拡散書込方法を使用して変更されてい
る。チャンネル54の領域56はNチャンネル54を形
成する拡散ステップの間には形成されない。従って、ゲ
ートリード51にバイアス電圧が印加されたとしても、
トランジスタ57はソース53とドレイン55との間が
開放状態である。
ンジスタであって、それは変更されていないが、それは
拡散方法を使用して変更させることが可能である。ゲー
トコンタクト51と多結晶シリコンゲート52はトラン
ジスタ50のゲートを形成する。チャンネル54は両端
でソースコンタクト53とドレインコンタクト55とに
接触している。トランジスタ50は通常のNチャンネル
MOSトランジスタとして動作する。第5b図内のNチ
ャンネルトランジスタS7はNチャンネルトランジスタ
であって、それは拡散書込方法を使用して変更されてい
る。チャンネル54の領域56はNチャンネル54を形
成する拡散ステップの間には形成されない。従って、ゲ
ートリード51にバイアス電圧が印加されたとしても、
トランジスタ57はソース53とドレイン55との間が
開放状態である。
第6a図はイオン注入方法を使用して変更される変更さ
れていないN又はPチャンネルトランジスタの平面図で
ある。トランジスタ60はゲートコンタクト61、多結
晶シリコンゲート62、ソースコンタクト63、チャン
ネル領域64.ドレインコンタクト65を有している。
れていないN又はPチャンネルトランジスタの平面図で
ある。トランジスタ60はゲートコンタクト61、多結
晶シリコンゲート62、ソースコンタクト63、チャン
ネル領域64.ドレインコンタクト65を有している。
トランジスタ60は、チャンネル領域64のドーピング
に依存して通常のN又はPチャンネルMOSトランジス
タとして動作する。イオン注入方法を使用してトランジ
スタを変更させる為には、チャンネル64上方のトラン
ジスタ60の上部に形成されている保護酸化層(不図示
)内に多結晶シリコンゲート62及びチャンネル領域6
4と一致する区域を開口させる。多結晶シリコンゲート
62及びゲート絶縁膜を透過することの可能な高エネル
ギボロンイオンを使用して、多結晶シリコンゲート62
の下側に位置されているチャンネル領域64内に注入を
行う6トランジスタ67がPチャンネルトランジスタで
あると、ボロンのイオン注入によってゲート対ソースの
スレッシュホールド電圧を、ゼロと第3図内のトランジ
スタ20.28.25゜26及び30へ印加される正電
圧源Vの間の全ての電圧に対してトランジスタ67をオ
ンとさせるのに充分なレベルへ低下させる。トランジス
タ67がNチャンネルトランジスタであると、ボロンの
イオン注入がトランジスタ67のゲート対ソースのスレ
ッシュホールド電圧を、第3図内のトランジスタ21.
24.27.29及び31のゲートへ印加される電圧の
全てに対して常にオフである様なレベルへ上昇させる。
に依存して通常のN又はPチャンネルMOSトランジス
タとして動作する。イオン注入方法を使用してトランジ
スタを変更させる為には、チャンネル64上方のトラン
ジスタ60の上部に形成されている保護酸化層(不図示
)内に多結晶シリコンゲート62及びチャンネル領域6
4と一致する区域を開口させる。多結晶シリコンゲート
62及びゲート絶縁膜を透過することの可能な高エネル
ギボロンイオンを使用して、多結晶シリコンゲート62
の下側に位置されているチャンネル領域64内に注入を
行う6トランジスタ67がPチャンネルトランジスタで
あると、ボロンのイオン注入によってゲート対ソースの
スレッシュホールド電圧を、ゼロと第3図内のトランジ
スタ20.28.25゜26及び30へ印加される正電
圧源Vの間の全ての電圧に対してトランジスタ67をオ
ンとさせるのに充分なレベルへ低下させる。トランジス
タ67がNチャンネルトランジスタであると、ボロンの
イオン注入がトランジスタ67のゲート対ソースのスレ
ッシュホールド電圧を、第3図内のトランジスタ21.
24.27.29及び31のゲートへ印加される電圧の
全てに対して常にオフである様なレベルへ上昇させる。
表1は、回路11−xに対してどのトランジスタが変更
されて、チップイネーブルアクティブ高(即ち、論理I
CE入力信号が入力ピン14−X上に受は取られると該
チップがイネーブルされる)か、チップイネーブルアク
ティブ低(即ち、論理OCEが入力ピン14−X上に受
は取られると該チップがイネーブルされる)か、出力イ
ネーブルアクティブ高(即ち、論理10E入力信号が入
力ピン14−X上に受は取られると該出力バッファがイ
ネーブルされる)か、出力イネーブルアクティブ低(即
ち、論理00E入力信号が入力ピン14−X上に受は取
られるとメモリ回路1の出力バッファがイネーブルされ
る)か、又はアクティブ無接続機能(即ち、入力リード
14−X上に受は取られる入力信号に拘らず該チップが
イネーブルされる)の何れかを供給する。該出力イネー
ブル機能は表1に示した如く、屡々「チップセレクト」
機能と呼称される。入力バッファ14−Xの5個の可能
な機能の各々に対して、該当するトランジスタに対応す
る区画にチェックマークで示した如く特定のグループの
トランジスタが変更されねばならない。対応する区画に
rxJマークを有するトランジスタは変更されていない
。
されて、チップイネーブルアクティブ高(即ち、論理I
CE入力信号が入力ピン14−X上に受は取られると該
チップがイネーブルされる)か、チップイネーブルアク
ティブ低(即ち、論理OCEが入力ピン14−X上に受
は取られると該チップがイネーブルされる)か、出力イ
ネーブルアクティブ高(即ち、論理10E入力信号が入
力ピン14−X上に受は取られると該出力バッファがイ
ネーブルされる)か、出力イネーブルアクティブ低(即
ち、論理00E入力信号が入力ピン14−X上に受は取
られるとメモリ回路1の出力バッファがイネーブルされ
る)か、又はアクティブ無接続機能(即ち、入力リード
14−X上に受は取られる入力信号に拘らず該チップが
イネーブルされる)の何れかを供給する。該出力イネー
ブル機能は表1に示した如く、屡々「チップセレクト」
機能と呼称される。入力バッファ14−Xの5個の可能
な機能の各々に対して、該当するトランジスタに対応す
る区画にチェックマークで示した如く特定のグループの
トランジスタが変更されねばならない。対応する区画に
rxJマークを有するトランジスタは変更されていない
。
第7図はチップイネーブルアクティブ高機能を与える為
にイネーブルバッファ11−xが変更される場合のイネ
ーブルバッファ11−xの概略図である。トランジスタ
24とトランジスタ28は変更されている。トランジス
タ25のゲートは正電圧源Vに接続されており、従って
トランジスタ25はオフである。トランジスタ24はプ
ログラムされていて開放回路を提供している。従って。
にイネーブルバッファ11−xが変更される場合のイネ
ーブルバッファ11−xの概略図である。トランジスタ
24とトランジスタ28は変更されている。トランジス
タ25のゲートは正電圧源Vに接続されており、従って
トランジスタ25はオフである。トランジスタ24はプ
ログラムされていて開放回路を提供している。従って。
トランジスタ24と25は第7図に示した如く開回路で
ある。トランジスタ28はプログラムされて短絡回路を
提供している。トランジスタ29のゲートは正電圧源V
に接続されており、従ってトランジスタ29はオンであ
る。従って、トランジスタ28及び29は第7図に示し
た如く短絡回路として機能する。入力ピン14−X上の
論理1人力信号はトランジスタ20及び21によって一
度反転され、且つトランジスタ26及び27によって再
度反転されて出力リード15−X上に論理1出力を与え
る。トランジスタ20及び21からの出力信号はトラン
ジスタ30及び31によって反転されて出力リード16
−X上に論理1出力を与える。逆に、論理O入力信号が
入力ピン14−X上に受は取られると、入力信号はトラ
ンジスタ20及び21によって一度反転され、且つトラ
ンジスタ26及び27とトランジスタ30及び31によ
って再度反転される。従って、入力バッファ11−Xは
出力リード15−X及び16−X上に論理Oを供給する
。
ある。トランジスタ28はプログラムされて短絡回路を
提供している。トランジスタ29のゲートは正電圧源V
に接続されており、従ってトランジスタ29はオンであ
る。従って、トランジスタ28及び29は第7図に示し
た如く短絡回路として機能する。入力ピン14−X上の
論理1人力信号はトランジスタ20及び21によって一
度反転され、且つトランジスタ26及び27によって再
度反転されて出力リード15−X上に論理1出力を与え
る。トランジスタ20及び21からの出力信号はトラン
ジスタ30及び31によって反転されて出力リード16
−X上に論理1出力を与える。逆に、論理O入力信号が
入力ピン14−X上に受は取られると、入力信号はトラ
ンジスタ20及び21によって一度反転され、且つトラ
ンジスタ26及び27とトランジスタ30及び31によ
って再度反転される。従って、入力バッファ11−Xは
出力リード15−X及び16−X上に論理Oを供給する
。
第8図は、イネーブルバッファ11−Xがチップイネー
ブルアクティブ低機能を供給すべくプログラムされてい
る場合のイネーブルバッファ11−Xの概略図である。
ブルアクティブ低機能を供給すべくプログラムされてい
る場合のイネーブルバッファ11−Xの概略図である。
論理1人力信号が入力リード14−X上に受は取られる
と、それはトランジスタ20及び21によって一度反転
され、トランジスタ22及び23によって再度反転され
、且つトランジスタ26及び27とトランジスタ30及
び31によって3度目の反転が行われる。従って。
と、それはトランジスタ20及び21によって一度反転
され、トランジスタ22及び23によって再度反転され
、且つトランジスタ26及び27とトランジスタ30及
び31によって3度目の反転が行われる。従って。
イネーブルバッファ11−又は出力リード15−X及び
16−X上に論理O出力信号を供給する。
16−X上に論理O出力信号を供給する。
逆に、論理0人力信号が入力リード14−X上に受は取
られると、それはトランジスタ2o及び21によって一
度反転され、トランジスタ22及び23によって再度反
転され、且つトランジスタ26及び27とトランジスタ
30及び31によって3度目の反転が行われる。従って
、論理1出力信号がリード15−x及び16−X上に与
えられる。
られると、それはトランジスタ2o及び21によって一
度反転され、トランジスタ22及び23によって再度反
転され、且つトランジスタ26及び27とトランジスタ
30及び31によって3度目の反転が行われる。従って
、論理1出力信号がリード15−x及び16−X上に与
えられる。
第9図は、イネーブルバッファ11−xが出力イネーブ
ルアクティブ高機能を与えるべくプログラムされた場合
のイネーブルバッファ1l−X(7)概略図である6出
力リード15−xは、変更されたPチャンネルトランジ
スタ26を介して正電圧供給源Vへ接続されており且つ
変更されたNチャ 1ンネルトランジスタ27によって
接地から遮断されている。従って2出力リード15−X
は、入力リード14−X上の入力信号に無関係に論理1
出力信号を供給する。入力リード14−X上の論理1人
力信号はトランジスタ20及び21によって一度反転さ
れ、且つトランジスタ3o及び31によって再度反転さ
れて出力リード16−X上に論理1出力信号を与える。
ルアクティブ高機能を与えるべくプログラムされた場合
のイネーブルバッファ1l−X(7)概略図である6出
力リード15−xは、変更されたPチャンネルトランジ
スタ26を介して正電圧供給源Vへ接続されており且つ
変更されたNチャ 1ンネルトランジスタ27によって
接地から遮断されている。従って2出力リード15−X
は、入力リード14−X上の入力信号に無関係に論理1
出力信号を供給する。入力リード14−X上の論理1人
力信号はトランジスタ20及び21によって一度反転さ
れ、且つトランジスタ3o及び31によって再度反転さ
れて出力リード16−X上に論理1出力信号を与える。
逆に、入力リード14−X上に論理O入力信号が受は取
られると、それはトランジスタ20及び21によって一
度反転され且つトランジスタ30及び31によって再度
反転されて出力リード16−X上に論理0出力信号を供
給する。
られると、それはトランジスタ20及び21によって一
度反転され且つトランジスタ30及び31によって再度
反転されて出力リード16−X上に論理0出力信号を供
給する。
第10図は、出力バッファ11−Xが出力イネーブルア
クティブ低機能を供給すべくプログラムされている場合
の出力バッファ11−Xの概略図である。出力リード1
5−Xは変更されたPチャンネルトランジスタ26を介
して正電圧源Vへ接続されている。従って、出力リード
15−Xは、入力信号又は入力リード14−又と無関係
に、論理1である。入力リ一ド14−X上の論理1人力
信号はトランジスタ20及び21によって一度反転され
、トランジスタ22及び23によって再度反転され、且
つトランジスタ3o及び31にょって3度目の反転がな
されて出力リード16−X上に論理0出力信号を供給す
る。入力リード14−X上の論理O入力信号はトランジ
スタ20及び21によって一度反転され、トランジスタ
22及び23によって再度反転され、且つトランジスタ
30及び31によって3度目の反転がなされて出力リー
ド16−X上に論理1出力信号を与える。
クティブ低機能を供給すべくプログラムされている場合
の出力バッファ11−Xの概略図である。出力リード1
5−Xは変更されたPチャンネルトランジスタ26を介
して正電圧源Vへ接続されている。従って、出力リード
15−Xは、入力信号又は入力リード14−又と無関係
に、論理1である。入力リ一ド14−X上の論理1人力
信号はトランジスタ20及び21によって一度反転され
、トランジスタ22及び23によって再度反転され、且
つトランジスタ3o及び31にょって3度目の反転がな
されて出力リード16−X上に論理0出力信号を供給す
る。入力リード14−X上の論理O入力信号はトランジ
スタ20及び21によって一度反転され、トランジスタ
22及び23によって再度反転され、且つトランジスタ
30及び31によって3度目の反転がなされて出力リー
ド16−X上に論理1出力信号を与える。
第11図は、イネーブルバッファ11−Xがアクティブ
無接続機能を提供すべくプログラムされている場合のイ
ネーブルバッファ11−xの概略図である。このモード
において、リード14−X上に受は取られる入力信号に
無関係にROM L OOがイネーブルされたままであ
ることが望ましい。
無接続機能を提供すべくプログラムされている場合のイ
ネーブルバッファ11−xの概略図である。このモード
において、リード14−X上に受は取られる入力信号に
無関係にROM L OOがイネーブルされたままであ
ることが望ましい。
従って、このモードにおいては、出力リード15−Xが
変更されたPチャンネルトランジスタ26を介して正電
圧源Vへ接続されており、且つ出力リード16−又は変
更されたPチャンネルトランジスタ30を介して正電圧
源Vへ接続されている。
変更されたPチャンネルトランジスタ26を介して正電
圧源Vへ接続されており、且つ出力リード16−又は変
更されたPチャンネルトランジスタ30を介して正電圧
源Vへ接続されている。
従って、出力リード15−x及び16−Xは、入力リー
ド14−X上に受は取られる入力信号とは無関係に論理
1出力信号を供給する。トランジスタ20及び21は、
トランジスタ20.21.22及び23によって消費さ
れる電力が最少となる様にプログラムされている。0M
08回路は、それが論理1から論理Oへ又はその逆の遷
移にある時にのみ著しい量の電力を消費する。更に、ト
ランジスタ20及び21への入力信号がTTLレベルに
あるか、又は0ボルト又は正電圧源V以外の任意のレベ
ルにあると、トランジスタ20.21.22及び23は
電力を消費することが可能である。
ド14−X上に受は取られる入力信号とは無関係に論理
1出力信号を供給する。トランジスタ20及び21は、
トランジスタ20.21.22及び23によって消費さ
れる電力が最少となる様にプログラムされている。0M
08回路は、それが論理1から論理Oへ又はその逆の遷
移にある時にのみ著しい量の電力を消費する。更に、ト
ランジスタ20及び21への入力信号がTTLレベルに
あるか、又は0ボルト又は正電圧源V以外の任意のレベ
ルにあると、トランジスタ20.21.22及び23は
電力を消費することが可能である。
従って、トランジスタ22及び23のゲートをプログラ
ムしたトランジスタ20を介して正電圧源Vへ接続させ
ることによって、トランジスタ22及び23は論理O出
力信号を供給し、従って何等電流を引き出すことは無い
。
ムしたトランジスタ20を介して正電圧源Vへ接続させ
ることによって、トランジスタ22及び23は論理O出
力信号を供給し、従って何等電流を引き出すことは無い
。
表2は、出力イネーブル機能を有しておらず第12図に
おけるROMl0Iの如きメモリ回路に対して設計され
たイネーブルバッファ11−X用の2つのプログラミン
グモードを示している。第2図のROM100における
部品と同様に番号付けをした第12図内のROMI O
l内の部品は。
おけるROMl0Iの如きメモリ回路に対して設計され
たイネーブルバッファ11−X用の2つのプログラミン
グモードを示している。第2図のROM100における
部品と同様に番号付けをした第12図内のROMI O
l内の部品は。
ROM 100内の対応する部品と同一の機能を行う。
第13図は、イネーブルバッファ11−Xが表2のチッ
プイネーブルアクティブ高機能を与えるべくプログラム
されている場合の第12図内のイネーブルバッファ11
−Xの機能線図である。
プイネーブルアクティブ高機能を与えるべくプログラム
されている場合の第12図内のイネーブルバッファ11
−Xの機能線図である。
出力リード16−又は正電圧源Vへ接続されており、ト
ランジスタ30及び31が論理0から論理1へ及びその
逆へ遷移する間に必要とされる電力を節約している。入
力リード14上の論理1人力信号はトランジスタ20及
び21によって一度反転され且つトランジスタ26及び
27によって2度目の反転がなされて、出力リード15
−X上に論理1出力信号が供給される。逆に、入力リー
ド14−X上の論理O入力信号はトランジスタ20及び
21によって一度反転され且つトランジスタ126及び
27によって再度反転されて、出力り一ド15−x上に
論理O出力信号が供給される。
ランジスタ30及び31が論理0から論理1へ及びその
逆へ遷移する間に必要とされる電力を節約している。入
力リード14上の論理1人力信号はトランジスタ20及
び21によって一度反転され且つトランジスタ26及び
27によって2度目の反転がなされて、出力リード15
−X上に論理1出力信号が供給される。逆に、入力リー
ド14−X上の論理O入力信号はトランジスタ20及び
21によって一度反転され且つトランジスタ126及び
27によって再度反転されて、出力り一ド15−x上に
論理O出力信号が供給される。
第14図は、イネーブルバッファ11−Xが表2のチッ
プイネーブルアクティブ低機能を提供すべくプログラム
されている場合のイネーブルバッファ11−Xの概略図
である。入力リード14−X上の論理1人力信号はトラ
ンジスタ20及び21によって一度反転され、トランジ
スタ22及び23によって再度反転され、且つトランジ
スタ26及び27によって3度目の反転がなされて、出
力リード15−X上に論理0出力信号を供給する。
プイネーブルアクティブ低機能を提供すべくプログラム
されている場合のイネーブルバッファ11−Xの概略図
である。入力リード14−X上の論理1人力信号はトラ
ンジスタ20及び21によって一度反転され、トランジ
スタ22及び23によって再度反転され、且つトランジ
スタ26及び27によって3度目の反転がなされて、出
力リード15−X上に論理0出力信号を供給する。
逆に、入力リード14−x上の論理O入力信号はトラン
ジスタ20及び21によって一度反転され、トランジス
タ22及び23によって再度反転され、且つトランジス
タ26及び27によって3度目の ′反転がなされて、
出力リード15−X上に論理1出力信号が供給される。
ジスタ20及び21によって一度反転され、トランジス
タ22及び23によって再度反転され、且つトランジス
タ26及び27によって3度目の ′反転がなされて、
出力リード15−X上に論理1出力信号が供給される。
前述した如く、本発明に拠れば、チップイネーブルアク
ティブ高、チップイネーブルアクティブ低、又はアクテ
ィブ無接続機能の何れかを提供すべくプログラム即ち書
込可能な回路が提供される。
ティブ高、チップイネーブルアクティブ低、又はアクテ
ィブ無接続機能の何れかを提供すべくプログラム即ち書
込可能な回路が提供される。
従って、本発明に基づいて構成される回路は、付加的な
回路を制御することが可能であり、且つ選択した制御機
能を与える為に所望によりカスタム化させることが可能
である。
回路を制御することが可能であり、且つ選択した制御機
能を与える為に所望によりカスタム化させることが可能
である。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
清1L
バッファ機能 プログラムしたトランジスタCEア
クテイブ高XXXI*XXXXXCE7クテイブ低 X
X*XX*XXXX0E(又はCS) アクティブ高 xxx 申 傘 X 傘 傘 xxO
E(又はCS) アクティブ低 xx 申 X x * 傘 申 xx
アクティブ 無接続 傘 −X
串 申 X * 傘 傘 率
CE=E=プイネーブル、C8=チツプセレクト、OE
=出力イカイネー ブルζ チップイネーブルのみ有し出力イネーブルを持たないデ
バイス バッファ機能 プログラムしたトランジスタCEア
クテイブ高xxx 申 * xxx 傘 申CE
アクティブ低xx 傘 XX*XX 傘 本$=変
更したトランジスタ X=変更してないトランジスタ
クテイブ高XXXI*XXXXXCE7クテイブ低 X
X*XX*XXXX0E(又はCS) アクティブ高 xxx 申 傘 X 傘 傘 xxO
E(又はCS) アクティブ低 xx 申 X x * 傘 申 xx
アクティブ 無接続 傘 −X
串 申 X * 傘 傘 率
CE=E=プイネーブル、C8=チツプセレクト、OE
=出力イカイネー ブルζ チップイネーブルのみ有し出力イネーブルを持たないデ
バイス バッファ機能 プログラムしたトランジスタCEア
クテイブ高xxx 申 * xxx 傘 申CE
アクティブ低xx 傘 XX*XX 傘 本$=変
更したトランジスタ X=変更してないトランジスタ
【図面の簡単な説明】
第1図は出力イネーブル及びチップイネーブル機能の両
方を与える従来のROM回路のブロック線図、第2図は
多重イネーブル入力ピンとイネーブル入力バッファの動
作のプログラム可能な定義を有する本発明の1実施例の
ブロック線図、第3図は第2図の回路11−1乃至11
−にの1実施例の概略図、第4a図は変更していないP
チャンネル電界効果トランジスタの平面図、第4b図4
±拡散プロセスによってプログラムされたPチャンネル
電界効果トランジスタの平面図、第5a図番士プログラ
ムされていないNチャンネル電界効果トランジスタの平
面図、第5b図は拡散プロセスを使用してプログラムさ
れたNチャンネル電界効果トランジスタの平面図、第6
a図はプログラムされていないP又はNチャンネル電界
効果トランジスタの平面図、第6b図はイオン注入プロ
セスを使用してN又はPチャンネル電界効果トランジス
タの何れかをプログラムするボロン注入の領域を示した
電界効果トランジスタの平面図、第7図乃至第11図は
第2図の回路100内のチップイネーブル・出力イネー
ブルバッファ11−1乃至11−にの動作を示した概略
図、第12図は回路101がチップイネーブル機能のみ
を有する本発明に基づいて構成されたROMの1実施例
のブロック線図、第13図及び第14図は第12図の回
路101内のチップイネーブル・出力イネーブルバッフ
ァ11−1乃至11−にの動作を示した各概略図、であ
る。 (符合の説明) 2−N二人力リード 2−Mニアドレス入力リード 3.4ニアドレスバツフア 5.6:デコーダ 7:メモリマトリクス 8:出力バッファ 9−L:データリード 10−L:データ出力リード 11−に:イネーブル人力バッファ 12:出力イネーブル組合せ論理回路 13:チップイネーブル組合せ論理回路14−に:入力
リード 15−K :入力リード 16−に:入力リード 特許出願人 アメリカン マイクロシステムズ、 イ
ンコーホレイテッド 代 理 人 小 橋 −男 ・
°・・工、−:I)’、j 日G、 4a FIG、
4bFIG、 5a FIG
、 5bF IG、6a FI
G、 6bイオンラ主>L俄
方を与える従来のROM回路のブロック線図、第2図は
多重イネーブル入力ピンとイネーブル入力バッファの動
作のプログラム可能な定義を有する本発明の1実施例の
ブロック線図、第3図は第2図の回路11−1乃至11
−にの1実施例の概略図、第4a図は変更していないP
チャンネル電界効果トランジスタの平面図、第4b図4
±拡散プロセスによってプログラムされたPチャンネル
電界効果トランジスタの平面図、第5a図番士プログラ
ムされていないNチャンネル電界効果トランジスタの平
面図、第5b図は拡散プロセスを使用してプログラムさ
れたNチャンネル電界効果トランジスタの平面図、第6
a図はプログラムされていないP又はNチャンネル電界
効果トランジスタの平面図、第6b図はイオン注入プロ
セスを使用してN又はPチャンネル電界効果トランジス
タの何れかをプログラムするボロン注入の領域を示した
電界効果トランジスタの平面図、第7図乃至第11図は
第2図の回路100内のチップイネーブル・出力イネー
ブルバッファ11−1乃至11−にの動作を示した概略
図、第12図は回路101がチップイネーブル機能のみ
を有する本発明に基づいて構成されたROMの1実施例
のブロック線図、第13図及び第14図は第12図の回
路101内のチップイネーブル・出力イネーブルバッフ
ァ11−1乃至11−にの動作を示した各概略図、であ
る。 (符合の説明) 2−N二人力リード 2−Mニアドレス入力リード 3.4ニアドレスバツフア 5.6:デコーダ 7:メモリマトリクス 8:出力バッファ 9−L:データリード 10−L:データ出力リード 11−に:イネーブル人力バッファ 12:出力イネーブル組合せ論理回路 13:チップイネーブル組合せ論理回路14−に:入力
リード 15−K :入力リード 16−に:入力リード 特許出願人 アメリカン マイクロシステムズ、 イ
ンコーホレイテッド 代 理 人 小 橋 −男 ・
°・・工、−:I)’、j 日G、 4a FIG、
4bFIG、 5a FIG
、 5bF IG、6a FI
G、 6bイオンラ主>L俄
Claims (1)
- 【特許請求の範囲】 1、書込可能イネーブルバッファにおいて、イネーブル
信号を受け取る為の入力イネーブルリードと、前記イネ
ーブル信号に応答してチップイネーブル信号を供給する
ことの可能なチップイネーブルリードと、前記イネーブ
ル信号に応答して出力イネーブル信号を供給することの
可能な出力イネーブルリードと、前記イネーブル信号に
応答して選択したチップイネーブル又は出力イネーブル
信号を供給する為に複数個の書込状態を選択的に供給す
る為の書込手段とを有することを特徴とする書込可能イ
ネーブルバッファ。 2、特許請求の範囲第1項において、前記複数個の書込
状態が以下の状態のグループから選択された1つ又はそ
れ以上の状態を有するものであることを特徴とする書込
可能イネーブルバッファ。 a)チップイネーブルアクティブ高であって、前記イネ
ーブル信号が高である場合に前記チップイネーブル信号
が供給される; b)チップイネーブルアクティブ低であって、前記イネ
ーブル信号が低である場合に前記チップイネーブル信号
が供給される; c)出力イネーブルアクティブ高であって、前記イネー
ブル信号が高である場合に前記出力イネーブル信号が供
給される; d)出力イネーブルアクティブ低であって、前記イネー
ブル信号が低である場合に前記出力イネーブル信号が供
給される; e)接続無し、この場合には前記イネーブル信号は前記
チップイネーブル信号及び出力イネーブル信号に何等影
響を与えない。 3、入力イネーブル信号を受は取る為の入力端子と第1
出力イネーブル信号を供給する為の第1出力端子と第2
出力イネーブル信号を供給する為の第2出力端子とを持
ったイネーブルバッファ回路において、前記第1出力端
子に接続されている出力リードを持った第1書込可能出
力手段が設けられており、前記第1書込可能出力手段は
第1状態か第2状態か又は第3状態の何れかに書込可能
であって、前記第1状態においては前記手段は前記入力
イネーブル信号に応答して第1信号を前記出力リード上
に供給し、前記第2状態において前記手段は前記入力イ
ネーブル信号に応答して第2信号を前記出力リード上に
供給し、且つ前記第3状態において前記手段は前記出力
リード上に第3信号を供給し、前記第2出力端子に接続
された出力リードを持った第2書込可能出力手段が設け
られており、前記第2書込可能出力手段は前記第1書込
可能出力手段が前記第1又は第3状態に書込まれている
場合には第1出力状態に、前記第1書込可能出力手段が
前記第2又は第3状態に書込まれている場合には第2出
力状態に、又は第3状態に書込れることが可能であり、
前記第1状態においては前記第2書込可能出力手段は前
記入力イネーブル信号に応答して第1出力信号を前記出
力リード上に供給し、前記第2状態においては前記手段
は前記入力イネーブル信号に応答して第2出力信号を前
記出力リード上に供給し、前記第3出力状態においては
前記手段は前記出力リード上に第3出力信号を供給する
ことを特徴とするイネーブルバッファ回路。 4、特許請求の範囲第3項において、前記第1及び第2
書込可能出力手段は相補型金属酸化物半導体電界効果型
トランジスタを使用して構成されていることを特徴とす
るイネーブルバッファ回路。 5、特許請求の範囲第4項において、前記第1及び第2
書込可能出力手段は選択したトランジスタがオンを維持
し且つその他の選択したトランジスタがオフを維持する
様に変更させることによって書込が行われることを特徴
とするイネーブルバッファ回路。 6、入力信号を受は取る為の入力端子と第1出力端子と
第2出力端子とを持ったイネーブルバッファ回路におい
て、前記入力端子に接続されて入力信号を受け取る為の
入力リード及び出力リードを持った第1書込可能インバ
ータが設けられており、前記書込可能インバータが第1
状態に書込れると前記書込可能インバータは前記出力リ
ード上に前記入力信号の反転を供給し、前記書込可能イ
ンバータが第2状態を供給すべく書込れると前記第2書
込可能インバータは前記出力リード上に固定した出力信
号を供給し、前記第1書込可能インバータの前記出力リ
ードに接続されている入力リード及び出力リードを持っ
た第1インバータが設けられており、前記第1書込可能
インバータの前記出力リードに接続された第1リードを
持っており且つ第2リードを持っている第1書込可能要
素が設けられており、前記書込可能要素が第1状態に書
込れると前記書込可能要素は前記第1及び第2リード間
に低インピーダンス経路を供給し且つ前記第1書込可能
要素が第2状態に書込れると前記第1書込可能要素は前
記第1及び第2リード間に高インピーダンスを供給し、
前記第1インバータの前記出力リードに接続された第1
リードを持っており且つ前記第1書込可能要素の前記第
2リードに接続された第2リードを持っている第2書込
可能要素が設けられており、前記第2書込可能要素が第
1状態に書込れると前記第2書込可能要素は前記第1及
び第2リード間に低インピーダンスを供給し且つ前記第
2書込可能要素が第2状態に書込れると前記第2書込可
能要素は前記第1及び第2リード間に高インピーダンス
を供給し、前記第2書込可能要素の前記第2リードに接
続されていて入力信号を受け取る為の入力リード及び前
記第1出力端子に接続された出力リードを持った第2書
込可能インバータが設けられており、前記書込可能イン
バータが第1状態に書込れると前記書込可能インバータ
は前記出力リード上に前記入力信号の反転を供給し且つ
前記書込可能インバータが第2状態に書込れると前記第
2書込可能インバータは前記出力リード上に固定した出
力信号を供給し、前記第1書込可能要素の前記第2リー
ドに接続されていて入力信号を受け取る為の入力リード
及び前記第2出力端子に接続された出カリードを持った
第3書込可能インバータが設けられており、前記第3書
込可能インバータが第1状態を供給すべく書込れている
と前記書込可能インバータは前記出力リード上に前記入
力信号の反転を供給し且つ前記書込可能インバータが第
2状態を供給すべく書込れていると前記書込可能インバ
ータは前記出力リード上に固定した出力信号を供給する
ことを特徴とするイネーブルバッファ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US664822 | 1984-10-25 | ||
US06/664,822 US4644504A (en) | 1984-10-25 | 1984-10-25 | Programmable CMOS circuit for user defined chip enable and output enable |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61104386A true JPS61104386A (ja) | 1986-05-22 |
Family
ID=24667583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60236500A Pending JPS61104386A (ja) | 1984-10-25 | 1985-10-24 | ユーザが決定するチツプイネーブル及び出力イネーブル用の書込可能cmos回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4644504A (ja) |
EP (1) | EP0181097A2 (ja) |
JP (1) | JPS61104386A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6221357A (ja) * | 1985-07-22 | 1987-01-29 | Toshiba Corp | メモリシステム |
US9349738B1 (en) * | 2008-02-04 | 2016-05-24 | Broadcom Corporation | Content addressable memory (CAM) device having substrate array line structure |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5671878A (en) * | 1979-11-12 | 1981-06-15 | Fujitsu Ltd | Semiconductor memory device |
JPS5737795A (en) * | 1980-08-18 | 1982-03-02 | Nec Corp | Read-only memory element |
JPS57123597A (en) * | 1981-01-22 | 1982-08-02 | Oki Electric Ind Co Ltd | Cmos type mask rom |
JPS5848099B2 (ja) * | 1976-02-04 | 1983-10-26 | 株式会社日立製作所 | 文字パタ−ン発生装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4408305A (en) * | 1981-09-28 | 1983-10-04 | Motorola, Inc. | Memory with permanent array division capability |
-
1984
- 1984-10-25 US US06/664,822 patent/US4644504A/en not_active Expired - Lifetime
-
1985
- 1985-10-10 EP EP85307267A patent/EP0181097A2/en not_active Withdrawn
- 1985-10-24 JP JP60236500A patent/JPS61104386A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5848099B2 (ja) * | 1976-02-04 | 1983-10-26 | 株式会社日立製作所 | 文字パタ−ン発生装置 |
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JPS57123597A (en) * | 1981-01-22 | 1982-08-02 | Oki Electric Ind Co Ltd | Cmos type mask rom |
Also Published As
Publication number | Publication date |
---|---|
EP0181097A2 (en) | 1986-05-14 |
US4644504A (en) | 1987-02-17 |
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