JPS6030172A - 半導体固定記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体集積回路における半導体固定記憶装置に
関するものである。

〔従来技術〕

従来のこの種の装置の一例を第１図に示し説明すると、
この第１図は従来のマスクＲＯＭの回路図を示すもので
ある。

図において、（Ｑ　１　）　、　（Ｑ　ｓ　）・・・・
・・・・・（Ｑｚ）は直列に接続されたメモリセル電界
効果トランジスタ（ＦＥＴ）で、それぞれメモリセル１
ビツトを構成している。また、（Ｗｌ）・・・・・・−
・・（Ｗｉ）・・・・・・・・・（Ｗｔ）はワード線で
あシ、これらのワード線（Ｗｌ）〜（Ｗｚ）の電圧レベ
ルによシ特定のメモリセルを選択するように構成されて
いる。（６）はリード・オンリー７、　ｓメそり（ＲＯ
Ｍ）出力であシ、このＲＯＭ出力出力上図示しないセン
ス回路への入力となる。

このように構成された回路において、ＲＯＭへのデータ
書き込みは、該当するトランジスタのチャネル領域への
イオン打ち込みによって行う。すなわち、　１　を書き
込む場合には、該当するトランジスタのチャネル領域に
基板と反対の導電型の不純物を打ち込み、そのトランジ
スタを、いわゆる、デプレッション型のトランジスタと
する。逆に、１ＯＮを書き込む場合には、特別なイオン
打ち込みはせず、ＲＯＭ以外の回路におけるトランジス
タと同じしきい値を有するエンハンスメント型のトラン
ジスタとする。

いま、例えば、基板をＰ型とし、メモリセルトランジス
タ（（ｈ）−（Ｑｇ）・・・・・・・・・（Ｑｔ）はＮ
チャネルＦＥＴであるものとする。

このような構成をもつＲＯＭにおいて、いま、ワード線
（Ｗｔ　）が選択されたとする。このとき、ワード線（
Ｗｉ）はゝＬ“レベル、それ以外のワード線傷Ｈレベル
になっている。

そして、このメモリセルに１０“が書き込まれていた場
合には、メモリセルトランジスタ（Ｑｉ）以外のトラン
ジスタは　１．０　どちらのデータが書き込まれていて
もゲートがＨレベルのため、トランジスタはオンする。

ここで、メモリセルトランジスタ（Ｑｉ）ハエンノ＼ン
スメント型のトランジスタであシ、ワード線（Ｗｉ）に
供給されるゲート信号が１Ｌ“レベルのためオンになる
。その結果、ＲＯＭ出力＠）は予めプリチャージされた
レベルのままであムセンス回路を通って　０が読み出さ
れることになる。

逆に、このメモリセルに１１＃が書き込まれている場合
を考察すると、メモリセルトランジスタ（Ｑｉ）以外の
トランジスタは前述したように、すべてオン状態であシ
、このメモリセルトランジスタ（Ｑｉ）ｌｄイオン打ち
込みによりデプレッション型のトランジスタになってい
るため、ワード線（Ｗｉ　）に供給されるゲート信号が
Ｌレベルテアってもオンとなる。その結果、直列に接続
されたメモリセルトランジスタ（Ｑｌ　）〜（Ｑｚ）が
すべてオンとなり、ＲＯＭ出力（６）を予めプリチャー
ジされたレベルから接地レベルまで放電し、センス回路
を通って　１が読み出されることになる。

しかしながら、このように構成されたマスクＲＯＭにお
いては、ＲＯＭの記憶内容を決める工程がウェハプロセ
スの途中工程であるため、ＲＯＭに入れるべき内容が決
定してから最終製品ができ上るまでに時間がかかるとい
う欠点があった。

〔発明の概要〕

本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は従来のものに比してセルサイズをあまシ太きくするこ
となく、ＲＯＭ内容が決定してから最終製品完成までの
製造期間を短縮することができる半導体固定記憶装置を
提供することにある。

このような目的を達成するため、本発明はＲＯＭの記憶
内容を決める工程をウェハプロセスのほぼ最終工程にあ
たるメタル配線工程にし、記憶情報の壱き込みをメタル
配線工程で行うようにしたものであって、電界効果トラ
ンジスタよシなる各メモリセルをソースドレイン層とメ
タル配線とのコンタクトを介して直列に接続し、そのメ
モリセルへの情報書き込みを各メモリセルトランジスタ
のソース・ドレイン間のメタル配線の有無によシ決定す
るようにしたものである。

〔発明の実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第２図は零発喧をよる半導体固定記憶装置の一実施例を
示す構成図で、マスクＲＯＭの書き込み内容をアルミ配
線にて決定するＲＯＭセルの一例を示すものである。

この第２図において第１図と同一符号のものは相当部分
を示し、（Ｑｌ）、（Ｑ２）・・・・・・・・・（ｑｍ
　）は第１図と同様に直列に接続されたメモリセルトラ
ンジスタで、メモリセル１ピツト分に相当し、エンハン
スメント型トランジスタヤある。（Ｗｌ　）　、　（Ｗ
ｓ　）・・・・・・・・・（Ｗ□）はワード線、ＣＣｔ
）ｙ（Ｃｇ）・・・・・・・・・（Ｃｍ）はメモリセル
トランジスタのソース・ドレイン領域とアルミ配線との
接合コンタクトであシ、この隣接するコンタクト間がＲ
ＯＭ内容によシ接続されるか、否かが決定されるように
構成されている。

例えば、いま、ワード線（Ｗｉ　）に対応する部分に１
１“を書き込む場合には、図中点線で示されるように、
接合コンタクト（Ｃｉｌ）と接合コンタク）（Ｃｉ）を
アルミ配線で接続する。また、′０“を書き込む場合に
は接合コンタク）（Ｃｉ−１）と接合コンタクト（Ｃｉ
　）は接続しないままにしておくように構成されている
。

そして、電界効果トランジスタよりなる各メモリセルけ
、ソースドレイン層とアルミ配線の接合コンタクト（Ｃ
１）〜（Ｃｍ）を介して直列に接続されている。

つぎにこの第２図に示す実施例の動作を説明する。

まず、説明の都合上、基板はＰ型とし、メモリセルトラ
ンジスタ（Ｑｌ）〜（Ｑｍ）はＮチャネルトランジスタ
であるとするが、逆に基板がＮ型で、メモリセルトラン
ジスタ（Ｑｌ）〜（Ｑｍ）がＰチャネルトランジスタの
場合でも動作については何ら変わるところはない。

いま、ワード線（Ｗｉ）が選択されたとする。このとき
、ワード線（Ｗｔ　）は１Ｌ″レベル、それ以外のワー
：・°線は１Ｈ“レベルになっている。このメモリセル
に１０“が書かれている場合、すなわち、接合コンタク
ト（Ｃｆ　１）と接合コンタクト（Ｃｉ）間がアルミ配
線で接続されていない場合には、メモリセルトランジス
タ（Ｑｉ）以外のトランジスタはゲートが１Ｈ″レベル
であるため、書き込みデータにカカわらず、オンとなる
が、メモリセルトランジスタ（Ｑｉ）はそのゲートが１
Ｌ″レベルであるため、オフになる。その結果、ＲＯＭ
出力出力行予めプリチャージされたレベルのままで変化
せず、センス回路を通って“Ｏ′が読み出される。

逆に、このメモリセルに　１が書かれている場合、すな
わち、接合コンタクト（Ｃｉ　１）と接合コンタクト（
Ｃｉ　）の間が点線で示すようにアルミ配線で接続され
ている場合には、メモリセルトランジスタ（Ｑｉ）はゲ
ートのレベルに関係なく短絡されたことになり、また、
メモリセルトランジスタ（Ｑｉ）以外はすべて１オン“
であるため、直列に接続されたメモリセルトランジスタ
（Ｑｌ−Ｑｍ）　ｌｄ　ｔべて導通し、ＲＯＭ出力出力
上プリチャージされたレベルから接地電位まで放電され
、センス回路を通って　１が読み出されることになる。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、複雑
な手段を用いることなく、記憶情報の書き込みをメタル
配線工程で行う簡単な回路構成によって、従来のものに
比してセルサイズをあ才り太きくすることなく　、ＲＯ
Ｍ内容が決定してから最終製品完成までの製造期間を短
縮することができるので、実用上の効果は極めて犬であ
る。

【図面の簡単な説明】

第１図は従来の半導体固定記憶装置の一例を示す構成図
、第２図は本発明による半導体固定記憶装置の一実施例
を示す構成図である。 （Ｑｌ　）〜（Ｑｍ）・・・・メモリセルトランジスタ
、（Ｗｌ）〜（Ｗｍ）・・　・・　ワード線、＠）−−
−・ＲＯＭ出力、（Ｃ１）〜（Ｃｍ）・・・・接合コン
タクト。 代　理　人　大　岩　増　雄 第１図 第２図 手続補正書（自発） 特許庁長官殿 １、事件の表示　特願昭５８−１３９７４９号２・Ｒ明
（７）　名称　半導体固定記憶装置３、補正をする者 代表者片由仁へ部 明細書の発明の詳細な説明の欄 ６、補正の内容

Claims (1)

【特許請求の範囲】
1. 電界効果トランジスタよシなる各メモリセルをソースド
   レイン層とメタル配線とのコンタクトを介して直列に接
   続し、前記メモリセルへの情報書き込みを各メモリセル
   を゛構成する前記電界効果トランジスタのソース・ドレ
   イン間のメタル配線の有無によシ決定し得るようにした
   ことを特徴とする半導体固定記憶装置。