JPH09139498A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH09139498A JP8087724A JP8772496A JPH09139498A JP H09139498 A JPH09139498 A JP H09139498A JP 8087724 A JP8087724 A JP 8087724A JP 8772496 A JP8772496 A JP 8772496A JP H09139498 A JPH09139498 A JP H09139498A
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Abstract

(57)【要約】 【課題】 微細化しても高速動作を可能にする。 【解決手段】 表面に半導体領域を有するシリコン基板
２の前記半導体領域にソース領域８ａおよびドレイン領
域８ｂが形成されるとともに前記ソース領域１０ａとド
レイン領域１０ｂとの間の前記半導体領域にチャネル領
域が形成され、このチャネル領域上にゲート電極６が形
成されるＭＩＳＦＥＴを有する半導体装置であって、前
記チャネル領域よりもエネルギーギャップが大きくなる
ような炭素濃度を有するＳｉ1-x Ｃx からなる領域８ａ
が前記ソース領域１０ａに設けられ、前記Ｓｉ1-x Ｃx
からなる領域と前記半導体領域との間に形成されるヘテ
ロ接合面は、前記ソース領域と、前記チャネル領域の境
界を含む近傍領域に形成されていることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳＦＥＴを有
する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】近
年、集積回路の高集積化のためにＭＯＳＦＥＴの微細化
が進められている。従来のＭＯＳＦＥＴは図８（ａ）に
示すように、半導体基板２内にソース領域１０ａおよび
ドレイン領域１０ｂが形成され、基板２の表面にゲート
絶縁膜４を介してゲート電極６が形成された構造を有し
ている。なお、図８（ｂ）にシリコンのエネルギーバン
ドを示す。
【０００３】このような従来のＭＯＳＦＥＴにおいて
は、素子を微細化していっても素子内での電界は増大す
るが大きな電流駆動能力が得られないという問題があ
る。
【０００４】これは、以下のように説明される。ＭＯＳ
ＦＥＴのドレイン電流Ｉd は一般にキャリア速度をｖ、
ゲート幅をＷ、ゲート容量をＣox、ゲート電圧をＶg 、
しきい値電圧をＶthとすると、 Ｉd ＝ｖ・Ｗ・Ｃox・（Ｖg −Ｖth） と表わされ、トランスコンダクタンスＧm は Ｇm ＝ｖ・Ｗ・Ｃox と表わされるが、定常輸送である限り、キャリア速度ｖ
は飽和してｖsat ＝１×１０7 ｃｍ／ｓよりも高速にな
らない。このために大きな電流駆動力が得られない。
【０００５】本発明は上記事情を考慮してなされたもの
であって、微細化しても高速動作が可能なＭＩＳＦＥＴ
を有する半導体装置及びその製造方法を提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明による半導体装置
の第１の態様は、表面に半導体領域を有するシリコン基
板の前記半導体領域にソース領域およびドレイン領域が
形成されるとともに前記ソース領域とドレイン領域との
間の前記半導体領域にチャネル領域が形成され、このチ
ャネル領域上にゲート電極が形成されるＭＩＳＦＥＴを
有する半導体装置であって、前記チャネル領域よりもエ
ネルギーギャップが大きくなるような炭素濃度を有する
Ｓｉ1-x Ｃx からなる領域が前記ソース領域に設けら
れ、前記Ｓｉ1-x Ｃxからなる領域と前記半導体領域と
の間に形成されるヘテロ接合面は、前記ソース領域と前
記チャネル領域の境界を含む近傍領域に形成されている
ことを特徴とする。
【０００７】また本発明による半導体装置の第２の態様
は、第１の態様の半導体装置において、前記ヘテロ接合
面は前記ソース領域と前記ＭＩＳＦＥＴのチャネル領域
とのｐｎ接合面と一致しているか、または前記チャネル
領域に存在していることを特徴とする。
【０００８】また本発明による半導体装置の第３の態様
は、第１または第２の態様の半導体装置において、前記
ヘテロ接合面におけるキャリアのエネルギー段差は、前
記半導体領域を構成する材料のｋ空間において、前記Ｍ
ＩＳＦＥＴがｎ型である場合はコンダクションバンドの
エネルギーの一番低い極小点と二番目に低い極小点との
エネルギー差の絶対値、前記ＭＩＳＦＥＴがｐ型である
場合はバレンスバンドのエネルギーの一番高い極大点と
二番目に高い極大点とのエネルギー差の絶対値よりそれ
ぞれ小さいことを特徴とする。
【０００９】また本発明による半導体装置の第４の態様
は第１乃至第３の態様のいずれかの半導体装置におい
て、前記ＭＩＳＦＥＴはバルク構造のＭＩＳＦＥＴであ
って、前記チャネル領域よりもエネルギーギャップが大
きくなるような炭素濃度を有するＳｉ1-x Ｃx からなる
領域が前記ドレイン領域に設けられ、この材料からなる
領域と前記半導体領域との間に形成されるヘテロ接合面
が前記ドレイン領域内にも形成されていることを特徴と
する。
【００１０】また本発明による半導体装置の第５の態様
は、表面に半導体領域を有するＳＯＩ基板の前記半導体
領域にソース領域およびドレイン領域が形成されるとと
もに前記ソース領域とドレイン領域との間の前記半導体
領域にチャネル領域が形成され、このチャネル領域上に
ゲート電極が形成されるＭＩＳＦＥＴを有する半導体装
置であって、前記チャネル領域よりもエネルギーギャッ
プが大きくなるような炭素濃度を有するＳｉ1-x Ｃx か
らなる領域が前記ドレイン領域に設けられ、前記ドレイ
ン領域に設けられた前記Ｓｉ1-x Ｃx からなる領域と前
記半導体領域との間に形成されるヘテロ接合面は前記チ
ャネル領域の前記ドレイン領域側に存在していることを
特徴とする。
【００１１】また本発明による半導体装置の製造方法
は、シリコン基板上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上にゲート電極を形成する工程と、こ
のゲート電極をマスクとして炭素イオンをイオン注入す
ることによりＳｉ1-x Ｃx 層を形成する工程と、ソース
・ドレイン領域を形成する工程と、を備えていることを
特徴とする。
【００１２】また本発明による半導体装置の第６の態様
は、表面に半導体領域を有するシリコン基板の前記半導
体領域にソース領域およびドレイン領域が形成されると
ともに前記ソース領域とドレイン領域との間の前記半導
体領域にチャネル領域が形成され、このチャネル領域上
にゲート電極が形成されるＭＩＳＦＥＴを有する半導体
装置であって、前記チャネル領域よりもエネルギーギャ
ップが大きくなるような炭素濃度を有するＳｉ1-x Ｃx
からなる領域が前記ソース領域およびドレイン領域の少
なくとも一方の拡散層領域に設けられ、この拡散層領域
上に金属からなる電極が形成され、前記Ｓｉ1-x Ｃx か
らなる領域が設けられた拡散層領域とこの拡散層領域上
に設けられた電極との界面から前記基板の深さ方向への
炭素原子の濃度分布が前記基板内で最大となるように構
成されていることを特徴とする。
【００１３】また本発明による半導体装置の第７の態様
は、第６の態様の半導体装置において、前記ＭＩＳＦＥ
Ｔは表面チャネル型のＭＩＳＦＥＴであって、前記Ｓｉ
1-xＣx からなる領域はこのＳｉ1-x Ｃx からなる領域
が設けられた前記拡散層領域の表面近傍に設けられ、前
記拡散層領域をこの拡散層領域上に設けられた電極との
間には前記拡散層領域と同じ導電型のシリコンからなる
半導体層が設けられていることを特徴とする。
【００１４】また本発明による半導体装置の第８の態様
は第６の態様の半導体装置において、前記ＭＩＳＦＥＴ
は表面チャネル型のＭＩＳＦＥＴであって、前記Ｓｉ
1-x Ｃx からなる領域はこのＳｉ1-x Ｃx からなる領域
が形成されている前記拡散層領域の前記電極近傍下にお
いては深く形成され、前記チャネル領域の近くで浅くな
るように形成されていることを特徴とする。
【００１５】また本発明による半導体装置の第９の態様
は第６の態様の半導体装置において、前記ＭＩＳＦＥＴ
は埋め込みチャネル型のＭＩＳＦＥＴであって、前記Ｓ
ｉ1-x Ｃx からなる領域は前記埋め込みチャネルに接続
するように構成されていることを特徴とする。
【００１６】また本発明による半導体装置の第１０の態
様は第６乃至第８のいずれかの態様の半導体装置におい
て、前記Ｓｉ1-x Ｃx からなる領域は前記ソース領域に
設けられ、前記Ｓｉ1-x Ｃx からなる領域と前記半導体
領域との間に形成されるヘテロ接合面は前記ソース領域
と前記チャネル領域の境界を含む近傍領域に形成されて
いることを特徴とする。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
【００１８】本発明による半導体装置の第１の実施の形
態の構成を図１に示す。この第１の実施の形態の半導体
装置は、ｎチャネルＭＯＳＦＥＴであって、図１（ａ）
に上記ＭＯＳＦＥＴの断面図を示し、図１（ｂ）に上記
ＭＯＳＦＥＴの基板表面近傍のエネルギーバンド図を示
す。この実施の形態のＭＯＳＦＥＴは、ｐ型シリコン基
板上に厚さが例えば５ｎｍの絶縁膜４が形成され、この
ゲート絶縁膜４上に例えば厚さが２００ｎｍのポリシリ
コンからなるゲート電極６が形成されている。また上記
半導体基板２のソースおよびドレイン領域の表面近傍に
Ｓｉ1-x Ｃx （例えばｘ＝４／７）からなる混晶層８
ａ，８ｂが形成され、これらの混晶層８ａ，８ｂよりも
深く基板内に、ソース領域およびドレイン領域となるｎ
+ 拡散層１０ａ，１０ｂが形成されている。なお、ｎ+
拡散層１０ａ，１０ｂの深さは、混晶層８ａ，８ｂの深
さと同じか、またはそれよりも浅くても良い。そしてソ
ース側のｎ+ 拡散層８ａとチャネルとの境界（ｐｎ接合
面）がＳｉ1-x Ｃx 層８ａとシリコン基板とのヘテロ接
合面と一致するように形成されている。
【００１９】なお、この実施の形態のＭＯＳＦＥＴにお
いてはドレインのｎ+ 拡散層８ｂとチャネルとの境界も
Ｓｉ1-x Ｃx 層８ｂとシリコン基板とのヘテロ接合面と
一致するように形成されている。このように対称構造と
することによりソースとドレインを逆にして使用するこ
とができる。
【００２０】なお、この実施の形態のＭＯＳＦＥＴは図
２に示す工程に従って製造される。まず図２（ａ）に示
すようにｐ型シリコン基板２上に厚さ５ｎｍの絶縁膜お
よびポリシリコン膜を順次形成し、パターニングするこ
とによってゲート絶縁膜４およびゲート電極６を形成す
る。続いてゲート電極６をマスクにして基板温度がほぼ
９５０℃の状態で炭素をソース・ドレイン形成予定領域
にドーズ量０．８×１０18ｃｍ-2でイオン注入する。こ
の高温でのイオン注入は基板中の結晶の破壊を防止する
のに役立つ。その後１４００℃で９０分間アニールする
ことにより結晶化し、基板表面にＳｉ1-x Ｃx （ｘ＝４
／７）の混晶層８ａ，８ｂを形成する（図２（ｂ）参
照）。
【００２１】次いで基板の温度を７００℃に設定し、ゲ
ート電極６をマスクにして窒素（Ｎ）を２．３×１０15
ｃｍ-2のドーズ量でイオン注入し、アニールすることに
よって濃度が１×１０21ｃｍ-3のｎ+ 拡散層１０ａ，１
０ｂを形成する。
【００２２】一般にＳｉ1-x Ｃx 層８ａ，８ｂの電子親
和力（真空レベルとコンダクションバンドレベルのエネ
ルギー差）が基板２を構成するシリコンの電子親和力よ
りも小さいため、本実施の形態のＭＯＳＦＥＴの基板表
面近傍のエネルギバンド図は図１（ｂ）に示すようにな
る。すなわちソース領域表面（Ｓｉ1-x Ｃx 層）におけ
る、真空レベルとコンダクションバンドとのエネルギー
差ΔＥ1 はチャネル（シリコン基板）における真空レベ
ルとコンダクションバンドとのエネルギー差ΔＥ2 より
も小さくなる。なお、ドレイン側も同様である。
【００２３】そして、ΔＥ2 とΔＥ1 との差（＝ΔＥ2
−ΔＥ1 ）すなわち本実施の形態のＭＯＳＦＥＴのヘテ
ロ接合面におけるキャリアのエネルギー段差が、図３に
示す、基板２を構成するシリコンのｋ空間（運動量空
間）でのコンダクションバンドの一番電子エネルギーの
低い極小点（Ｘ点）と二番目に低い極小点（Ｌ点）との
差ΔＥc （＝１Ｖ）より小さいように構成されている。
【００２４】このように本実施の形態のＭＯＳＦＥＴに
おいては、ソースとチャネル間のヘテロ接合にキャリア
のエネルギー差（＝ΔＥ2 −ΔＥ1 ）があるため、ソー
ス・チャネル間の高電界領域でキャリアの非定常輸送現
像が生じ、これによりキャリアが速度オーバーシュート
し、高速動作を行うことができる。なお、エネルギー差
が大きければ大きいほど非定常現像がより顕著となって
より高速動作を行うことができる。
【００２５】また、上記キャリアのエネルギー差（＝Δ
Ｅ2 −ΔＥ1 ）は半導体基板のｋ空間におけるキャリア
エネルギーが最も低い極小点Ｘと二番目に低い極小点Ｌ
との間のエネルギー差ΔＥc よりも小さいため、バンド
バレー間遷移によるキャリア速度の減退と実効質量の増
大による移動度の劣化を防止することができる。
【００２６】なお上記実施の形態においては、ｎチャネ
ルＭＯＳＦＥＴについて説明したが、ｐチャネルＭＯＳ
ＦＥＴの場合も同様にして高速動作を行うことができ
る。このｐチャネルＭＯＳＦＥＴの場合は、ソースとチ
ャネルの境界に、ソース側のほうがチャネル側よりも、
真空レベルから見たバレンスバンドの最大エネルギーが
小さい半導体から成るヘテロ接合を有している必要があ
る。またソース・ドレイン領域１０ａ，１０ｂの形成に
は窒素の代わりにアルミニウムが用いられる。
【００２７】また上記実施の形態においてはヘテロ接合
はＳｉ1-x Ｃx 層とシリコンとの組合せであったが、電
子親和力が基板の電子親和力よりも小さい半導体をソー
ス・ドレイン領域の半導体基板表面に形成しても同様の
効果を得ることができる。
【００２８】また、逆に電子親和力がソース・ドレイン
領域を構成する材料の電子親和力よりも大きい半導体を
チャネル領域に用いても同様の効果を得ることが可能で
ある。例えばＳｉ1-x Ｇｅx 層をチャネル領域に形成す
ることができる。
【００２９】次に本発明による半導体装置の第２の実施
の形態の構成を図４に示す。この実施の形態の半導体装
置はｎチャネルＭＯＳＦＥＴであって、図４（ａ）に上
記ＭＯＳＦＥＴの断面図を示し、図４（ｂ）に上記ＭＯ
ＳＦＥＴの基板表面近傍のエネルギーバンド図を示す。
この実施の形態のＭＯＳＦＥＴは、図１に示す第１の実
施の形態の半導体装置において、ドレイン側のＳｉ1-x
Ｃx 層８ｂをゲート電極６から離して形成したものであ
る。これは、図５に示す本実施の形態の製造工程におい
て、炭素のイオン注入を基板２に対して垂直ではないあ
る角度をもって行う（図５（ｂ）参照）ことによって実
現できる。
【００３０】この実施の形態のＭＯＳＦＥＴにおいて
は、ドレイン側のＳｉ1-x Ｃx 層８ｂがドレイン領域１
０ｂ内のゲート電極６から離れた位置に形成されるた
め、基板表面のエネルギーバンド図は図４（ｂ）に示す
ようになる。すなわち、コンダクションバンドはＳｉ
1-x Ｃx 層８ｂと基板２とのヘテロ接合面に、先鋭なピ
ーク形状を有する。このためキャリアはトンネル効果に
よりほとんど運動エネルギーを減小させることなく、上
記接合面を通過することが可能となり、第１の実施の形
態のＭＯＳＦＥＴに比べてより高速な動作が実現でき
る。
【００３１】なお、上記第１乃至第２の実施の形態のｎ
チャネルＭＯＳＦＥＴのｎ+ 拡散層１０ａ，１０ｂの形
成に窒素（Ｎ）を用いたが、Ａｓ等のドナーとなる元素
を用いても良い。Ｎを用いたほうがＳｉ1-x Ｃx 層８
ａ，８ｂの活性化率が高くなる。
【００３２】また上記第１乃至第２の実施の形態のＭＯ
ＳＦＥＴにおいては、ソース側ではＳｉ1-x Ｃx 層８ａ
と基板２とのヘテロ接合面はソース領域１０ａとチャネ
ルとのｐｎ接合面に一致していたが、図６に示すように
上記ヘテロ接合面はソース側に入り込んでも良いし、ま
たチャネル領域内部に入り込んでも良く、いずれにして
も同様の効果を奏することができる。
【００３３】また上記ヘテロ接合面はソース側に設けて
いればドレイン側に設けなくても高速動作を実現するこ
とができる。
【００３４】また上記実施の形態ではバルク構造につい
て述べたが、ＳＯＩ(Silicon on insulator)構造にも適
用できる。
【００３５】次に本発明による半導体装置の第３の実施
の形態を図７を参照して説明する。この第３の実施の形
態の半導体装置は、ＳＯＩ構造のｎチャネルＭＯＳＦＥ
Ｔであって、図７にその製造工程断面を示す。
【００３６】一般に、ＳＯＩ構造の従来のｎチャネルＭ
ＯＳＦＥＴは図９に示すように、基板２１上に埋め込み
酸化膜２２が形成され、この酸化膜２２上にｐ型の、シ
リコン基板２３が形成され、このシリコン基板２３内に
ソース，ドレインとなるｎ+拡散層３０ａ，３０ｂが形
成され、上記シリコン基板２３上にゲート酸化膜２４が
形成され、このゲート酸化膜２４上にゲート電極２６が
形成された構造となっている。
【００３７】このような従来構造のＳＯＩ−ＭＯＳＦＥ
Ｔにおいてはシリコン基板２３が完全に空乏化するた
め、移動度が向上し、またソース，ドレインとなる浅い
ｎ+ 層３０ａ，３０ｂのため短チャネル効果の抑制が顕
著であるという長所がある。しかし、上述のＳＯＩ構造
のｎチャネルＭＯＳＦＥＴにおいては、シリコン基板２
３の浮遊効果のためドレイン端でのインパクトイオン化
によって発生した正孔が、シリコン基板２３とシリコン
酸化膜２２との界面のソース側のｐ−ｎ接合のエネルギ
ー障壁付近に溜まりやすく、ソース３０ａ、シリコン基
板２３、ドレイン３０ｂを各々エミッタ、ベース、コレ
クタとする寄生バイポーラトランジスタが上述の溜まっ
た正孔によって動作することにより、ドレイン耐圧が劣
化するという問題がある。
【００３８】この問題は第３の態様のＳＯＩ構造のＭＯ
ＳＦＥＴによって解決することができる。
【００３９】以下これについて説明する。
【００４０】まず、図７（ａ）に示すように基板２１上
に埋め込み酸化膜２２を形成し、この酸化膜２２上にｐ
型のシリコン層２３を形成した後、表面を熱酸化するこ
とによって例えば厚さが５ｎｍの酸化膜２４を形成す
る。続いて図７（ｂ）に示すように酸化膜２４上に多結
晶シリコン膜を堆積しパターニングすることによってゲ
ート電極２６を形成する。そしてこのゲート電極２６を
マスクにして窒素イオンを注入することによってソース
・ドレインとなるｎ+ 層２８ａ，２８ｂを形成する。そ
の後図７（ｃ）に示すようにゲート電極２６をマスクに
して炭素イオンをある傾斜角をもってイオン注入し、ア
ニールすることによってＳｉ1-x Ｃx 層３０ａ，３０ｂ
を形成する。このときドレイン側のＳｉ1-x Ｃx 層３０
ｂはチャネル側に入り込んでおり、ソース側のＳｉ1-x
Ｃx 層３０ａはソース領域２８ａに入り込んでいる。
【００４１】なお、Ｅｇをバンドギャップ、ｋをボルツ
マン定数、Ｔｅを電子温度とすると、インパクトイオン
化率はｅｘｐ（−３Ｅｇ／（２ｋＴｅ））で表わされる
ため、上述のようにドレインとなるｎ+ 層２８ｂに炭素
をイオン注入することによってバンドギャップＥg が大
きくなる領域がチャネル領域に入り込みかつドレイン端
でキャリアの運動エネルギーが緩和されるため、ドレイ
ン付近でのインパクトイオン化率、及びバンド間トンネ
ル電流の低減化が実現できる。
【００４２】なお、ソース側にもＳｉ1-x Ｃx 層が形成
されることにより第１および第２の実施の形態の場合と
同様に高速動作を実現することができる。
【００４３】また、上記実施の形態ではイオン注入によ
りＳｉ1-x Ｃx 層を形成したが、グラファイトを固体ソ
ース、ＳｉＨ4 をソースとしてＭＢＥ（Molecular Beam
Epitaxy）法により４５０℃の温度で選択エピタキシャ
ル成長させることによっても同様に形成できる。
【００４４】本発明による半導体装置の第４の実施の形
態を説明する前に、シリコン基板上に形成されたＳｉ
1-x Ｃx 層に金属コンタクトを設ける場合の問題点を説
明する。
【００４５】一般に半導体基板上に金属コンタクトを設
けた場合のコンタクト抵抗Ｒｃは、 Ｒｃ＝α・ｅｘｐ（φbn／Ｎｄ1/2 ） …… （１） と表わされる。ここでＮｄは拡散層の不純物濃度であ
り、φbnはφm を金属の仕事関係、χを半導体基板の電
子親和力とすると、 φbn＝φm −χ …… （２） と表わされる。
【００４６】そして、第１乃至第３の実施の形態に用い
たＳｉ1-x Ｃx 層はシリコン基板に比べて電子親和力χ
が小さいため、Ｓｉ1-x Ｃx 層上に金属コンタクトを設
けた場合は上記（１），（２）式よりコンタクト抵抗Ｒ
ｃが増大し、高速動作ができないという問題が生じる。
【００４７】この問題は、本発明による半導体装置の第
４の実施の形態によって解決される。この第４の実施の
形態の半導体装置の構成を図１０に示す。この実施の形
態の半導体装置は第１の実施の形態の半導体装置と同様
に形成された表面チャネル型のＭＯＳＦＥＴであって、
ソース領域１０ａ及びドレイン領域１０ｂの表面近傍に
設けられたＳｉ1-x Ｃx 層８ａ，８ｂと、例えばＡｌ等
の金属からなるソース・ドレイン電極１５ａ，１５ｂと
の間に、ソース・ドレインと同じ導電型シリコンエピタ
キシャル層１２ａ，１２ｂを設けたものである。このシ
リコンエピタキシャル層１２ａ，１２ｂは層間絶縁膜１
１に設けられたソース・ドレイン１０ａ，１０ｂとの接
続孔内で、ＣＶＤ法を用いて選択エピタキシャル成長に
よって形成される。
【００４８】なお、シリコンエビタキシャル層１２ａ，
１２ｂと電極１５ａ，１５ｂとの間にはシリコンが、Ａ
ｌからなる電極１５ａ，１５ｂに拡散するのを防止する
ためのバリア膜１３が設けられている。
【００４９】この第４の実施の形態の半導体装置におい
ては、Ｓｉ1-x Ｃx 層８ａ，８ｂと、電極１５ａ，１５
ｂとの間にＳｉ1-x Ｃx よりも電子親和力の大きいシリ
コンからなる半導体層１２ａ，１２ｂが設けられている
ため、電極１５ａ，１５ｂの界面近傍にはＣがほとんど
存在せず、コンタクト抵抗を低くすることが可能とな
り、更に高速動作を行わせることができる。
【００５０】次に本発明による半導体装置の第５の実施
の形態の構成を図１１に示す。この実施の形態の半導体
装置は、表面チャネル型のＭＯＳＦＥＴであって、ソー
ス領域１０ａ及びドレイン領域１０ｂにはＳｉ1-x Ｃx
層８ａ，８ｂが設けられている。そして、このＳｉ1-x
Ｃx 層８ａ，８ｂはチャネル付近では浅くてソース・ド
レイン電極１５ａ，１５ｂの付近では深くなるように形
成されている。なお、ゲート電極６上及びソース・ドレ
イン領域１０ａ，１０ｂ上にはシリサイド膜１４1 ，１
４2 が設けられ、このシリサイド膜１４1 を介して電極
１５ａ，１５ｂが設けられている。
【００５１】このように構成することにより、ソース・
ドレイン電極１５ａ，１５ｂ又はシリサイド層１４と、
ソース・ドレイン領域１０ａ，１０ｂとの界面のＳｉ
1-x Ｃx の濃度、すなわちＣの濃度を低くする（例えば
１×１０21ｃｍ-3以下にする）ことが可能となり、上記
界面の半導体層（ソース・ドレイン領域）の電子親和力
χはシリコンとほぼ同一となる。これによりコンタクト
抵抗を低減することが可能となり、高速動作を行なわせ
ることができる。
【００５２】またこの第５の実施の形態の半導体装置に
おいてはゲート電極６上に低抵抗のシリサイド膜１４2
が設けられているため、ゲート抵抗を低減させることが
可能となり、更に高速動作を行わせることができる。
【００５３】次に、上記第５の実施の形態の半導体装置
の製法を図１２を参照して説明する。まず、図１２
（ａ）に示すように、シリコン基板２上にゲート絶縁膜
４、多結晶シリコン膜６からなるゲート電極を形成した
後、このゲート電極をマスクにしてイオン注入すること
によりソース領域１０ａ及びドレイン電極１０ｂを形成
する。続いてゲート電極の側部に例えば窒化膜からなる
側壁７を形成し、この側壁７をマスクにしてＣをドーズ
量１×１０16ｃｍ-2、加速電圧１０ｋｅＶの条件で深く
イオン注入し、ソース領域１０ａ及びドレイン領域１０
ｂの内部にＳｉ1-xＣx 層８ａ1 ，８ｂ1 を形成する
（図１２（ａ）参照）。
【００５４】次に全面に例えばＴｉ等の高融点金属膜を
堆積し、所定の条件で熱処理することによりソース及び
ドレイン領域１０ａ，１０ｂとゲート電極６上にシリサ
イド膜１４1 ，１４2 を膜厚４０ｎｍで形成する（図１
２（ｂ）参照）。
【００５５】次に上記側壁７を除去した後、Ｃをドーズ
量１×１０16ｃｍ-2、加速電圧６０ｋｅＶの条件で浅く
注入し、ソース及びドレイン領域１０ａ，１０ｂのチャ
ネル近傍に浅いＳｉ1-x Ｃx 層８ａ2 ，８ｂ2 を各々形
成する（図１２（ｃ）参照）。
【００５６】続いて層間絶縁膜１１を堆積した後、接続
孔を開口し、例えばＡｌからなる金属膜を埋め込み、パ
ターニングすることによりソース及びドレイン電極１５
ａ，１５ｂを形成し、半導体装置を完成する。
【００５７】次に本発明による半導体装置の第６の実施
の形態の構成を図１３に示す。この実施の形態の半導体
装置は、埋め込みチャネル型のＭＯＳＦＥＴであって、
シリコン基板２内に形成された埋め込みチャネルとなる
不純物層９に接続するようにＳｉ1-x Ｃx 層８ａ，８ｂ
がソース・ドレイン領域１０ａ，１０ｂの深いところに
設けられている。そしてこのＳｉ1-x Ｃx 層８ａ，８ｂ
はチャネル領域よりもエネルギーギャップが大きくなる
ような炭素濃度を有している。このため、第１の実施の
形態の半導体装置と同様、高速動作を行わせることがで
きる。
【００５８】また、Ｓｉ1-x Ｃx 層８ａ，８ｂはソース
領域１０ａ及びドレイン領域１０ｂの深いところに形成
されているため、ソース電極１５ａ及びドレイン電極１
５ｂとソース領域１０ａ及びドレイン領域１０ｂとの界
面はＳｉ1-x Ｃx 、すなわちＣの濃度を低くすることが
可能となり、コンタクト抵抗を小さくすることができ、
より高速に動作させることができる。
【００５９】次に本発明による半導体装置の第７の実施
の形態の構成を図１４に示す。この第７の実施の形態の
半導体装置はＣＭＯＳ構成のＦＥＴである。半導体基板
２にｐウエル３1 及びｎウエル３2 が形成され、これら
のウエル３1 ，３2 は素子分離絶縁膜５０によって絶縁
分離されている。そしてｐウエル３1 上にはゲート絶縁
膜４1 を介してゲート電極６1 が形成され、またｎウエ
ル３2 上にはゲート絶縁膜４2 を介してゲート電極６2
が形成されている。また、ｐウエル３1 にはゲート電極
６1 をマスクにしてｎ型のソース領域１０ａ1 及びドレ
イン領域１０ｂ1 が形成され、ｎウエル３2 上にはゲー
ト電極６2 をマスクにしてｐ型のソース領域１０ａ2 及
びドレイン領域１０ｂ2 が形成されている。
【００６０】更にＮチャネルトランジスタのソース領域
１０ａ1 及びドレイン領域１０ｂ1には、チャネル領域
よりもエネルギーギャップが大きくなるような炭素濃度
を有するＳｉ1-x Ｃx 層８ａ1 ，８ｂ2 が設けられてい
る。
【００６１】このため、ｎチャネルトランジスタ及びｐ
チャネルトランジスタは、第１の実施の形態の半導体装
置と同様に高速動作を行わせることができる。
【００６２】
【発明の効果】以上述べたように本発明によれば、微細
化しても高速動作を実現することができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１の実施の形態の
構成を示す構成図。
【図２】第１の実施の形態の半導体装置の製造工程断面
図。
【図３】シリコン基板のコンタクションバンドのｋ空間
における特性を示すグラフ。
【図４】本発明による半導体装置の第２の実施の形態の
構成を示す構成図。
【図５】第２の実施の形態の半導体装置の製造工程断面
図。
【図６】第１および第２の実施の形態の変形例を示す断
面図。
【図７】本発明の第３の実施の形態の半導体装置の製造
工程断面図。
【図８】従来のプレナ構造のＭＯＳＦＥＴの構成図。
【図９】従来のＳＯＩ構造のＭＯＳＦＥＴの構成断面
図。
【図１０】本発明による半導体装置の第４の実施の形態
の構成を示す断面図。
【図１１】本発明による半導体装置の第５の実施の形態
の構成を示す断面図。
【図１２】第５の実施の形態の半導体装置の製造工程断
面図。
【図１３】本発明による半導体装置の第６の実施の形態
の構成を示す断面図。
【図１４】本発明による半導体装置の第７の実施の形態
の構成を示す断面図。
【符号の説明】
２ シリコン基板 ４ ゲート絶縁膜 ６ ゲート電極 ８ａ，８ｂ Ｓｉ1-x Ｃx 層 １０ａ，１０ｂ ｎ+ 拡散層 ２１ 基板 ２２ 埋め込み酸化膜 ２３ ｐ型シリコン基板 ２４ ゲート酸化膜 ２６ ゲート電極 ２８ａ，２８ｂ ｎ+ 拡散層 ３０ａ，３０ｂ Ｓｉ1-x Ｃx 層 １１ 層間絶縁膜 １２ａ，１２ｂ シリコンエピタキシャル層 １３ シリサイド層 １５ａ ソース電極 １５ｂ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大 内 和 也 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】表面に半導体領域を有するシリコン基板の
    前記半導体領域にソース領域およびドレイン領域が形成
    されるとともに前記ソース領域とドレイン領域との間の
    前記半導体領域にチャネル領域が形成され、このチャネ
    ル領域上にゲート電極が形成されるＭＩＳＦＥＴを有す
    る半導体装置であって、 前記チャネル領域よりもエネルギーギャップが大きくな
    るような炭素濃度を有するＳｉ1-x Ｃx からなる領域が
    前記ソース領域に設けられ、前記Ｓｉ1-x Ｃxからなる
    領域と前記半導体領域との間に形成されるヘテロ接合面
    は、前記ソース領域と前記チャネル領域の境界を含む近
    傍領域に形成されていることを特徴とする半導体装置。
  2. 【請求項２】前記ヘテロ接合面は前記ソース領域と前記
    ＭＩＳＦＥＴのチャネル領域とのｐｎ接合面と一致して
    いるか、または前記チャネル領域に存在していることを
    特徴とする請求項１記載の半導体装置。
  3. 【請求項３】前記ヘテロ接合面におけるキャリアのエネ
    ルギー段差は、前記半導体領域を構成する材料のｋ空間
    において、前記ＭＩＳＦＥＴがｎ型である場合はコンダ
    クションバンドのエネルギーの一番低い極小点と二番目
    に低い極小点とのエネルギー差の絶対値、前記ＭＩＳＦ
    ＥＴがｐ型である場合はバレンスバンドのエネルギーの
    一番高い極大点と二番目に高い極大点とのエネルギー差
    の絶対値よりそれぞれ小さいことを特徴とする請求項１
    または２記載の半導体装置。
  4. 【請求項４】前記ＭＩＳＦＥＴはバルク構造のＭＩＳＦ
    ＥＴであって、前記チャネル領域よりもエネルギーギャ
    ップが大きくなるような炭素濃度を有するＳｉ1-x Ｃx
    からなる領域が前記ドレイン領域に設けられ、この材料
    からなる領域と前記半導体領域との間に形成されるヘテ
    ロ接合面が前記ドレイン領域内にも形成されていること
    を特徴とする請求項１乃至３のいずれかに記載の半導体
    装置。
  5. 【請求項５】表面に半導体領域を有するＳＯＩ基板の前
    記半導体領域にソース領域およびドレイン領域が形成さ
    れるとともに前記ソース領域とドレイン領域との間の前
    記半導体領域にチャネル領域が形成され、このチャネル
    領域上にゲート電極が形成されるＭＩＳＦＥＴを有する
    半導体装置であって、 前記チャネル領域よりもエネルギーギャップが大きくな
    るような炭素濃度を有するＳｉ1-x Ｃx からなる領域が
    前記ドレイン領域に設けられ、前記ドレイン領域に設け
    られた前記Ｓｉ1-x Ｃx からなる領域と前記半導体領域
    との間に形成されるヘテロ接合面は前記チャネル領域の
    前記ドレイン領域側に存在していることを特徴とする半
    導体装置。
  6. 【請求項６】シリコン基板上にゲート絶縁膜を形成する
    工程と、このゲート絶縁膜上にゲート電極を形成する工
    程と、このゲート電極をマスクとして炭素イオンをイオ
    ン注入することによりＳｉ1-x Ｃx 層を形成する工程
    と、ソース・ドレイン領域を形成する工程と、を備えて
    いることを特徴とする半導体装置の製造方法。
  7. 【請求項７】表面に半導体領域を有するシリコン基板の
    前記半導体領域にソース領域およびドレイン領域が形成
    されるとともに前記ソース領域とドレイン領域との間の
    前記半導体領域にチャネル領域が形成され、このチャネ
    ル領域上にゲート電極が形成されるＭＩＳＦＥＴを有す
    る半導体装置であって、 前記チャネル領域よりもエネルギーギャップが大きくな
    るような炭素濃度を有するＳｉ1-x Ｃx からなる領域が
    前記ソース領域およびドレイン領域の少なくとも一方の
    拡散層領域に設けられ、この拡散層領域上に金属からな
    る電極が形成され、 前記Ｓｉ1-x Ｃx からなる領域が設けられた拡散層領域
    とこの拡散層領域上に設けられた電極との界面から前記
    基板の深さ方向への炭素原子の濃度分布が前記基板内で
    最大となるように構成されていることを特徴とする半導
    体装置。
  8. 【請求項８】前記ＭＩＳＦＥＴは表面チャネル型のＭＩ
    ＳＦＥＴであって、前記Ｓｉ1-x Ｃx からなる領域はこ
    のＳｉ1-x Ｃx からなる領域が設けられた前記拡散層領
    域の表面近傍に設けられ、前記拡散層領域とこの拡散層
    領域上に設けられた電極との間には前記拡散層領域と同
    じ導電型のシリコンからなる半導体層が設けられている
    ことを特徴とする請求項７記載の半導体装置。
  9. 【請求項９】前記ＭＩＳＦＥＴは表面チャネル型のＭＩ
    ＳＦＥＴであって、前記Ｓｉ1-x Ｃx からなる領域はこ
    のＳｉ1-x Ｃx からなる領域が形成されている前記拡散
    層領域の前記電極近傍下においては深く形成され、前記
    チャネル領域の近くで浅くなるように形成されているこ
    とを特徴とする請求項７記載の半導体装置。
  10. 【請求項１０】前記ＭＩＳＦＥＴは埋め込みチャネル型
    のＭＩＳＦＥＴであって、前記Ｓｉ1-x Ｃx からなる領
    域は前記埋め込みチャネルに接続するように構成されて
    いることを特徴とする請求項７記載の半導体操置。
  11. 【請求項１１】前記Ｓｉ1-x Ｃx からなる領域は前記ソ
    ース領域に設けられ、前記Ｓｉ1-x Ｃx からなる領域と
    前記半導体領域との間に形成されるヘテロ接合面は前記
    ソース領域と前記チャネル領域の境界を含む近傍領域に
    形成されていることを特徴とする請求項７乃至９のいず
    れかに記載の半導体装置。
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