JP2007531258A - 適切なソース、ドレイン及びチャネル材料を有する電界効果トランジスタとそれを有する集積回路 - Google Patents

適切なソース、ドレイン及びチャネル材料を有する電界効果トランジスタとそれを有する集積回路 Download PDF

Info

Publication number
JP2007531258A
JP2007531258A JP2007504451A JP2007504451A JP2007531258A JP 2007531258 A JP2007531258 A JP 2007531258A JP 2007504451 A JP2007504451 A JP 2007504451A JP 2007504451 A JP2007504451 A JP 2007504451A JP 2007531258 A JP2007531258 A JP 2007531258A
Authority
JP
Japan
Prior art keywords
drain
source
channel
transistor
electron affinity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007504451A
Other languages
English (en)
Inventor
シモン、ドレオニブ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of JP2007531258A publication Critical patent/JP2007531258A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

ノーマリーオンのトランジスタはソース（１０）、ドレイン（１１）及びチャネル（７）を備える。ソース、ドレイン及びチャネル材料は、ＮＭＯＳ型トランジスタではドレイン材料の電子親和力Ｘｄがチャネル材料の電子親和力Ｘｃより低く、ソース材料の電子親和力Ｘｓがチャネル材料の電子親和力Ｘｃより高くなるように（Ｘｄ＜Ｘｃ＜Ｘｓ）選択される。さらに、ＰＭＯＳ型トランジスタではドレイン材料の価電子帯の上限Ｅｄがチャネル材料の価電子帯の上限Ｅｃより高く、ソース材料の価電子帯の上限Ｅｓがチャネル材料の価電子帯の上限Ｅｃより低くなるように（Ｅｓ＜Ｅｃ＜Ｅｄ）材料が選択される。

Description

発明の詳細な説明
［発明の背景］
本発明はソース、ドレイン及びチャネルを有する電界効果トランジスタ、特に、ＮＭＯＳ型トランジスタではドレイン材料の電子親和力Ｘｄがチャネル材料の電子親和力Ｘｃより小さくなるように選択され、ＰＭＯＳ型トランジスタではドレイン材料の価電子帯の上限Ｅｄがチャネル材料の価電子帯の上限Ｅｃよりも高くなるように選択されたソース、ドレイン及びチャネル材料により形成されるものに関する。
［従来の技術］
従来、薄膜上に形成された電界効果トランジスタは、ゲート電極により制御されるチャネルにより接続されたソース及びドレインを有する。電荷キャリアは一方ではチャネル通過の際に拡散により減速され、他方ソースとチャネルの間ではトランジスタの切替速度を制限する。典型的には、この問題を解決するために、ソース及びドレイン領域は強くドープされ、ソース及びドレイン材料においてドーパントの強力な活性化が必要となる。もしこれらの材料が半導体であれば、ドーパントの活性は材料内のドーパントの制限された化学的溶解度により制限される。
シリコンチャネルとゲルマニウムのソース及び／又はドレインの使用がよく知られている。例えば文献ＪＰ６３１２２１７７にはゲルマニウムのチャネルと、それぞれＮ型ドープ又はＰ型ドープのゲルマニウム層及びシリコン層を有するソース及びドレイン電極を備えるＭＯＳトランジスタが記載されている。チャネルはＮ型又はＰ型にできる。この文献はＣＭＯＳ回路内でのそのトランジスタの使用を提案している。
文献ＪＰ６３０１３３７９にはシリコンチャネルとそれぞれシリコンに堆積されたＮ型ドープのゲルマニウム層により形成されるソース及びドレイン電極を備えるトランジスタが記載されている。
文献ＵＳ２００４／００１４２７６にはそれぞれシリコンのチャネルとゲルマニウムのソース及びドレインを有するＮＭＯＳ及びＰＭＯＳトランジスタが記載されている。
Lindert et al.による論文“Quasis-Planar FinFETs with Selectively Grown Germanium Raised Source/Drain”にはソースとドレインの間にフィンを有する電界効果トランジスタが記載されている。フィンがチャネルを形成する。チャネルはシリコンにより作られ、ソース又はドレインはゲルマニウムで作ることができる。
［発明の目的］
本発明の目的は、これらの欠点を改善し、特により高速の動作を可能にするトランジスタをつくることである。
本発明によれば、この目的は添付の請求の範囲により達成され、特に、トランジスタはＮＭＯＳトランジスタのソース材料の電子親和力Ｘｓが前記ＮＭＯＳトランジスタのチャネル材料の電子親和力Ｘｃより高く、ＰＭＯＳトランジスタのソース材料の価電子帯の上限Ｅｓが前記ＰＭＯＳトランジスタのチャネル材料の価電子帯の上限Ｅｃより低いノーマリーオン型であるという事実により達成される。
本発明のさらなる目的は本発明によるＰＭＯＳ型及びＮＭＯＳ型の電界効果トランジスタを有する集積回路を提供することである。
他の利点及び特徴は、非制限的な例としてのみ与えられる、本発明の実施形態によるトランジスタの製造方法を示す添付の図面、図１から図５に表される後述の本発明の特定の実施形態の説明からより明らかとなるであろう。
［特定の実施例の説明］
本発明によるトランジスタはそれぞれ所定の材料、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ダイヤモンド状炭素（ｄｉａｍｏｎｄ−ｌｉｋｅ Ｃ）、ガリウムヒ素（ＧａＡｓ）又はアンチモン化インジウム（ＩｎＳｂ）、で作られているチャネルを有する。
本発明によれば、ＮＭＯＳトランジスタのソース及びドレイン材料はそれらの電子親和力Ｘｓ及びＸｄに従って選択され、一方ＰＭＯＳトランジスタでは、ソース及びドレイン材料はそれらの価電子帯の上限Ｅｓ及びＥｄに従って選択される。
ＮＭＯＳトランジスタのドレイン材料はドレイン材料の電子親和力Ｘｄが前記ＮＭＯＳトランジスタのチャネル材料の電子親和力Ｘｃより低く（Ｘｄ＜Ｘｃ）なるように選択される。ＰＭＯＳトランジスタのドレイン材料は価電子帯の上限Ｅｄが前記ＰＭＯＳトランジスタのチャネル材料の価電子帯の上限Ｅｃよりも高く（Ｅｄ＞Ｅｃ）なるように選択される。
ＮＭＯＳ及びＰＭＯＳトランジスタはノーマリーオン型又はノーマリーオフ型にできる。（オン型及びオフ型）どちらの場合も、ドレイン材料は上記した法則に従ってＮＭＯＳ及びＰＭＯＳトランジスタそれぞれについて選択される。ソース材料にはチャネル材料とは違う材料が選択される。以下においては、ソース材料の選択はノーマリーオンのトランジスタに限定している。
ノーマリーオンのトランジスタでは、ＮＭＯＳトランジスタのソース材料は、ソース材料の電子親和力Ｘｓ（ｏｎ）が前記ＮＭＯＳトランジスタのチャネル材料の電子親和力Ｘｃ（ｏｎ）より高く（Ｘｓ（ｏｎ）＞Ｘｃ（ｏｎ））なるように選択される。ノーマリーオンのＰＭＯＳトランジスタのソース材料の価電子帯の上限Ｅｓ（ｏｎ）は前記ＰＭＯＳトランジスタのチャネル材料の価電子帯の上限Ｅｃ（ｏｎ）より低い（Ｅｓ（ｏｎ）＜Ｅｃ（ｏｎ））。
これらの法則はトランジスタにより良い性能を与えるためにチャネル材料と適合するようドレイン及びソース材料を選択させることができる。特に、チャネル材料と異なる適切なソース材料の選択により、チャネルにおける電荷キャリアの速度が、ソース材料がチャネル材料と同じ化学的性質であるが逆導電型に高ドープされている場合に得られる速度である参照流動速度よりも自動的に速くなる。さらに、ソースにおける電荷キャリアの速度はチャネルにおけるキャリアの速度よりも速い。ドレイン材料はチャネル材料と異なり、ソース材料はチャネル材料と異なる。ソースとドレインの材料も互いに異なる。
テーブル１は電界効果トランジスタ製造に用いることができる材料ごとの電子親和力Ｘ及び価電子帯の上限Ｅを、エレクトロンボルト単位で示す。
Figure 2007531258
ＮＭＯＳトランジスタでは、チャネルが例えばシリコン（電子親和力Ｘが−４．０５ｅＶ）で作られているとき、ドレインは例えばゲルマニウム（Ｘ＝−４．１３ｅＶ）、ガリウム（Ｘ＝−４．０７ｅＶ）又はアンチモン化インジウム（Ｘ＝−４．５９ｅＶ）で作ることができる。このようにすべての場合において、ドレイン材料の電子親和力Ｘｄがチャネル材料の電子親和力Ｘｃより低い（Ｘｄ＜Ｘｃ）。チャネルがシリコンで作られているノーマリーオンのトランジスタでは、ソースは例えばダイヤモンド状炭素（電子親和力Ｘが０ｅＶ）で作ることができる。従って、ソース材料の電子親和力Ｘｓ（ｏｎ）はチャネル材料の電子親和力Ｘｃ（ｏｎ）より高い。
テーブル２はノーマリーオンのＮＭＯＳトランジスタの与えられたチャネル材料に対するソース及びドレイン材料の異なる好ましい組み合わせを示す。
Figure 2007531258
ＰＭＯＳトランジスタでは、チャネルが例えばシリコン（価電子帯の上限Ｅが−５．１７ｅＶ）で作られているとき、ドレインは例えばゲルマニウム（Ｅ＝−４．７９ｅＶ）又はアンチモン化インジウム（Ｅ＝−４．７５ｅＶ）で作ることができる。このようにすべての場合において、ドレイン材料の価電子帯の上限Ｅｄはチャネル材料の価電子帯の上限（Ｅｃ）より高い（Ｅｄ＞Ｅｃ）。チャネルがシリコンで作られているノーマリーオンのトランジスタでは、ソースは条件Ｅｓ（ｏｎ）＜Ｅｃ（ｏｎ）を満たす例えばガリウムヒ素（Ｅ＝−５．４９ｅＶ）又はダイヤモンド状炭素（Ｅ＝−５．４７ｅＶ）で作ることができる。
テーブル３はノーマリーオンのＰＭＯＳトランジスタの与えられたチャネル材料に対するソース及びドレイン材料の異なる好ましい組み合わせを示す。
Figure 2007531258
本発明は上記した材料の組み合わせに限定されないが、電界効果トランジスタのチャネル、ソース又はドレインを形成しやすいあらゆる材料、ただし上記２つの条件を満たす、に適用される。ソース及びドレイン材料はドープしてもよく、またトランジスタの性能をさらに改良しなくてもよい。
本発明によるトランジスタの製造方法の特定の実施例では、図１に示されるように、チャネルを形成するよう設計された第１の膜１が基板２上に堆積される。基板は表面に例えば高誘電率の酸化物の膜やアルミナの薄い絶縁膜を有する。そして第１の膜１上にゲート絶縁膜３を堆積する。そして導電膜４がゲート絶縁膜３上に堆積される。図１に示されるように、導電膜４は、第１の導電膜４ａと、導電性でも非導電性でもよくエッチング時のマスクとして用いることができる第２の膜４ｂと、の重ね合わせで形成される。導電膜４ａは低圧力の化学気相堆積又はエピタキシにより堆積できる。エッチング工程はゲート電極５を形成するために導電膜４がマスク（図示せず）を用いて横方向に輪郭を描くことを可能にする。そしてゲート電極５の側面上への絶縁材料の堆積によりゲート電極５の側部絶縁体６を形成することができる。側部絶縁体６は、マスク（図示せず）によるエッチングの後に続く、ゲート電極５周囲の導電膜４の厚さに対応した厚さを有する膜の堆積により実現される。
図２には、ゲート電極５及び絶縁体６に覆われていない基板２の領域におけるゲート絶縁膜３のエッチングが示されている。このエッチングは塩化混合物及び熱陰極を用いて行うことができる。
図３に示されるように、第１の膜１のエッチングはチャネル７を横方向に輪郭が描ける。図３に示されるように、第１の膜１は異方性又は等方性のエッチング処理をすることができる。等方性エッチングにより第１の膜１の除去部８がゲート絶縁膜３の下に得られ、望ましくはゲート電極５の下まで伸びる凹部を作る。異方性エッチングは反応性イオンエッチングにより行うことができる。
図４はそれぞれソース及びドレインを形成するために設計されたソース材料９ａ及びドレイン材料９ｂの堆積、例えばチャネル７の各側部の基板２上へのエピタキシによる、を示す。
図５に示されるように、ゲート電極及び側部絶縁体６に覆われていない基板２上の領域のソース材料９ａ及びドレイン材料９ｂの異方性エッチングによりソース材料９ａ及びドレイン材料９ｂは横方向に輪郭形成され、ソース１０及びドレイン１１が形成される。特に半導体材料のエッチングによりサイズの小さいトランジスタが得られる。トランジスタの製造は、基板２上への金属１２の堆積、例えば化学的機械研磨による平坦化、及び金属１２のエッチングによるソース１０及びドレイン１１に接続されるコンタクト部の形成により完了する。
ソース１０及びドレイン１１が異なる材料で形成されたとき、トランジスタの製造方法は好ましくは、ドレイン１１が位置する場所の基板２上への第１のマスクの堆積及び基板２上へのソース材料９ａの堆積を含む。第１のマスクは例えばシリカ（ＳｉＯ２）で作られた無機物のマスクであり、化学気相成長により堆積される。ソース材料９ａの堆積はエピタキシにより行うことができる。そして第１のマスクを例えばフッ化水素酸（ＨＦ）により除去し、例えばシリカで作られた第２のマスクをソース材料９ａ上に堆積する。そして例えばエピタキシによりドレイン材料９ｂを堆積し、第２のマスクを除去する。材料９ａ及び９ｂは先に述べたように、それぞれソース１０及びドレイン１１を輪郭形成するように異方性エッチング処理される。このようにコンタクトが形成され、厚いシリカ膜で覆われたトランジスタが得られる。
特に、本発明は、好ましくは本発明によるＰＭＯＳ型の電界効果トランジスタ及びＮＭＯＳ型のトランジスタを有する集積回路の製造に適用できる。
本発明の実施形態によるトランジスタの製造方法を示す図である。 同実施形態によるトランジスタの製造方法を示す図である。 同実施形態によるトランジスタの製造方法を示す図である。 同実施形態によるトランジスタの製造方法を示す図である。 同実施形態によるトランジスタの製造方法を示す図である。

Claims (2)

  1. ＮＭＯＳ型トランジスタではドレイン材料の電子親和力（Ｘｄ）がチャネル材料の電子親和力（Ｘｃ）より低くなるように、ＰＭＯＳ型トランジスタではドレイン材料の価電子帯の上限（Ｅｄ）がチャネル材料の価電子帯の上限（Ｅｃ）より高くなるように選択されたソース、ドレイン及びチャネル材料によりそれぞれ形成されるソース、ドレイン及びチャネルを備え、ノーマリーオン型のトランジスタではＮＭＯＳトランジスタのソース材料の電子親和力（Ｘｓ）が前記ＮＭＯＳトランジスタのチャネル材料の電子親和力（Ｘｃ）より高く、ＰＭＯＳトランジスタのソース材料の価電子帯の上限（Ｅｓ）は前記ＰＭＯＳトランジスタのチャネル材料の価電子帯の上限（Ｅｃ）より低いことを特徴とする電界効果トランジスタ。
  2. 請求項１記載のＰＭＯＳ型及びＮＭＯＳ型の電界効果トランジスタを備えることを特徴とする集積回路。
JP2007504451A 2004-03-25 2005-03-25 適切なソース、ドレイン及びチャネル材料を有する電界効果トランジスタとそれを有する集積回路 Pending JP2007531258A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0403066A FR2868207B1 (fr) 2004-03-25 2004-03-25 Transistor a effet de champ a materiaux de source, de drain et de canal adaptes et circuit integre comportant un tel transistor
PCT/FR2005/000720 WO2005093812A1 (fr) 2004-03-25 2005-03-25 Transistor a materiaux de source, de drain et de canal adaptes et circuit integre comportant un tel transistor

Publications (1)

Publication Number Publication Date
JP2007531258A true JP2007531258A (ja) 2007-11-01

Family

ID=34944500

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007504451A Pending JP2007531258A (ja) 2004-03-25 2005-03-25 適切なソース、ドレイン及びチャネル材料を有する電界効果トランジスタとそれを有する集積回路

Country Status (5)

Country Link
US (1) US7566922B2 (ja)
EP (1) EP1728273B1 (ja)
JP (1) JP2007531258A (ja)
FR (1) FR2868207B1 (ja)
WO (1) WO2005093812A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008511171A (ja) * 2004-08-24 2008-04-10 フリースケール セミコンダクター インコーポレイテッド 異なる材料から成る構成素子を有する半導体トランジスタ及び形成方法
JP2011135049A (ja) * 2009-11-27 2011-07-07 Semiconductor Energy Lab Co Ltd 非線形素子、該非線形素子を有する表示装置および該表示装置を有する電子機器

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2267782A3 (en) 2009-06-24 2013-03-13 Imec Control of tunneling junction in a hetero tunnel field effect transistor
WO2011052437A1 (en) 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
US20120025195A1 (en) * 2010-07-28 2012-02-02 Massachusetts Institute Of Technology Confined Lateral Growth of Crystalline Material
CN103094338B (zh) * 2011-11-01 2015-09-09 中国科学院微电子研究所 半导体器件及其制造方法
US8816326B2 (en) 2011-11-01 2014-08-26 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device and manufacturing method thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053322A (ja) * 1990-10-31 1993-01-08 Canon Inc Ｍｉｓ型トランジスタ
JPH06267992A (ja) * 1993-03-11 1994-09-22 Hitachi Ltd 半導体装置およびその製造方法
JPH09139498A (ja) * 1995-09-14 1997-05-27 Toshiba Corp 半導体装置及びその製造方法
JP2000286420A (ja) * 1999-03-30 2000-10-13 Canon Inc 絶縁ゲート型トランジスタの製造方法および絶縁ゲート型トランジスタ
JP2001177109A (ja) * 1999-11-17 2001-06-29 Lucent Technol Inc 薄膜トランジスタ
JP2003142692A (ja) * 2001-11-06 2003-05-16 Seiko Epson Corp 有機半導体装置
JP2004055654A (ja) * 2002-07-17 2004-02-19 Pioneer Electronic Corp 有機半導体素子

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1073110B (de) * 1957-08-16 1960-01-14 General Electric Company, Schenectady, N Y (V St A) Verfahren zur Herstellung gleichrichtender oder ohmscher Anschlußkontakte an Siliziumkarbidkorpern
JPS61276265A (ja) * 1985-05-30 1986-12-06 Nec Corp 絶縁ゲ−ト型電界効果トランジスタ
JPS6313379A (ja) * 1986-07-04 1988-01-20 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JPS63122177A (ja) * 1986-11-11 1988-05-26 Nippon Telegr & Teleph Corp <Ntt> 半導体装置とその製造方法
JP2536523B2 (ja) * 1987-05-14 1996-09-18 日本電気株式会社 半導体装置の製造方法
JP2569058B2 (ja) * 1987-07-10 1997-01-08 株式会社日立製作所 半導体装置
JPH01112772A (ja) * 1987-10-27 1989-05-01 Fujitsu Ltd Ｍｉｓ型半導体装置
US5166084A (en) * 1991-09-03 1992-11-24 Motorola, Inc. Process for fabricating a silicon on insulator field effect transistor
US5986291A (en) * 1993-10-12 1999-11-16 La Corporation De L'ecole Polytechnique Field effect devices
US5602439A (en) * 1994-02-14 1997-02-11 The Regents Of The University Of California, Office Of Technology Transfer Diamond-graphite field emitters
US5801401A (en) * 1997-01-29 1998-09-01 Micron Technology, Inc. Flash memory with microcrystalline silicon carbide film floating gate
JPH1112772A (ja) * 1997-06-27 1999-01-19 Kawasaki Steel Corp 鋼板の連続酸洗設備
US6187641B1 (en) * 1997-12-05 2001-02-13 Texas Instruments Incorporated Lateral MOSFET having a barrier between the source/drain region and the channel region using a heterostructure raised source/drain region
EP0926739A1 (en) * 1997-12-24 1999-06-30 Texas Instruments Incorporated A structure of and method for forming a mis field effect transistor
US6509609B1 (en) * 2001-06-18 2003-01-21 Motorola, Inc. Grooved channel schottky MOSFET
JP3597831B2 (ja) * 2002-07-01 2004-12-08 株式会社東芝 電界効果トランジスタ及びその製造方法
US6812086B2 (en) * 2002-07-16 2004-11-02 Intel Corporation Method of making a semiconductor transistor
US7166897B2 (en) * 2004-08-24 2007-01-23 Freescale Semiconductor, Inc. Method and apparatus for performance enhancement in an asymmetrical semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053322A (ja) * 1990-10-31 1993-01-08 Canon Inc Ｍｉｓ型トランジスタ
JPH06267992A (ja) * 1993-03-11 1994-09-22 Hitachi Ltd 半導体装置およびその製造方法
JPH09139498A (ja) * 1995-09-14 1997-05-27 Toshiba Corp 半導体装置及びその製造方法
JP2000286420A (ja) * 1999-03-30 2000-10-13 Canon Inc 絶縁ゲート型トランジスタの製造方法および絶縁ゲート型トランジスタ
JP2001177109A (ja) * 1999-11-17 2001-06-29 Lucent Technol Inc 薄膜トランジスタ
JP2003142692A (ja) * 2001-11-06 2003-05-16 Seiko Epson Corp 有機半導体装置
JP2004055654A (ja) * 2002-07-17 2004-02-19 Pioneer Electronic Corp 有機半導体素子

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008511171A (ja) * 2004-08-24 2008-04-10 フリースケール セミコンダクター インコーポレイテッド 異なる材料から成る構成素子を有する半導体トランジスタ及び形成方法
JP4777987B2 (ja) * 2004-08-24 2011-09-21 フリースケール セミコンダクター インコーポレイテッド 異なる材料から成る構成素子を有する半導体トランジスタ及び形成方法
JP2011135049A (ja) * 2009-11-27 2011-07-07 Semiconductor Energy Lab Co Ltd 非線形素子、該非線形素子を有する表示装置および該表示装置を有する電子機器
US8390044B2 (en) 2009-11-27 2013-03-05 Semiconductor Energy Laboratory Co., Ltd. Non-linear element, display device including non-linear element, and electronic device including display device
JP2015097277A (ja) * 2009-11-27 2015-05-21 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
FR2868207B1 (fr) 2006-09-08
US7566922B2 (en) 2009-07-28
EP1728273A1 (fr) 2006-12-06
US20070187728A1 (en) 2007-08-16
EP1728273B1 (fr) 2013-04-03
WO2005093812A1 (fr) 2005-10-06
FR2868207A1 (fr) 2005-09-30

Similar Documents

Publication Publication Date Title
US10971406B2 (en) Method of forming source/drain regions of transistors
US9614058B2 (en) Methods of forming low defect replacement fins for a FinFET semiconductor device and the resulting devices
US9627476B2 (en) Fin structure of semiconductor device
US9070742B2 (en) FinFet integrated circuits with uniform fin height and methods for fabricating the same
US9299809B2 (en) Methods of forming fins for a FinFET device wherein the fins have a high germanium content
US6645797B1 (en) Method for forming fins in a FinFET device using sacrificial carbon layer
EP1488462B1 (en) Strained fin fets structure and method
US9530775B2 (en) Methods of forming different FinFET devices having different fin heights and an integrated circuit product containing such devices
US9153657B2 (en) Semiconductor devices comprising a fin
US8716156B1 (en) Methods of forming fins for a FinFET semiconductor device using a mandrel oxidation process
KR100817949B1 (ko) 반도체 디바이스, 반도체 디바이스 제조 방법 및 비평면 트랜지스터 제조 방법
US9337195B2 (en) Semiconductor devices and methods of manufacture thereof
US20170186748A1 (en) FinFET Device Having Flat-Top Epitaxial Features and Method of Making the Same
US20070102761A1 (en) Semiconductor device and method of fabricating the same
US9018739B2 (en) Semiconductor device and method of fabricating the same
JP2003163356A (ja) 二重ゲート・トランジスタおよびその製造方法
US11682588B2 (en) Epitaxial source/drain and methods of forming same
JP2007531258A (ja) 適切なソース、ドレイン及びチャネル材料を有する電界効果トランジスタとそれを有する集積回路
US20210249408A1 (en) Semiconductor device and method of forming the same
JP2006024940A (ja) 層配置および層配置の製造方法
US11769771B2 (en) FinFET device having flat-top epitaxial features and method of making the same
US11646238B2 (en) Dual crystal orientation for semiconductor devices
US20150228792A1 (en) Methods of forming a non-planar ultra-thin body semiconductor device and the resulting devices
CN105720090A (zh) 改进的晶体管沟道
TW202310064A (zh) 半導體裝置的製作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080325

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111116

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111118

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120424