CN102148255A - 具有隧穿介质层的栅控肖特基结场效应晶体管及形成方法 - Google Patents
具有隧穿介质层的栅控肖特基结场效应晶体管及形成方法 Download PDFInfo
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Abstract
本发明提出一种具有隧穿介质层的栅控肖特基结场效应晶体管,包括:衬底;形成在所述衬底之中的沟道区,所述沟道区为第一半导体材料;形成在所述衬底中且与所述沟道区的一端相邻的金属源区;形成在所述金属源区与所述沟道区之间的隧穿介质层,其中,所述金属源区-隧穿介质层-沟道区形成金属-介质-半导体隧穿结,并且该隧穿结具有整流特性;形成在所述衬底中且与所述沟道区的另一端相邻的漏区,其中,所述漏区为第二半导体材料;和形成在所述沟道区之上的栅堆叠。本发明提出的半导体结构的基本工作原理是由栅极电压的改变来实现肖特基结与隧道结之间的高速切换,因此具有更优的开关特性和高频特性。
Description
技术领域
本发明涉及半导体设计及制造技术领域,特别涉及一种具有隧穿介质层的栅控肖特基结场效应晶体管及形成方法。
背景技术
长期以来,为了获得更高的芯片密度、更快的工作速度以及更低的功耗,金属-氧化物-半导体场效应晶体管(MOSFET)的特征尺寸不断按比例缩小,当前已经进入到了超深亚微米和纳米尺度的范围。然而,随之而来的一个严重的挑战是出现了短沟道效应,例如亚阈值电压下跌(Vt roll-off)、漏极引起势垒降低(DIBL)、源漏穿通(punch through)等效应,使得MOSFET器件的亚阈值斜率变差、关态泄漏电流显著增大等现象,从而导致性能发生恶化。
TFET(Tunneling Field Effect Transistor,隧穿场效应晶体管)是一种基于载流子的隧道穿透效应的量子力学器件,相对于传统的MOS晶体管而言,它具有较弱的短沟道效应和更小的泄漏电流。TFET晶体管的结构是基于金属-氧化物-半导体栅控的p-i-n二极管,如图1所示给出了一个典型的n型沟道TFET。具体地,n型沟道TFET包含一个p型掺杂的源区1000’和一个n型掺杂的漏区2000’,源区1000’和漏区2000’之间被一个沟道区3000’所隔离开,栅堆叠4000’包含一个位于沟道区上方的栅介质层和一个栅极导电层。
在TFET器件的关闭状态,即没有施加栅压时,源区1000’和漏区2000’之间形成的结为反向偏置的二极管,而由反向偏置二极管建立的势垒大于通常互补型MOSFET所建立的势垒,因此,这就导致了即使沟道长度非常短的时候TFET器件的亚阈值泄漏电流和直接隧穿电流大大降低。当对TFET的栅极施加电压时,在场效应的作用下器件的沟道区3000’产生一个电子的通道,一旦沟道中的电子浓度发生简并,那么在源区1000’和沟道区3000’之间就会形成一个隧穿结,隧穿产生的隧穿电流通过这个隧穿结。从能带的角度来看,这种基于栅控p-i-n二极管结构的隧穿场效应晶体管是通过控制栅极电压来调节源区1000’和沟道区3000’之间所形成的p-n结的隧道长度。但是,随着TFET器件尺寸不断按比例缩小,为了获得更大的开态电流和更小的亚阈值区斜率,需要源区1000’和沟道区3000’之间所形成的p-n结界面处的杂质掺杂浓度梯度更加陡直,如采用异质结等方法,这就大大的增加了工艺步骤的难度和成本。
另一方面,随着MOSFET特征尺寸的不断缩小,源区和漏区的接触面积也随之缩小,因此,源漏区的寄生接触电阻反而不断增大,最终使器件性能降低。通常来讲,源区和漏区均为重掺杂的半导体,那么,为了减小接触电阻,可以采用将半导体替换成具有低电阻率的金属或者金属硅化物等材料,从而在源区和漏区分别形成了一个肖特基势垒。潜在可以进一步减小肖特基势垒的方法包括采用双层金属、双层金属硅化物、界面工程等技术。不幸的是,这些技术同样显著地增加了工艺制造的难度,不可避免地导致生产成本的升高。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一,特别是要解决TFET器件的工艺复杂,生成成本高的缺陷。
为达到上述目的,本发明一方面提出一种具有隧穿介质层的栅控肖特基结场效应晶体管,包括:衬底;形成在所述衬底之中的沟道区,所述沟道区为第一半导体材料;形成在所述衬底中且与所述沟道区的一端相邻的金属源区;形成在所述金属源区与所述沟道区之间的隧穿介质层,其中,所述金属源区-隧穿介质层-沟道区形成金属-介质-半导体隧穿结,并且该隧穿结具有整流特性;形成在所述衬底中且与所述沟道区的另一端相邻的漏区,其中,所述漏区为第二半导体材料;和形成在所述沟道区之上的栅堆叠。
在本发明的一个实施例中,所述沟道区包括第一导电类型的第一半导体材料,所述漏区包括第一导电类型的第二半导体材料。
在本发明的一个实施例中,所述第一半导体材料和所述第二半导体材料相同或不相同。
在本发明的一个实施例中,所述第一半导体材料和所述第二半导体材料为Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管或石墨烯的应变或非应变材料。
在本发明的一个实施例中,所述第一导电类型为N型或P型。
在本发明的一个实施例中,所述金属源区包括金属、金属合金、金属化合物、金属氮化物、金属硅化物或金属锗化物。
在本发明的一个实施例中,所述隧穿介质层包括高介电常数介质、氮硅化物、氮锗化物、氧化镧、氧化铪或氧化铝。
在本发明的一个实施例中,所述隧穿介质层的厚度为0.1nm至10nm。
本发明实施例另一方面还提出了一种具有隧穿介质层的栅控肖特基结场效应晶体管的形成方法,包括以下步骤:提供衬底;在所述衬底之上形成栅堆叠,并在所述栅堆叠两侧形成一层或多层侧墙;对所述衬底进行注入以在所述衬底中形成沟道区,以及与所述沟道区一端相邻的源区和与所述沟道区另一端相邻的漏区;刻蚀所述源区以形成源区凹槽;在所述源区凹槽之中淀积形成隧穿介质层;和所述隧穿介质层之上及在所述源区凹槽之中填充金属以形成金属源极,其中,所述金属源区-隧穿介质层-沟道区形成金属-介质-半导体隧穿结,并且该隧穿结具有整流特性。
在本发明的实施例中,源区金属-隧穿介质层-沟道区半导体之间形成metal-insulator-semiconductor隧穿结,在此将这种隧穿结命名为广义的肖特基结,以区别于通常人们习惯命名由金属和半导体之间接触而形成的肖特基结,该广义的肖特基结同样具有整流特性,而在本发明中该隧穿介质层有助于发生一种称作“隧道穿透效应”的物理过程,并且,起到可以调节广义的肖特基结势垒高度的作用。调节功函数的高度可以有效地减小由金属与半导体界面导致的寄生电阻,从而提升器件的性能。
在本发明的一个实施例中,所述沟道区为第一半导体材料,所述漏区为第二半导体材料。
在本发明的一个实施例中,所述沟道区包括第一导电类型的第一半导体材料,所述漏区包括第一导电类型的第二半导体材料。
在本发明的一个实施例中,所述第一半导体材料和所述第二半导体材料相同或不相同。
在本发明的一个实施例中,所述第一半导体材料和所述第二半导体材料为Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管或石墨烯的应变或非应变材料。
在本发明的一个实施例中,所述第一导电类型为N型或P型。
在本发明的一个实施例中,所述金属源区包括金属、金属合金、金属化合物、金属氮化物、金属硅化物或金属锗化物。
在本发明的一个实施例中,所述隧穿介质层包括高介电常数介质、氮硅化物、氮锗化物、氧化镧、氧化铪或氧化铝。
在本发明的一个实施例中,所述隧穿介质层的厚度为0.1nm至10nm。
本发明再一方面还提出了一种双栅栅控隧穿肖特基结场效应晶体管、多栅栅控隧穿肖特基结场效应晶体管、鳍式栅控隧穿肖特基结场效应晶体管FIN-FET、包裹式纳米线或包裹式纳米管栅控隧穿肖特基结场效应晶体管,包括如上所述的具有隧穿介质层的栅控肖特基结隧穿场效应晶体管。
本发明再一方面还提出了一种互补型具有隧穿介质层的栅控肖特基结隧穿场效应晶体管结构,包括:N型栅控肖特基结隧穿场效应晶体管;和P型栅控肖特基结隧穿场效应晶体管,其中,所述N型栅控肖特基结隧穿场效应晶体管和P型栅控肖特基结隧穿场效应晶体管包括如上所述的具有隧穿介质层的栅控肖特基结隧穿场效应晶体管。
本发明再一方面还提出了一种集成电路芯片,该芯片上至少有一个半导体器件为如上所述的具有隧穿介质层的栅控肖特基结隧穿场效应晶体管,或者为如上所述的互补型具有隧穿介质层的栅控肖特基结隧穿场效应晶体管结构。
本发明实施例具有以下优点:
本发明具有以下特点:
1、本发明提出的半导体结构的基本工作原理是由栅极电压的改变来实现肖特基结与隧道结之间的高速切换,因此具有更优的开关特性和高频特性。
2、本发明实施例通过引入隧穿介质层一方面可以有效地调节广义肖特基结的势垒高度,另一方面还可以有效地抑制热电子发射电流,使得关态泄露电流显著地降低。
3、广义肖特基结的势垒高度可以通过采用不同的隧穿介质层和金属导电层精细地调节,因此工艺窗口大。
本发明附加的方面和优点将在下面的描述中部分给出,部分将从下面的描述中变得明显,或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解,其中:
图1为典型的N型沟道TFET;
图2为本发明实施例的N型沟道栅控肖特基结隧穿场效应晶体管结构图;
图3为本发明另一实施例的N型沟道栅控肖特基结隧穿场效应晶体管结构图;
图4给出了一个采用氧化铪作为隧穿介质层的金属-介质层-半导体整流结的能带图;
图5为本发明实施例的N型沟道具有隧穿介质层的栅控肖特基结隧穿场效应晶体管的未施加外加偏压(平衡)时的能带图;
图6为施加漏极电压以及足够高的栅极电压时载流子的隧穿过程示意图;
图7为本发明实施例的P型沟道具有隧穿介质层的栅控肖特基结隧穿场效应晶体管结构图;
图8给出了一个采用氧化铝作为隧穿介质层的金属-介质层-半导体整流结的能带图;
图9为本发明实施例的P型沟道具有隧穿介质层的栅控肖特基结隧穿场效应晶体管的未施加外加偏压(平衡)时的能带图;
图10为本发明实施例的施加漏极电压以及足够高栅极电压时载流子的隧穿过程示意图;
图11为根据本发明实施例的N型沟道具有隧穿介质层的栅控肖特基结隧穿场效应晶体管与典型的N型沟道TFET仿真结果示意图;
图12-19为本发明实施例的N型栅控肖特基结隧穿场效应晶体管的形成方法流程图;
图20为本发明实施例氧化铝和氧化铪沉积在n型的硅衬底上的电容-电压特性曲线;
图21为本发明实施例采用原子层沉积系统在硅衬底上沉积的5nm厚氧化铝和氮化钛叠层结构扫描隧道显微镜截面图;和
图22为本发明实施例采用原子层沉积系统在硅衬底上沉积的5nm厚氧化铪和氮化钛叠层结构透射电子显微镜截面图。
具体实施方式
下面详细描述本发明的实施例,所述实施例的示例在附图中示出,其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的,仅用于解释本发明,而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开,下文中对特定例子的部件和设置进行描述。当然,它们仅仅为示例,并且目的不在于限制本发明。此外,本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的,其本身不指示所讨论各种实施例和/或设置之间的关系。此外,本发明提供了的各种特定的工艺和材料的例子,但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外,以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例,也可以包括另外的特征形成在第一和第二特征之间的实施例,这样第一和第二特征可能不是直接接触。
本发明的栅控肖特基结隧穿场效应晶体管包括:衬底;形成在所述衬底之中的沟道区,所述沟道区为第一半导体材料;形成在所述衬底中且与所述沟道区的一端相邻的金属源区,其中,所述金属源区与所述沟道区形成肖特基结;形成在所述衬底中且与所述沟道区的另一端相邻的漏区,其中,所述漏区为第二半导体材料;形成在所述金属源区与所述沟道区之间的隧穿介质层;和形成在所述沟道区之上的栅堆叠。需要说明的是,本发明实施例可用作双栅栅控肖特基结隧穿场效应晶体管、多栅栅控肖特基结隧穿场效应晶体管、鳍式栅控肖特基结隧穿场效应晶体管FIN-FET、包裹式纳米线或包裹式纳米管栅控肖特基结隧穿场效应晶体管。在本发明的优选实施例中,所述沟道层为应变沟道层。
在本发明的实施例中,源区金属-隧穿介质层-沟道区半导体之间形成metal-insulator-semiconductor隧穿结,在此将这种隧穿结命名为广义的肖特基结,以区别于通常人们习惯命名由金属和半导体之间接触而形成的肖特基结,该广义的肖特基结同样具有整流特性,而在本发明中该隧穿介质层有助于发生一种称作“隧道穿透效应”的物理过程,并且,起到可以调节广义的肖特基结势垒高度的作用。调节功函数的高度可以有效地减小由金属与半导体界面导致的寄生电阻,从而提升器件的性能。本发明实施例还提出了一种互补型具有隧穿介质层的栅控肖特基结隧穿场效应晶体管结构,包括:N型栅控肖特基结隧穿场效应晶体管;和P型栅控肖特基结隧穿场效应晶体管,其中,所述N型栅控肖特基结隧穿场效应晶体管和P型栅控肖特基结隧穿场效应晶体管包括如上所述的具有隧穿介质层的栅控肖特基结隧穿场效应晶体管。
本发明再一方面还提出了一种集成电路芯片,该芯片上至少有一个半导体器件为上所述的具有隧穿介质层的栅控肖特基结隧穿场效应晶体管,或者为如上述的互补型具有隧穿介质层的栅控肖特基结隧穿场效应晶体管结构。
为了能对本发明有清楚的理解,以下将对N型和P型沟道栅控肖特基结隧穿场效应晶体管以及其能带图分别进行详细的介绍。
如图2所示,为本发明实施例的N型沟道栅控肖特基结隧穿场效应晶体管结构图。该实施例的N型沟道栅控肖特基结隧穿场效应晶体管包括衬底1100,形成在衬底1100之上的绝缘层1200,形成在绝缘层1200之上的沟道层,该沟道层具有沟道区1300。在此需要说明的是,本发明可采用任何衬底,多晶硅衬底、多晶锗硅衬底、多晶锗衬底、体硅衬底、SOI(绝缘层上硅衬底)、GOI(绝缘层上锗衬底)、绝缘层上多晶硅衬底、绝缘层上多晶锗衬底等均可采用,即也可不需要上述的绝缘层1200,直接基于衬底1100形成具有隧穿介质层的栅控肖特基结隧穿场效应晶体管,如图3所示。需要注意的是在图3中,器件金属源极起到引出作用的金属互连也可以跨接在源区金属与金属硅化物。
以下将以图2为例,对本发明的实施例进行详细介绍。该实施例的N型沟道具有隧穿介质层的栅控肖特基结场效应晶体管包括衬底1100,形成在衬底1100之上的绝缘层1200,形成在绝缘层1200之上的沟道层,该沟道层具有沟道区1300。还包括形成在沟道层中且与沟道区1300的一端相邻的金属源区1500,形成在沟道层中且与沟道区1300的另一端相邻的漏区1400,以及形成在金属源区1500与沟道层之间的隧穿介质层1600,和形成在沟道区1300之上的栅堆叠1700,其中,金属源区1500与沟道区1300形成肖特基结。在本发明的一个实施例中,沟道区1300包括N型的第一半导体材料,例如Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管(carbon nanotube)或石墨烯(graphene)等。该半导体结构还包括分别位于沟道区1300两侧的金属源区1500和漏区1400。其中,金属源区1500为具有金属导电特性,源区材料包括但不限于金属、金属合金、金属氮化物、金属硅化物、金属锗化物。在本发明的一个实施例中,漏区1400包括N型的第二半导体材料。其中,第二半导体材料可与第一半导体材料相同,也可与第一半导体材料不同,第二半导体材料可以和第一半导体材料形成异质结,也可为Si、Ge、SiGe、SiC、III-V族半导体材料或碳纳米管、石墨烯等。在本发明的一个实施例中,金属可包括Al、Ni、Ti、Mo、W、Co、Pt、Pd、Ta、Er、Yb或其他常规或稀土金属等。
在本发明的一个实施例中,隧穿介质层1600可包括但不限于高介电常数介质、氮硅化物、氮锗化物、氧化镧、氧化铪或氧化铝。
该N型沟道具有隧穿介质层的栅控肖特基结场效应晶体管还包括位于沟道区1300之上的栅堆叠1700,以及栅堆叠1700两侧的一层或多层侧墙。该栅堆叠1700包括栅介质层和栅极导电层,栅介质层可为高介电常数栅介质层也可为其他类型的栅介质,栅极导电层可为多晶硅栅或金属栅材料等。
在本发明的一个具体实施例中,沟道区1300的掺杂浓度小于漏区1400的掺杂浓度,沟道区1300可为N型轻掺杂的Si或者没有掺杂的本征Si。而漏区1400可为N型重掺杂的Si,金属源区1500为TaN,从而金属源区1500可与沟道区1300形成广义的肖特基结,而隧穿介质层1600可以为氧化镧(LaOx),当改变氧化镧的厚度时,可以发现TaN-LaOx-Si之间形成的广义肖特基结的势垒高度发生改变,例如,当氧化镧的厚度从5nm变到1.5nm时,势垒高度可以从1eV变化到0.1eV,漏区1400的接触金属2000,例如Al,与漏区1400重掺杂的Si形成欧姆接触。该N型沟道具有隧穿介质层的栅控肖特基结场效应晶体管还包括层间介质层1900。
在本发明的另一个具体实施例中,沟道区1300的掺杂浓度小于漏区1400的掺杂浓度,沟道区1300可为N型轻掺杂的Si或者没有掺杂的本征Si。而漏区1400可为N型重掺杂的Si,金属源区1500为TiN,从而金属源区1500可与沟道区1300形成广义的肖特基结,而隧穿介质层1600可以为氧化铪(HfOx,或通常记为HfO2),漏区1400的接触金属2000,例如Al,与漏区1400重掺杂的Si形成欧姆接触。该N型沟道具有隧穿介质层的栅控肖特基结场效应晶体管还包括层间介质层1900。在本发明的一个实施例中,如图4所示,给出了一个采用氧化铪作为隧穿介质层的金属-介质层-半导体整流结的能带图,其中,所述的该整流结包含依次n型硅衬底、氧化硅层、氧化铪层以及氮化钛层。降落在氧化层和氧化铪层的电场形成一个偶极子(dipole)。如图4所示,显示的偶极子可能导致肖特基势垒变得更加p型,由该偶极子对肖特基势垒高度的影响可以用来描述。如图5所示,为本发明实施例的N型沟道具有隧穿介质层的栅控肖特基结隧穿场效应晶体管的未施加外加偏压(平衡)时的能带图。其中,图中EFm与EFs分别为源区和沟道区及漏区N型半导体的费米能级,EC,EV分别为未施加栅压时沟道区和漏区半导体的导带底和价带顶。如图5所示,金属源区与N型半导体的沟道区之间形成广义的肖特基结,即肖特基势垒。由于沟道区N型半导体的EC比源区的EFm高,那么沟道区的电子将会向源区转移,从而导致沟道区与隧穿介质层发生接触附近的区域发生耗尽。根据量子力学理论,载流子的隧道穿透几率决定于势垒高度和隧道长度。在肖特基势垒中,不同能量的电子面临的势垒高度和隧道长度不同,因而隧道穿透几率也不一样。对于N型沟道器件,当器件处于关态时,即未施加栅压时,电子的隧穿势垒高度很高,隧穿长度也很大,金属源区中的电子隧穿到沟道区的导带几率很低。并且,由于隧穿介质层的存在,有效地抑制了沟道区与金属源区之间的热电子发射电流,因而器件的关态电流很低。
如图6所示,为施加漏极电压以及足够高的栅极电压时载流子的隧穿过程。当施加正的栅压时,一方面,随着栅压的逐渐增大,沟道区与漏区的能带被往下拉(相对于平衡时的状态),当价带的空穴获得足够高的能量可以跃迁到导带时,那么就发生了如图6所示的带到带隧穿(band-to-band tunneling)过程;另一方面,随着栅压的进一步增大,隧穿长度迅速减小,源区中的电子隧穿到沟道区的导带几率增大,那么就发生了如图5所示的“势垒隧穿(barrier tunneling)”过程;这两种隧穿过程的共同作用导致隧穿电流随着栅压的增加而迅速上升。因此,相对于传统的场效应晶体管,具有隧穿介质层的栅控肖特基结隧穿场效应晶体管的开关比值Ion/Ioff将会大大提高,可以达到1011或甚至更高;同时亚阈值斜率也显著降低,可以达到20mV/decade(该物理参数的涵义为漏-源电流每下降一个量级所需要改变的栅-源电压)或者更低。
如图7所示,为本发明实施例的P型沟道具有隧穿介质层的栅控肖特基结隧穿场效应晶体管结构图。该P型沟道具有隧穿介质层的栅控肖特基结隧穿场效应晶体管与图2所示的N型沟道具有隧穿介质层的栅控肖特基结隧穿场效应晶体管类似。该P型沟道具有隧穿介质层的栅控肖特基结隧穿场效应晶体管包括衬底2100、形成在衬底2100之上的绝缘层2200,以及形成在绝缘层2200之上的沟道层,在沟道层中具有沟道区2300。同样,在该实施例中也可不需要绝缘层2200。其中,沟道区2300可包括P型的第一半导体材料,例如Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管(carbon nanotube)或石墨烯(graphene)等。该P型沟道具有隧穿介质层的栅控肖特基结隧穿场效应晶体管还包括分别位于沟道区2300两侧的金属源区2500和漏区2400。其中,漏区2400包括P型的第二半导体材料。其中,第二半导体材料可与第一半导体材料相同,也可与第一半导体材料不同,即和第一半导体材料形成异质结,也可为Si、Ge、SiGe、SiC、III-V族半导体材料或碳纳米管(carbon nanotube)、石墨烯(graphene)等。该P型沟道具有隧穿介质层的栅控肖特基结隧穿场效应晶体管还包括位于金属源区2500与沟道区2300之间的隧穿介质层2600,该隧穿介质层2600包括但不限于高介电常数介质、氮硅化物、氮锗化物、氧化镧、氧化铪或氧化铝。在本发明实施例中,金属可包括Al、Ni、Ti、Mo、Sn、W、Co、Pt、Pd、Ta、Er、Yb或其他常规或稀土金属等,优选为Ti。该P型沟道具有隧穿介质层的栅控肖特基结隧穿场效应晶体管还包括位于沟道区2300之上的栅堆叠2700,以及栅堆叠2700两侧的一层或多层侧墙。
在本发明的一个具体实施例中,沟道区2300的掺杂浓度小于漏区2400的掺杂浓度,例如可为P型轻掺杂的Si或者没有掺杂的本征Si,漏区2400可为P型重掺杂的应变Si0.7Ge0.3,金属源区2500为TiN,隧穿介质层2600为氧化铝(AlOx,或通常记为Al2O3),当改变氧化铝的厚度时,可以发现TiN-AlOx-Si之间形成的广义肖特基结的势垒高度发生改变,例如,当氧化铝的厚度从5nm变到1.2nm时,势垒高度可以从大约0.7eV变化到0.1eV,漏区2400的接触金属可选为Ni,但是金属源区2500与沟道区2300形成广义的肖特基结,而漏区2400的接触金属Ni与漏区2400重掺杂的应变Si0.7Ge0.3形成欧姆接触。本发明的一个实施例中,如图8所示给出了一个采用氧化铝作为隧穿介质层的金属-介质层-半导体整流结的能带图,其中,所述的该整流结包含依次p型硅衬底、氧化硅层、氧化铝层以及氮化钛层。降落在氧化层和氧化铝层的电场形成一个偶极子(dipole)。如图8所示,显示的偶极子可能导致肖特基势垒变得更加n型,由该偶极子对肖特基势垒高度的影响可以用来描述。
如图9所示,为本发明实施例的P型沟道具有隧穿介质层的栅控肖特基结隧穿场效应晶体管的未施加外加偏压(平衡)时的能带图。对于P型沟道器件,当器件处于关态时,即未施加栅压时,电子的隧穿势垒高度很高,隧穿长度也很大,沟道区中的价带电子隧穿到源区金属的几率很低,并且,由于隧穿介质层的存在,有效地抑制了热电子发射电流,如图9所示,因而器件的关态电流很低。
如图10所示,为本发明实施例的施加漏极电压以及足够高栅极电压时载流子的隧穿过程。当施加负的栅压时,一方面,随着栅压的逐渐增大,沟道区与漏区的能带被往上拉(相对于平衡时的状态),当价带的空穴获得足够高的能量可以跃迁到导带时,那么就发生了如图10所示的带到带隧穿(band-to-band tunneling)过程;另一方面,随着栅压的进一步增大(往负的方向),隧穿长度迅速减小,沟道区中的电子隧穿到沟道区的导带几率增大,那么就发生了如图10所示的“势垒隧穿(barrier tunneling)”过程;这两种隧穿过程的共同作用导致隧穿电流随着栅压的增加而迅速上升。
通过以上描述可以看出,本发明所提出的具有隧穿介质层的栅控肖特基结隧穿场效应晶体管的基本工作原理是由栅极电压的改变来实现肖特基结与隧道结之间的高速切换,具体地,即可以通过控制栅极电压来调节源区和沟道区之间所形成的肖特基结的隧道长度;并且,通过进一步引入的隧穿介质层,一方面可以有效地调节肖特基结的势垒高度,另一方面有效地抑制了热电子发射电流,使得关态泄漏电流显著地降低。相对于P-N结而言,肖特基结的电流主要是多子电流。
因为对金属与N型和P型半导体形成的栅控肖特基结而言,前者主要涉及的是金属电子与半导体导带电子间的隧穿;后者主要涉及的是金属电子与半导体价带电子间的隧穿。在进入对方后都成为多子漂移电流而迅速地被收集走,并不会发生P-N结中少子注入电流那样的电荷贮存现象,因此具有更优的开关特性和高频特性。
如图11所示,为根据给出了本发明实施例的N型沟道具有隧穿介质层的栅控肖特基结隧穿场效应晶体管与典型的N型沟道TFET仿真转移特性对比的结果示意图,其中实线代表的是具有隧穿介质层的栅控肖特基结隧穿场效应晶体管,虚线代表的是典型的基于p-i-n结构的TFET,横坐标为栅极与源极之间的电压,纵坐标为漏极的电流,其中横坐标为线性坐标,纵坐标为对数坐标。可以看出,本发明的具有隧穿介质层的栅控肖特基结隧穿场效应晶体管的转移特性可以大概划分为2个阶段,当栅-源电压低于拐点电压Vt时,带到带的隧穿起到了主要的作用(可参看图5所示的能带图),这一过程与典型的基于p-i-n结构的TFET相类似;当栅-源电压高于拐点电压Vt时,载流子通过金属-隧穿介质层-半导体隧穿结的势垒隧穿占主导作用,当势垒足够薄时,隧穿结可以看成是一个阻值非常小的电阻,那么,流经此隧穿结的电流密度大大高于典型的基于p-i-n结构的TFET的电流;因此,从图中可以看出,本发明的具有隧穿介质层的栅控肖特基结隧穿场效应晶体管的驱动能力显著优于典型基于p-i-n结构的TFET,并且,由于金属-隧穿介质层-半导体隧穿结是一个多子器件,综合来看,本发明具有更优的开关特性和高频特性。
如图12-19所示,为本发明实施例的N型栅控肖特基结隧穿场效应晶体管的形成方法流程图,需要说明的是该方法不仅可适于N型栅控肖特基结隧穿场效应晶体管,也可适于P型栅控肖特基结隧穿场效应晶体管,该方法包括以下步骤:
步骤1,提供衬底1100。
步骤2,在衬底1100之上形成绝缘层1200。当然在本发明的其他实施例中,也可不需要绝缘层1200,如图3所示。
步骤3,在绝缘层1200之上形成沟道层4000,如图12所示。其中,沟道层4000可为Si、Ge、SiGe、SiC、III-V族半导体材料或碳纳米管、石墨烯等。
步骤4,在沟道层1300之上形成图形化了的栅堆叠1700。该栅堆叠1700包含位于沟道层1300上方的一层栅介质以及一个栅极导电层。该图形化了的栅堆叠1700可以如下步骤实现:即依次在半导体衬底上沉积栅介质层以及栅极导电层,然后采用通常的光刻技术对栅介质层以及栅极导电层进行图形化。
步骤5,在栅堆叠1700两侧先形成一层或多层侧墙,然后利用栅堆叠1700和侧墙作为掩模进行离子注入,如图13所示。经过上述工艺处理,就实现了自对准源漏掺杂工艺,那么就分别形成了源区3000和漏区1400。而位于栅堆叠下方的半导体区域充当沟道区1300。器件的侧墙可以通过如下步骤完成:先淀积一层介质层,例如氮化硅,该介质层覆盖整个结构,包括半导体衬底与栅堆叠,并利用通常的形成侧墙技术进行刻蚀。
步骤6,在源区3000、漏区1400和栅堆叠1700之上淀积介质掩膜层4100,如图14所示。在本发明的一个实施例中,介质掩膜层4100为二氧化硅,当然也可为其他介质材料。
步骤7,选择性刻蚀介质掩膜层4100以暴露源区3000的上表面区域,如图15所示。
步骤8,利用介质掩模层4100作为阻挡层,选择性地刻蚀源区3000以形成源区凹槽4200,如图16所示。需要说明的是,该源区凹槽4200可以不刻蚀透,亦可以刻蚀穿透整个沟道层直达绝缘层1200。源区凹槽4200的深度约为5nm至100nm,优选约为10nm至30nm。
步骤9,在源区凹槽4200之中形成隧穿介质层1600,如图17所示。隧穿介质层1600可以包括但不限于高介电常数介质、氮硅化物、氮锗化物、氧化镧、氧化铝、氧化铪等。该隧穿介质层1600的物理厚度可以为0.1nm至10nm,优选0.1nm至5nm。该隧穿介质层1600有助于发生一种称作“隧道穿透效应”的物理过程,并且,起到可以调节源区金属与沟道区半导体之间形成的广义的肖特基结的势垒高度。调节功函数的高度可以有效地减小由金属与半导体界面导致的寄生电阻,从而提升器件的性能。在本发明实施例中,可以采用原子层沉积系统(Atomic layer deposition system)实现不同隧穿介质层的沉积。例如,当淀积氧化铝时,可以采用TMA(三甲基铝)和H2O作为提供原子物质的源,N2作为载气,沉积温度为200℃;当淀积氧化铪时,可以采用TEMAHf(四-(乙基甲基胺基酸)-铪)和H2O作为提供原子物质的源,N2作为载气,沉积温度为200℃,其中需要把TEMAHf加热到80℃;而当淀积TiN(氮化钛)时,可以采用TiCl4和NH3作为提供原子物质的源,沉积温度为400℃。如图20所示,为本发明实施例氧化铝和氧化铪沉积在n型的硅衬底上的电容-电压特性曲线。
步骤10,在源区凹槽4200之中形成金属层作为金属源区1500,该金属层充当器件的源区,如图18所示。形成金属层的方法是多样的,例如可以采用斜角蒸发、溅射、共形地淀积等技术,也可以采用传统的剥离(lift-off)工艺,也可以采用先沉积金属,然后利用光刻并结合刻蚀的方法。金属层可以由任何用来形成广义的肖特基结的一层金属或多层金属、金属合金、金属化合物等构成,例如Al、Ni、Ti、Mo、Sn、W、Co、Pt、Pd、Ta、Er、Yb、TiN、TaN、Ti/Pt/Ti、Ti/Au/Ti、Ta/Pt/Ta等,但是优先采用Ni,其厚度约为5nm-100nm,优选约为10-30nm。在本发明实施例中,可以通过利用各种退火技术或者其它的等离子体处理等工艺来进一步实现对金属与半导体沟道区界面的控制,即可以优化金属源区与沟道区形成的肖特基结的势垒高度、界面态等性能参数。此外,源区金属材料本身的功函数可以通过改变金属材料的组分,向金属材料中掺入杂质等方法来实现。如图21所示,为本发明实施例采用原子层沉积系统在硅衬底上沉积的5nm厚氧化铝和氮化钛叠层结构扫描隧道显微镜截面图。如图22所示,为本发明实施例采用原子层沉积系统在硅衬底上沉积的5nm厚氧化铪和氮化钛叠层结构透射电子显微镜截面图。
步骤11,进行对金属源区1500以及隧穿介质层1600进行回刻,并去除剩余的介质掩模层4100,如图19所示。
步骤12,完成器件的互连等工艺,例如形成金属硅化物并形成层间介质层和接触孔等,如图2所示。
本发明提出的半导体结构具有更优的开关特性和高频特性,并且制作工艺简单,成本低。
本发明具有以下特点:
1、本发明提出的半导体结构的基本工作原理是由栅极电压的改变来实现肖特基结与隧道结之间的高速切换,因此具有更优的开关特性和高频特性。
2、本发明实施例通过引入隧穿介质层一方面可以有效地调节广义肖特基结的势垒高度,另一方面还可以有效地抑制热电子发射电流,使得关态泄露电流显著地降低。
3、广义肖特基结的势垒高度可以通过采用不同的隧穿介质层和金属导电层精细地调节,工艺窗口大。
尽管已经示出和描述了本发明的实施例,对于本领域的普通技术人员而言,可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型,本发明的范围由所附权利要求及其等同限定。
Claims (20)
1.一种具有隧穿介质层的栅控肖特基结场效应晶体管,其特征在于,包括:
衬底;
形成在所述衬底之中的沟道区,所述沟道区为第一半导体材料;
形成在所述衬底中且与所述沟道区的一端相邻的金属源区;
形成在所述金属源区与所述沟道区之间的隧穿介质层,其中,所述金属源区-隧穿介质层-沟道区形成金属-介质-半导体隧穿结,并且该隧穿结具有整流特性;
形成在所述衬底中且与所述沟道区的另一端相邻的漏区,其中,所述漏区为第二半导体材料;和
形成在所述沟道区之上的栅堆叠。
2.如权利要求1所述的具有隧穿介质层的栅控肖特基结场效应晶体管,其特征在于,所述沟道区包括第一导电类型的第一半导体材料,所述漏区包括第一导电类型的第二半导体材料。
3.如权利要求2所述的具有隧穿介质层的栅控肖特基结场效应晶体管,其特征在于,所述第一半导体材料和所述第二半导体材料相同或不相同。
4.如权利要求3所述的具有隧穿介质层的栅控肖特基结场效应晶体管,其特征在于,所述第一半导体材料和所述第二半导体材料为Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管或石墨烯的应变或非应变材料。
5.如权利要求2所述的具有隧穿介质层的栅控肖特基结场效应晶体管,其特征在于,所述第一导电类型为N型或P型。
6.如权利要求1所述的具有隧穿介质层的栅控肖特基结场效应晶体管,其特征在于,所述金属源区包括金属、金属合金、金属化合物、金属氮化物、金属硅化物或金属锗化物。
7.如权利要求1所述的具有隧穿介质层的栅控肖特基结场效应晶体管,其特征在于,所述隧穿介质层包括高介电常数介质、氮硅化物、氮锗化物、氧化镧、氧化铪或氧化铝。
8.如权利要求7所述的具有隧穿介质层的栅控肖特基结场效应晶体管,其特征在于,所述隧穿介质层的厚度为0.1nm至10nm。
9.一种具有隧穿介质层的栅控肖特基结场效应晶体管的形成方法,其特征在于,包括以下步骤:
提供衬底;
在所述衬底之上形成栅堆叠,并在所述栅堆叠两侧形成一层或多层侧墙;
对所述衬底进行注入以在所述衬底中形成沟道区,以及与所述沟道区一端相邻的源区和与所述沟道区另一端相邻的漏区;
刻蚀所述源区以形成源区凹槽;
在所述源区凹槽之中淀积形成隧穿介质层;和
所述隧穿介质层之上及在所述源区凹槽之中填充金属以形成金属源极,其中,所述金属源区-隧穿介质层-沟道区形成金属-介质-半导体隧穿结,并且该隧穿结具有整流特性。
10.如权利要求9所述的具有隧穿介质层的栅控肖特基结场效应晶体管的形成方法,其特征在于,所述沟道区为第一半导体材料,所述漏区为第二半导体材料。
11.如权利要求10所述的具有隧穿介质层的栅控肖特基结场效应晶体管的形成方法,其特征在于,所述沟道区包括第一导电类型的第一半导体材料,所述漏区包括第一导电类型的第二半导体材料。
12.如权利要求10所述的具有隧穿介质层的栅控肖特基结场效应晶体管的形成方法,其特征在于,所述第一半导体材料和所述第二半导体材料相同或不相同。
13.如权利要求10所述的具有隧穿介质层的栅控肖特基结场效应晶体管的形成方法,其特征在于,所述第一半导体材料和所述第二半导体材料为Si、Ge、SiGe、SiC、III-V族半导体材料、碳纳米管或石墨烯的应变或非应变材料。
14.如权利要求11所述的具有隧穿介质层的栅控肖特基结场效应晶体管的形成方法,其特征在于,所述第一导电类型为N型或P型。
15.如权利要求9所述的具有隧穿介质层的栅控肖特基结场效应晶体管的形成方法,其特征在于,所述金属源区包括金属、金属合金、金属化合物、金属氮化物、金属硅化物或金属锗化物。
16.如权利要求9所述的具有隧穿介质层的栅控肖特基结场效应晶体管的形成方法,其特征在于,所述隧穿介质层包括高介电常数介质、氮硅化物、氮锗化物、氧化镧、氧化铪或氧化铝。
17.如权利要求16所述的具有隧穿介质层的栅控肖特基结场效应晶体管的形成方法,其特征在于,所述隧穿介质层的厚度为0.1nm至10nm。
18.一种双栅栅控隧穿肖特基结场效应晶体管、多栅栅控隧穿肖特基结场效应晶体管、鳍式栅控隧穿肖特基结场效应晶体管FIN-FET、包裹式纳米线或包裹式纳米管栅控隧穿肖特基结场效应晶体管,其特征在于,包括如权利要求1-8任一项所述的具有隧穿介质层的栅控肖特基结隧穿场效应晶体管。
19.一种互补型具有隧穿介质层的栅控肖特基结隧穿场效应晶体管结构,其特征在于,包括:
N型栅控肖特基结隧穿场效应晶体管;和
P型栅控肖特基结隧穿场效应晶体管,其中,所述N型栅控肖特基结隧穿场效应晶体管和P型栅控肖特基结隧穿场效应晶体管包括如权利要求1-8任一项所述的具有隧穿介质层的栅控肖特基结隧穿场效应晶体管。
20.一种集成电路芯片,其特征在于,该芯片上至少有一个半导体器件为权利要求1所述的具有隧穿介质层的栅控肖特基结隧穿场效应晶体管,或者为如权利要求19所述的互补型栅控肖特基结隧穿场效应晶体管结构。
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