KR20070002900A - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR20070002900A KR20070002900A KR1020050058600A KR20050058600A KR20070002900A KR 20070002900 A KR20070002900 A KR 20070002900A KR 1020050058600 A KR1020050058600 A KR 1020050058600A KR 20050058600 A KR20050058600 A KR 20050058600A KR 20070002900 A KR20070002900 A KR 20070002900A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- ion implantation
- hard mask
- substrate
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 20
- 229920005591 polysilicon Polymers 0.000 claims abstract description 20
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910021342 tungsten silicide Inorganic materials 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 17
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 38
- 230000004888 barrier function Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000010405 reoxidation reaction Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 소자분리막이 구비된 반도체기판 상에 게이트 형성 영역을 노출시키는 하드마스크를 형성하는 단계와, 상기 하드마스크를 이용해서 노출된 기판 영역을 식각하여 홈을 형성하는 단계와, 상기 홈 아래의 기판 영역내에 1차 문턱전압조절 이온주입을 수행하는 단계와, 상기 홈 표면에 게이트 산화막을 형성하는 단계와, 상기 홈을 포함한 하드마스크 상에 게이트 폴리실리콘막을 형성하는 단계와, 상기 하드마스크가 노출되도록 게이트 폴리실리콘막을 CMP하는 단계와, 상기 홈 양측의 기판 표면 내에 LDD 이온주입을 수행하는 단계와, 상기 기판의 비트라인 콘택 영역에 선택적으로 2차 문턱전압조절 이온주입을 수행하는 단계와, 상기 기판 결과물 상에 게이트 텅스텐실리사이드막 및 게이트 하드마스크막을 차례로 형성하는 단계와, 상기 게이트 폴리실리콘막 상에 잔류되게 게이트 하드마스크막 및 게이트 텅스텐실리사이드막을 식각하여 게이트를 형성하는 단계와, 상기 식각된 게이트 텅스텐실리사이드막 및 게이트 하드마스크막의 양측벽에 스페이서를 형성하는 단계를 포함한다. 본 발명에 따르면, 리세스 채널을 갖는 반도체 소자를 제조함에 있어서, 2차 문턱전압조절 이온주입공정(카운터도핑)을 게이트를 형성하기 전에 수행함으로써, 2차 문턱전압조절 이온주입이 대칭적으로 형성되며, 폴리실리콘막을 자기정렬식(self-align) 방식으로 형성한 후, 게이트 상부막을 형성함으로써, 게이트 오정렬시 게이트 측벽산화막 두께 증가 현상을 방지할 수 있다. 따라서, 소자의 신뢰성 및 수율이 향상되 는 효과를 얻을 수 있다.
Description
도 1a 내지 도 1d는 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 종래 기술의 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명의 효과를 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체기판 22 : 소자분리막
23 : 버퍼산화막 24 : 패드질화막
25 : 홈 26 : 게이트산화막
27 : 폴리실리콘막 28 : 이온주입 마스크
29 : 텅스텐실리사이드막 30 : 하드마스크막
31 : 게이트 32 : 산화막
33 : 스페이서 34 : 소오스/드레인 영역
35 : 층간절연막 300 : 1차 문턱전압조절 이온주입영역
400 : 2차 문턱전압조절 이온주입영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자간 문턱전압 변동폭을 감소시킬 수 있는 리세스 채널을 갖는 반도체 소자의 제조방법에 관한 것이다.
최근, 고집적 모스펫(MOSFET) 소자의 디자인 룰이 70nm급 레벨로 급격히 감소함에 따라 그에 대응하는 셀 트랜지스터의 채널 길이도 매우 감소되는 실정이다. 또한, 반도체기판의 도핑 농도 증가로 인한 전계(Electric field) 증가에 따른 접합 누설 전류 증가 현상으로 인해 기존의 플래너(planer) 채널 구조를 갖는 트랜지스터의 구조로는 리프레쉬 특성을 향상시키는 데 그 한계점에 이르렀다. 이에 따라, 유효 채널 길이(effective channel length)를 확보할 수 있는 다양한 형태의 리세스 채널(recess channel)을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 소자분리막(2)이 형성된 반도체기판(1)의 게이트 형성 영역을 식각하여 홈(3)을 형성하고, 상기 홈(3)을 포함한 기판 내에 1차 문턱전압조절을 위한 이온주입을 수행하여 1차 문턱전압조절 이온주입영역(100)을 형성한다.
도 1b를 참조하면, 상기 홈(3)을 포함한 기판 전면 상에 게이트산화막(4), 폴리실리콘막(5), 텅스텐실리사이드막(6) 및 하드마스크막(7)을 차례로 증착하고, 상기 하드마스크막(7) 상에 게이트 영역을 한정하는 감광막 패턴(미도시)을 형성한 후, 상기 감광막 패턴(미도시)을 식각장벽으로 이용해서 하드마스크막(7)을 패터닝한다.
다음으로, 상기 패터닝된 하드마스크막(7)을 식각장벽으로 이용해서, 상기 텅스텐실리사이드막(6), 폴리실리콘막(5) 및 게이트산화막(4)을 순차로 식각하여 수 개의 게이트(8)를 형성한다.
이어서, 후속되는 이온주입 공정시 기판을 보호하고, 또한, 세정공정시 게이트절연막(4)의 측벽을 보호할 목적으로 재산화(reoxidation) 공정을 수행하여, 상기 게이트산화막(4), 폴리실리콘막(5) 및 텅스텐실리사이드막(6) 측벽 일부와 기판(1) 표면 상에 산화막(9)을 형성한다.
계속해서, 상기 게이트(8)를 이온주입 장벽으로 이용하여 게이트(8) 양측의 기판 내에 LDD(Lighty Doped Drain) 영역 형성을 위한 불순물 이온주입을 수행한다.
도 1c를 참조하면, 상기 게이트(8)를 덮도록 기판 결과물 상에 비트라인 콘택 형성 영역을 노출시키는 감광막(10) 패턴을 형성한다.
다음으로, 상기 감광막 패턴(10)과 게이트(8)를 이온주입 장벽으로 이용해서 노출된 비트라인 콘택 형성 영역의 기판 내에 2차 문턱전압조절 이온주입(카운터도핑)을 수행하여 2차 문턱전압조절 이온주입영역(200)을 형성한다. 이러한 카운터도핑을 수행함으로서 비대칭 접합영역을 형성할 수 있고, 이를 통해, 펀치-쓰루 (punch-through) 개선 효과 등 소자의 특성을 향상시킬 수 있다.
도 1d를 참조하면, 감광막 패턴이 제거된 상태에서, 상기 게이트(8) 양측벽에 스페이서(11)를 형성하고, 그런다음, 상기 스페이서(11)를 포함한 게이트(8)를 이온주입 장벽으로 이용해서 게이트(8) 및 스페이서(11) 양측의 기판(1) 내에 소오스/드레인 영역 형성을 위한 고농도의 이온주입 공정을 수행하여 비대칭의 소오스/드레인 영역(12)을 형성한다.
다음으로, 상기 스페이서(11)를 포함한 게이트(8) 양측을 층간절연막(13)으로 매립한다.
이후, 도시하지는 않았지만, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
그러나, 전술한 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 제조방법에서는, 게이트 형성시 게이트의 오정렬(mis-align)이 발생했을 때, 상기 오정렬된 게이트를 이온주입 장벽으로 이용해서 2차 문턱전압 조절 이온주입을 수행하므로, 2차 문턱전압조절 이온주입영역(200)이 비트라인 콘택 형성 영역 하부 기판 내에서 한쪽으로 치우쳐 형성되고, 이로 인해, 채널의 문턱전압 변동폭이 증가한다는 문제가 발생한다.
도 2는 상기한 종래 기술의 문제점을 설명하기 위한 단면도로서, 도시된 바와 같이, 상기 2차 문턱전압조절 이온주입영역(200)이 오정렬된 게이트(8)와 게이트 측벽의 산화막(9) 두께 차이로 인해 비트라인 콘택 형성 영역 중앙에 형성되지 못하고 오정렬된 게이트(8)의 위치를 따라 한쪽으로 치우쳐 형성된다.
그러므로, 상기한 문제점으로 인해, 전술한 종래 기술에서는 소자간 균일성 확보가 어려워 신뢰성 및 수율이 저하된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 채널을 갖는 반도체 소자의 제조시, 게이트 오정렬로 인한 문턱전압 변동폭 증가 효과를 방지하여 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 소자분리막이 구비된 반도체기판 상에 게이트 형성 영역을 노출시키는 하드마스크를 형성하는 단계; 상기 하드마스크를 이용해서 노출된 기판 영역을 식각하여 홈을 형성하는 단계; 상기 홈 아래의 기판 영역내에 1차 문턱전압조절 이온주입을 수행하는 단계; 상기 홈 표면에 게이트 산화막을 형성하는 단계; 상기 홈을 포함한 하드마스크 상에 게이트 폴리실리콘막을 형성하는 단계; 상기 하드마스크가 노출되도록 게이트 폴리실리콘막을 CMP하는 단계; 상기 홈 양측의 기판 표면 내에 LDD 이온주입을 수행하는 단계; 상기 기판의 비트라인 콘택 영역에 선택적으로 2차 문턱전압조절 이온주입을 수행하는 단계; 상기 기판 결과물 상에 게이트 텅스텐실리사이드막 및 게이트 하드마스크막을 차례로 형성하는 단계; 상기 게이트 폴리실리콘막 상에 잔류되게 게이트 하드마스크막 및 게이트 텅스텐실리사이드막을 식각하여 게이트를 형성하는 단계; 및 상기 식각된 게이트 텅스텐실리사이드막 및 게이트 하드마 스크막의 양측벽에 스페이서를 형성하는 단계;를 포함한다.
여기서, 상기 기판의 비트라인 콘택 영역에 선택적으로 2차 문턱전압조절 이온주입을 수행하는 단계는, 하드마스크 및 게이트 폴리실리콘막 상에 비트라인 콘택 영역을 노출시키는 이온주입 마스크를 형성하는 공정과, 상기 노출된 기판의 비트라인 콘택 영역 내에 문턱전압조절 이온주입을 수행하는 공정과, 상기 이온주입 마스크를 제거하는 공정으로 구성되는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3d는 본 발명데 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 공지의 STI 공정에 의한 트렌치형 소자분리막(22)이 구비된 반도체기판(21) 상에 버퍼산화막(23)과 패드질화막(24)을 차례로 증착하고, 상기 패드질화막(24)과 버퍼산화막(23)을 패터닝하여 기판(21)의 게이트 형성영역을 노출시킨다.
다음으로, 상기 패드질화막(24)을 하드마스크로 이용하여 노출된 기판(21) 영역을 식각하여 홈(25)을 형성한 후, 상기 홈(25) 아래의 기판 영역 내에 1차 문턱전압조절 이온주입을 수행하여 1차 문턱전압조절 이온주입영역(300)을 형성한다.
도 3b를 참조하면, 상기 홈(25) 표면에 게이트산화막(26)을 증착하고, 이어서, 상기 홈(25)을 매립하도록 기판 결과물 전면 상에 게이트 폴리실리콘막(27)을 증착한다. 그런다음, 상기 패드질화막(24)이 노출되도록 게이트 폴리실리콘막(27)을 CMP한다.
여기서, 본 발명은, 상기 게이트 폴리실리콘막(27)을 홈에 매립하여 자기정렬 방식으로 형성함으로써, 후속 게이트 형성시 게이트 오정렬의 발생을 최소화 할 수 있다.
이어서, 상기 홈(25) 양측의 기판 표면 내에 저농도로 불순물을 이온주입하여 LDD 영역(미도시)을 형성한다.
도 3c를 참조하면, 상기 기판 결과물 상에 비트라인 콘택 형성 영역을 선택적으로 노출시키는 이온주입 마스크(28)를 형성한 후, 상기 노출된 비트라인 콘택 형성 영역의 기판 내에 2차 문턱전압조절 이온주입을 수행하여 비대칭의 접합영역 형성을 위한 2차 문턱전압조절 이온주입영역(400)을 형성한다.
여기서, 본 발명은, 상기 2차 문턱전압조절 이온주입공정을 게이트 형태를 형성하기 전에 수행함으로써, 종래 게이트 오정렬로 인한 2차 문턱전압조절 이온주입영역(400)의 치우침 현상이 원천적으로 방지되어, 문턱전압의 변동 정도가 감소하고 소자간 균일성이 향상된다.
도 3d를 참조하면, 이온주입 마스크가 제거된 상태에서, 상기 기판 결과물 상에 게이트 텅스텐실리사이드막(29)과 게이트 하드마스크막(30)을 차례로 증착하고, 상기 게이트 하드마스크막(30)과 게이트 텅스텐실리사이드막(29)을 게이트 형태로 식각하여 게이트산화막(26), 폴리실리콘막(27), 텅스텐실리사이드막(29) 및 하드마스크막(30)의 적층막으로 이루어진 게이트(31)를 형성한다.
다음으로, 재산화 공정을 수행하여, 상기 식각된 텅스텐실리사이드막(28) 측벽에 산화막(32)을 형성한다.
계속해서, 상기 식각된 게이트 텅스텐실리사이드막(29) 및 게이트 하드마스크막(30) 양측벽에 스페이서(33)를 형성하고, 상기 스페이서(33)를 포함한 게이트(31)를 이온주입 장벽으로 이용해서 스페이서(33) 및 게이트(31) 양측에 해당하는 기판(21) 내부에 소오스/드레인 영역 형성을 위한 이온주입을 수행하여 비대칭의 소오스/드레인 영역(34)을 형성한다.
그런다음, 상기 스페이서(33)를 포함한 게이트(31) 사이의 공간을 층간절연막(35)으로 매립한다.
이후, 도시하지는 않았지만, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 반도체 소자를 제조한다.
본 발명의 효과를 도 4를 참조하여 설명하면 다음과 같다. 도 4에 도시된 바와 같이, 게이트 형성전 2차 문턱전압조절 이온주입을 수행함으로써, 텅스텐실리사이드막(29)으로부터 하드마스크막(30)에 이르는 게이트 부분이 오정렬되더라도 종래와 같은 게이트 오정렬로 인한 문턱전압 변동폭 증가 현상이 방지된다.
또한, 폴리실리콘막을 자기정렬식 방식으로 형성한 후 게이트 상부막(상기 텅스텐실리사이드막, 하드마스크막)을 형성함으로써, 게이트 오정렬시 게이트 재산화 공정시 게이트 양측벽에 형성되는 측벽산화막 두께 증가 현상을 방지할 수 있다.
이상에서와 같이, 본 발명은 리세스 채널을 갖는 반도체 소자를 제조함에 있어서, 2차 문턱전압조절 이온주입공정(카운터도핑)을 게이트를 형성하기 전에 수행함으로써, 2차 문턱전압조절 이온주입이 대칭적으로 형성되며, 폴리실리콘막을 자기정렬식(self-align) 방식으로 형성한 후, 게이트 상부막을 형성함으로써, 게이트 오정렬시 게이트 측벽산화막 두께 증가 현상을 방지할 수 있다. 따라서, 소자의 신뢰성 및 수율이 향상되는 효과를 얻을 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
Claims (2)
- 소자분리막이 구비된 반도체기판 상에 게이트 형성 영역을 노출시키는 하드마스크를 형성하는 단계;상기 하드마스크를 이용해서 노출된 기판 영역을 식각하여 홈을 형성하는 단계;상기 홈 아래의 기판 영역내에 1차 문턱전압조절 이온주입을 수행하는 단계;상기 홈 표면에 게이트 산화막을 형성하는 단계;상기 홈을 포함한 하드마스크 상에 게이트 폴리실리콘막을 형성하는 단계;상기 하드마스크가 노출되도록 게이트 폴리실리콘막을 CMP하는 단계;상기 홈 양측의 기판 표면 내에 LDD 이온주입을 수행하는 단계;상기 기판의 비트라인 콘택 영역에 선택적으로 2차 문턱전압조절 이온주입을 수행하는 단계;상기 기판 결과물 상에 게이트 텅스텐실리사이드막 및 게이트 하드마스크막을 차례로 형성하는 단계;상기 게이트 폴리실리콘막 상에 잔류되게 게이트 하드마스크막 및 게이트 텅스텐실리사이드막을 식각하여 게이트를 형성하는 단계; 및상기 식각된 게이트 텅스텐실리사이드막 및 게이트 하드마스크막의 양측벽에 스페이서를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 기판의 비트라인 콘택 영역에 선택적으로 2차 문턱전압조절 이온주입을 수행하는 단계는,하드마스크 및 게이트 폴리실리콘막 상에 비트라인 콘택 영역을 노출시키는 이온주입 마스크를 형성하는 공정과,상기 노출된 기판의 비트라인 콘택 영역 내에 문턱전압조절 이온주입을 수행하는 공정과,상기 이온주입 마스크를 제거하는 공정으로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058600A KR20070002900A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058600A KR20070002900A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070002900A true KR20070002900A (ko) | 2007-01-05 |
Family
ID=37869829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050058600A KR20070002900A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070002900A (ko) |
-
2005
- 2005-06-30 KR KR1020050058600A patent/KR20070002900A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7723768B2 (en) | Asymmetric recessed gate MOSFET and method for manufacturing the same | |
| KR100668862B1 (ko) | 리세스 채널 트랜지스터 및 그 형성방법 | |
| US7790551B2 (en) | Method for fabricating a transistor having a recess gate structure | |
| KR100842908B1 (ko) | 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법 | |
| US20060286757A1 (en) | Semiconductor product and method for forming a semiconductor product | |
| KR100668856B1 (ko) | 반도체 소자의 제조방법 | |
| US8067799B2 (en) | Semiconductor device having recess channel structure and method for manufacturing the same | |
| US8143127B2 (en) | Semiconductor device having asymmetric bulb-type recess gate and method for manufacturing the same | |
| US20070029616A1 (en) | Semiconductor integrated circuit device and method of fabricating the same | |
| KR100564434B1 (ko) | 리세스 게이트 및 그 제조 방법 | |
| US20060141694A1 (en) | Semiconductor device and method for fabricating the same | |
| US20080160698A1 (en) | Method for fabricating a semiconductor device | |
| US8658491B2 (en) | Manufacturing method of transistor structure having a recessed channel | |
| KR100691018B1 (ko) | 리세스 채널을 갖는 반도체 소자 및 그의 제조방법 | |
| KR100929635B1 (ko) | 수직형 트랜지스터 및 그의 형성방법 | |
| KR20060080718A (ko) | 반도체 소자의 형성 방법 | |
| KR20070002900A (ko) | 반도체 소자의 제조방법 | |
| KR100756815B1 (ko) | 트랜지스터의 제조 방법 | |
| KR100826981B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR101123796B1 (ko) | 반도체 소자의 제조방법 | |
| KR20060119354A (ko) | 리세스 게이트 전극 형성 방법 | |
| KR20050047659A (ko) | 리세스 채널 모오스 트렌지스터의 제조 방법 | |
| KR100792404B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100743656B1 (ko) | 모스펫 소자의 제조방법 | |
| KR100608384B1 (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |