KR20090042585A - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명은,반도체 기판의 리세스 게이트 형성 영역 및 소오스/드레인 형성 영역의 오버랩되는 반도체 기판 부분에 절연막이 형성된 것을 포함한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 게이트와 소오스/드레인 영역의 오버랩 구간에서 발생하는 전계 현상을 방지할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
현재 개발되고 있는 반도체 소자의 디자인 룰(design rule)이 감소됨에 따라 그에 대응해서 트랜지스터의 채널 길이(channel length)도 감소하고 있는 실정이다.
이러한 추세에서는, 2차원 구조인 평면 게이트를 갖는 트랜지스터로는 특정한 소자에서 요구하는 리프레쉬(refresh) 특성을 맞추기에는 한계가 있기 때문에, 현재에서는, 소자의 리프레쉬 특성을 향상시키기 위한 방안으로, 반도체기판의 활성영역 부분이 돌출된 형상의 돌기형 게이트(Fin Gate)를 갖는 트랜지스터에 대한 연구 및 개발이 진행중이다.
또한, 반도체 소자의 디자인 룰이 감소함에 따라 트랜지스터의 문턱전압을 확보하기 위하여 게이트 전극물질을 N+ 폴리실리콘에서 P+ 폴리실리콘으로 변화시 키고 있다.
이하에서는, 도 1a 및 도 1b를 참조하여 종래의 기술에 따른 P+ 폴리실리콘을 적용한 돌기형 게이트 구조를 갖는 트랜지스터의 제조방법을 간략하게 설명하도록 한다.
도 2a 및 도 2b는 도 1a 및 도 1b의 X-X'선 및 Y-Y'선에 따라 절단하여 도시한 단면도이다.
도 1a 및 도 2a를 참조하면, 반도체기판(100)에 공지된 공정에 따라 활성영역(110)을 한정하는 소자분리막(120)을 형성한 후, 상기 반도체기판의 활성영역(110)을 리세스(recess)하여 홈(170H)을 형성한다. 바람직하게, 메인 게이트가 형성되는 활성 영역(110) 부분을 리세스하여 홈(170H)을 형성한다.
그런다음, 상기 홈(170H)에 인접한 소자분리막(120)을 일정 두께 식각하여 활성 영역(110)을 돌출시킨다.
도 1b 및 도 2b를 참조하면, 상기 돌출된 활성 영역을 포함한 반도체 기판(100) 상에 게이트 절연막(130), P+ 폴리실리콘막(140)과 텅스텐 계열의 막(150) 및 게이트 하드마스크막(160)을 차례로 증착한 후, 이들을 식각하여 상기 홈(170H) 상에 돌기형 게이트(170)를 형성함과 아울러 소자분리막(120) 상에 패싱 게이트(171)을 형성한다.
그런다음, 상기 게이트가 형성된 반도체기판의 양측 내에 소오스/드레인영역(180,190)을 형성하여, 이로써 P+ 폴리실리콘 돌기형 게이트를 갖는 트랜지스터를 제조한다.
그러나, 전술한 바와 같은, 종래의 P+ 폴리실리콘을 적용한 돌기형 게이트는 P+ 폴리실리콘막(140)과 소오스/드레인영역(180,190), 바람직하게는, 홈(170H)에 형성된 P+ 폴리실리콘막(140)과 소오스영역(180) 간의 오버랩되는 부분(101)에서 일함수 차이로 인한 전계(Electric-Field)가 강하게 발생하고 있다.
이러한 현상은, 게이트에 유기된 누설 전류(Gate Induced Drain Leakage; 이하, "GIDL"이라 칭함) 현상을 크게 발생시키고, 그래서, 소자의 리프레쉬(refresh) 특성을 저하시키고 있다.
본 발명은 홈에 형성된 폴리실리콘막과 소오스/드레인 영역 간의 오버랩되는 부분에 절연막을 형성하여 전계가 발생하는 현상을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명은, 반도체 기판의 리세스 게이트 형성 영역 및 소오스/드레인 형성 영역의 오버랩되는 반도체 기판 부분에 절연막이 형성된 반도체 소자를 제공한다.
여기서, 상기 절연막은 상기 리세스 게이트 형성 영역과 소오스 형성 영역 부분이 오버랩되는 부분에 형성된 것을 포함한다.
상기 절연막은 소오스/드레인 형성 영역과 소자분리 영역 부분이 오버랩되는 부분에 절연막이 더 형성된 것을 포함한다.
상기 절연막은 소오스 형성 영역과 소자분리 영역 부분이 오버랩되는 부분에 형성된 것을 포함한다.
상기 절연막은 산화막인 것을 포함한다.
상기 절연막은 100∼1500Å 높이로 형성된 것을 포함한다.
상기 절연막은 10∼200Å 두께로 형성된 것을 포함한다.
상기 소오스/드레인 영역은 100∼1500Å 깊이로 형성된 것을 포함한다.
또한, 본 발명은 반도체 기판 내에 소자분리막을 형성하는 단계; 상기 소자분리막 형성된 반도체 기판의 리세스 게이트 형성 영역과 소오스 형성 영역과의 오버랩되는 반도체기판 부분을 식각하는 단계; 상기 식각된 반도체기판 부분에 절연막을 형성하는 단계; 상기 반도체기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈을 포함한 반도체기판 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 반도체 기판 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
여기서, 상기 리세스 게이트 형성 영역과 소오스 형성 영역과의 오버랩되는 반도체기판 부분을 식각하는 단계는, 상기 소자분리막 부분과 소오스 형성 영역과의 오버랩되는 반도체기판 부분을 식각하는 것을 포함한다.
상기 절연막은 산화막으로 형성하는 것을 포함한다.
상기 절연막은 100∼1500Å 높이로 형성하는 것을 포함한다.
상기 절연막은 10∼200Å 두께로 형성하는 것을 포함한다.
상기 홈을 형성하는 단계 후, 상기 게이트를 형성하는 단계 전, 상기 홈 양측에 인접한 소자분리막 부분을 식각하여 활성영역 부분을 돌출시키는 단계를 포함 한다.
상기 게이트를 형성하는 단계 후, 상기 소오스/드레인 영역을 형성하는 단계 전, 상기 게이트 양측 벽에 스페이서를 형성하는 단계를 포함한다.
상기 소오스/드레인 영역은 100∼1500Å 깊이로 형성하는 것을 포함한다.
게다가, 본 발명은 반도체기판 내에 소자분리막을 형성하는 단계; 상기 반도체기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계; 상기 홈을 포함한 반도체 기판 상에 게이트를 형성하는 단계; 상기 게이트 양측의 반도체기판 내에 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역이 형성된 반도체기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각함과 아울러 상기 소오스/드레인 영역 부분을 식각하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 식각된 소오스/드레인 영역 부분의 콘택홀 양측 벽에 절연막을 형성하는 단계; 및 상기 절연막이 형성된 콘택홀 내에 랜딩플러그콘택을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 홈을 형성하는 단계 후, 상기 게이트를 형성하는 단계 전, 상기 홈 양측에 인접한 소자분리막 부분을 식각하여 반도체 기판의 활성영역 부분을 돌출시키는 단계를 포함한다.
상기 게이트를 형성하는 단계 후, 상기 소오스/드레인 영역을 형성하는 단계 전, 상기 게이트 양측 벽에 스페이서를 형성하는 단계를 포함한다.
상기 소오스/드레인 영역은 100∼1500Å 깊이로 형성하는 것을 포함한다.
상기 콘택홀 형성시 상기 반도체기판의 소오스/드레인 영역이 100∼1500Å 깊이로 식각되는 것을 포함한다.
상기 절연막은 10∼200Å 두께로 형성하는 것을 포함한다.
본 발명은 게이트의 물질인 폴리실리콘막과 소오스/드레인 영역 간의 오버랩되는 부분에 절연막을 형성함으로써, 상기 폴리실리콘막과 소오스/드레인 영역 간의 오버랩되는 부분에서 일함수 차이로 인하여 발생하는 전계 현상을 방지할 수 있다.
따라서, 본 발명은 GIDL 특성을 개선시킬 수 있고, 그래서, 소자의 리프레쉬 특성을 향상시킬 수 있다.
본 발명은 반도체 기판의 리세스 게이트 영역과 소오스/드레인 영역의 오버랩되는 반도체기판 부분에 절연막을 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3은 본 발명에 따른 반도체 소자를 설명하기 위한 평면도 및 단면도이다.
도시된 바와 같이, 상기 반도체 소자는 양측 벽에 스페이서(391)를 구비하는 게이트(370)가 형성된 홈(370H) 부분과 소오스/드레인 영역(380,390) 부분, 바람직하게는, 상기 게이트의 물질인 폴리실리막(340)이 형성된 홈 부분(370H)과 소오스 영역(380) 부분의 오버랩되는 부분에 절연막(302)이 형성된다.
이처럼, 본 발명은 상기 홈(370H)에 형성된 게이트 물질인 폴리실리콘막과 소오스 영역(380)의 오버랩되는 부분에 절연막(302)이 형성됨으로써, 상기 폴리실리콘막(340) 부분과 소오스 영역(380)의 오버랩되는 부분에 전계를 완화시킬 수 있다.
미설명된 도면 부호 300은 반도체기판을, 320은 소자분리막을, 350은 텅스텐 계열의 막, 360은 하드마스크막을, 371은 패싱 게이트를 각각 나타낸다.
따라서, 본 발명은 전계가 발생함에 따라 나타나는 GIDL 현상을 방지할 수 있고, 그래서, 소자의 리프레쉬 특성을 향상시킬 수 있다.
자세하게, 도 4a 내지 도 4d 및 도 5a 내지 도 5d는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도 및 단면도로서, 이를 참조하여 설명하면 다음과 같다.
도 5a 내지 도 5d는 도 4a 내지 도 4d의 X-X'선에 따라 절단하여 도시한 단면도이다.
도 4a 및 도 5a를 참조하면, 게이트가 형성되는 리세스 게이트 형성 영역(303) 및 소오스/드레인 형성 영역(304,305)을 포함하는 활성영역(310) 및 소자분리영역을 갖는 반도체기판(500)의 소자분리영역 내에 소자분리막(320)을 형성한다.
그런다음, 상기 반도체기판의 활성영역(10) 부분이 돌출되도록 상기 리세스 게이트 형성 영역(503) 양측에 인접한 소자분리막(320) 부분을 식각한다.
다음으로, 상기 리세스 게이트 형성 영역(303)과 소오스 형성 영역(304)과의 오버랩되는 반도체기판(300) 부분을 노출시키는 감광막패턴(311)을 형성한다. 상기 감광막패턴(311)은 상기 리세스 게이트 형성 영역(303)과 소오스 형성 영역(304)과의 오버랩되는 반도체기판 부분을 노출시키는 바(bar) 형태로 형성한다.
도 4b를 및 도 5b를 참조하면, 상기 감광막패턴(311)에 의해 노출된 반도체기판 부분을 식각한다. 상기 반도체기판(300)은 10∼200Å의 폭과 100∼1500Å의 깊이만큼 식각된다.
상기 식각된 반도체기판을 포함한 반도체기판 상에 산화막 계열의 절연막(302)을 증착한 후, 상기 반도체기판 표면까지 에치백(etch-back)하여, 이를 통해, 리세스 게이트 형성 영역(303)과 소오스 영역(304)의 오버랩되는 부분에 절연막(302)을 형성한다.
상기 식각된 반도체기판 부분이 10∼200Å의 폭과 100∼1500Å의 깊이를 갖으므로, 상기 절연막(501)은 10∼200Å의 두께와 100∼1500Å의 높이로 형성된다.
도 4c를 및 5c를 참조하면, 상기 반도체기판의 리세스 게이트 형성 영역(303)을 식각하여 홈(370H)을 형성한 후, 상기 홈(370H) 양측에 인접한 소자분리막(320) 부분을 식각하여 활성영역(310) 부분을 돌출시킨다.
그런다음, 상기 홈(370H)을 포함한 반도체기판(300) 상에 게이트 절연막(330)과 폴리실리콘막(340) 및 텅스텐 계열의 막(350), 게이트 하드마스크막(360)을 차례로 형성한다. 상기 게이트 절연막(330)은 산화막 계열의 막으로 형성하고, 상기 폴리실리콘막(340)은 P+ 폴리실리콘막으로 형성하며, 상기 게이트 하드마스크막(360)은 질화막 계열의 막으로 형성한다.
그런다음, 상기 게이트 하드마스크막(360)과 텅스텐 계열의 막(50) 및 폴리 실리콘막(340), 게이트 절연막(330)을 식각하여 상기 홈(370H)을 포함한 반도체기판 상에 게이트(372)를 형성한다.
바람직하게, 상기 홈(370H) 상에는 메인 게이트(370)가 형성되고, 상기 소자분리막(320) 상에는 패싱 게이트(371)가 형성된다.
도 4d를 및 5d를 참조하면, 상기 게이트(372) 양측 벽에 스페이서(391)를 형성한 후, 상기 스페이서(391)가 형성된 게이트(372) 양측의 반도체기판 내에 소오스/드레인 영역(380,390)을 형성한다. 상기 소오스/드레인 영역(380,390)은 100∼1500Å 깊이로 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 제1실시예에 따른 반도체 소자를 제조한다.
한편, 상기 감광막패턴(311)은 상기 홈(370H) 부분과 소오스 영역(380)의 오버랩되는 부분만을 노출시키는 형태로 형성하는 것에 한정되지 않으며, 도 6의 (a)에 도시된 바와 같이, 상기 감광막패턴(311)은 상기 홈(370H) 부분과 소오스 영역(380)의 오버랩되는 부분을 포함한 지그재그 타입으로 형성되거나, 또는, 도 6의 (b)에 도시된 바와 같이, 상기 감광막패턴(311)은 상기 홈(370H) 부분과 소오스 영역(380)의 오버랩되는 부분 및 상기 소자분리막(320)과 소오스 영역(380)의 오버랩되는 부분을 포함한 라인 타입으로 형성된다.
상기 감광막패턴을 지그재그 타입으로 형성한 경우에는, 상기 홈 부분과 소오스 영역의 오버랩되는 반도체기판 부분에 식각이 이루어지게 지면서, 도 4b에서 도시된 바와 같이, 홈 부분(370H)과 소오스 영역(380)의 오버랩된 부분에 절연 막(302)이 형성된다.
그리고, 상기 감광막패턴(311)을 라인 타입으로 형성한 경우에는, 도 7에 도시된 바와 같이, 홈 부분(370H)과 소오스 영역(380)의 오버랩되는 부분 및 상기 소자분리막(320)과 소오스 영역(380)의 오버랩되는 반도체기판 부분에 식각이 이루어지게 되면서, 상기 홈 부분(370H)과 소오스 영역(380) 및 상기 소자분리막(320) 부분과 소오스 영역(380)의 오버랩된 부분에 절연막(302)이 형성된다.
상기에 전술한 바와 같이, 본 발명은 상기 홈 부분(370H) 및 소오스/드레인 영역, 바람직하게는, 상기 홈에 형성된 P+ 폴리실리콘막(340) 부분과 소오스영역(380)의 오버랩되는 부분에 상기 절연막(302)을 형성함으로써, 상기 P+ 폴리실리콘막(340)과 소오스영역(380) 간의 오버랩되는 부분에서 일함수 차이로 인해 발생하는 전계 현상을 방지할 수 있게 된다.
따라서, 본 발명은 GIDL 현상을 개선시킬 수 있고, 그래서, 소자의 리프레쉬 특성을 향상시킬 수 있다.
한편, 도 8a 및 도 8c, 도 9a 및 도 9b는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도 및 단면도로서, 이를 참조하여 설명하면 다음과 같다.
도 9a 및 도 9b는 도 8a 및 도 8b의 X-X'선을 따라 절단하여 도시한 단면도이다.
도 8a 및 도 9a를 참조하면, 리세스 게이트 형성 영역 및 소오스/드레인 형성 영역을 포함하는 활성영역(810) 및 소자분리영역을 갖는 반도체기판(800)의 소 자분리영역 내에 소자분리막(820)을 형성한다.
그런다음, 상기 반도체기판(800)의 리세스 게이트 형성 영역을 식각하여 홈(870H)을 형성한 후, 상기 홈(870H) 양측에 인접한 소자분리막(820) 부분을 식각하여 활성영역(810) 부분을 돌출시킨다.
다음으로, 상기 홈(870H)을 포함한 반도체기판(800) 상에 게이트 절연막(830)과 폴리실리콘막(840) 및 텅스텐 계열의 막(850), 게이트 하드마스크막(860)을 차례로 형성한다. 상기 게이트 절연막(830)은 산화막 계열의 막으로 형성하고, 상기 폴리실리콘막(840)은 P+ 폴리실리콘막으로 형성하며, 상기 게이트 하드마스크막(860)은 질화막 계열의 막으로 형성한다.
이어서, 상기 게이트 하드마스크막(860)과 텅스텐 계열의 막(850) 및 폴리실리콘막(840), 게이트 절연막(830)을 식각하여 상기 홈(870H)을 포함한 반도체기판 상에 게이트(872)를 형성한다. 바람직하게, 상기 홈(870H) 상에는 메인 게이트(870)가 형성되고, 상기 소자분리막(820) 상에는 패싱 게이트(871)가 형성된다.
계속해서, 상기 게이트(872) 양측 벽에 스페이서(891)를 형성한 후, 상기 스페이서(891)가 형성된 게이트(872) 양측의 반도체 기판 내에 소오스/드레인 영역(880,890)을 형성한다. 상기 소오스/드레인 영역(880,890)은 100∼1500Å 깊이로 형성한다.
도 8b를 참조하면, 상기 소오스/드레인 영역(880,890)이 형성된 반도체기판 상에 게이트를 덮도록 층간절연막(891)을 형성한 후, 상기 층간절연막(891)을 식각함과 아울러 상기 반도체기판의 상기 소오스/드레인 영역(880,890) 부분을 식각하 여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성한다. 상기 소오스/드레인 영역(880,890) 부분의 식각은 100∼1500Å 깊이가 식각되어지도록 수행한다.
그런다음, 상기 콘택홀이 형성된 반도체기판에 산화공정을 수행하여 상기 콘택홀의 표면 상에 10∼200Å 두께를 갖는 산화막(802)을 형성한 후, 상기 콘택홀에서 식각된 소오스/드레인 영역(880,890) 부분의 양측 부분에만 산화막(802)이 존재하도록 상기 산화막을 버티컬 식각(vertical etch)한다.
상기 식각된 소오스/드레인 영역 부분의 양측 부분의 존재하는 산화막(802)은 10∼200Å 두께와 100∼1500Å 깊이를 갖게 된다.
즉, 상기 소자분리막(820) 부분과 소오스 영역(880)의 오버랩되는 부분과 상기 홈(870H) 영역과 소오스/드레인 영역(880,890) 부분에 10∼200Å 두께와 100∼1500Å 깊이를 갖는 산화막(802)이 형성된다.
다음으로, 상기 산화막(802)이 형성된 콘택홀을 포함한 반도체기판 상에 도전물질을 증착한 후, 상기 도전물질을 평탄화시켜 상기 절연막(802)이 형성된 콘택홀 내에 랜딩플러그콘택(892)을 형성한다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 제2실시예에 따른 반도체 소자를 제조한다.
전술한 바와 같이, 본 발명은 홈 부분(870H)과 소오스/드레인 영역(880,890)의 오버랩되는 부분, 바람직하게는, 상기 홈(870H)에 형성된 P+ 폴리실리콘막(840)과 소오스/드레인 영역(880,890)의 오버랩되는 부분 및 상기 소자분리막(820) 부분과 소오스 영역(880)의 오버랩되는 부분에 산화막(802)을 형성함으로써, 상기 P+ 폴리실리콘막(840)과 소오스영역(880) 간의 오버랩되는 부분에서 일함수 차이로 인해 발생하는 전계 현상을 방지할 수 있게 된다.
따라서, 본 발명은 GIDL 현상을 개선시킬 수 있고, 그래서, 소자의 리프레쉬 특성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 및 도 1b는 종래 기술에 따른 P+ 폴리 돌기형 게이트를 적용한 트랜지스터의 제조방법을 설명하기 위한 공정별 평면도.
도 2a 및 도 2b는 종래 기술에 따른 P+ 폴리 돌기형 게이트를 적용한 트랜지스터의 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명에 따른 반도체 소자를 도시한 단면도.
도 4a 내지 4d는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도.
도 5a 내지 5d는 본 발명의 제1실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 6은 본 발명에 따른 감광막 패턴 형성방법을 나타낸 평면도.
도 7은 본 발명에 따른 감광막 패턴에 의해 형성된 절연막을 나타낸 평면도.
도 8a 및 도 8b는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도.
도 9a 및 도 9b는 본 발명의 제2실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
300,800: 반도체기판 302,802: 절연막
311,811: 감광막패턴 303: 홈 형성 영역
304: 소오스 형성 영역 305: 드레인 형성 영역
310,810: 활성영역 320,820: 소자분리막
330,830: 게이트 절연막 340,840: 폴리실리콘막
350,850: 텅스텐 계열의 막 360,860: 게이트 하드마스크막
370,870: 메인 게이트 371,871: 패싱 게이트
372,582: 게이트 380,880: 소오스 영역
390,890: 드레인 영역 391,891: 스페이서
391,891: 층간절연막 392,892: 랜딩플러그콘택
Claims (22)
- 반도체 기판의 리세스 게이트 형성 영역 및 소오스/드레인 형성 영역의 오버랩되는 반도체 기판 부분에 절연막이 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 절연막은 상기 리세스 게이트 형성 영역과 소오스 형성 영역 부분이 오버랩되는 부분에 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 절연막은 소오스/드레인 형성 영역과 소자분리 영역 부분이 오버랩되는 부분에 절연막이 더 형성된 것을 특징으로 하는 반도체 소자.
- 제 3 항에 있어서,상기 절연막은 소오스 형성 영역과 소자분리 영역 부분이 오버랩되는 부분에 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항 또는 제 3 항에 있어서,상기 절연막은 산화막인 것을 특징으로 하는 반도체 소자.
- 제 1 항 또는 제 3 항에 있어서,상기 절연막은 100∼1500Å 높이로 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항 또는 제 3 항에 있어서,상기 절연막은 10∼200Å 두께로 형성된 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 소오스/드레인 영역은 100∼1500Å 깊이로 형성된 것을 특징으로 하는 반도체 소자.
- 반도체 기판 내에 소자분리막을 형성하는 단계;상기 소자분리막 형성된 반도체 기판의 리세스 게이트 형성 영역과 소오스 형성 영역과의 오버랩되는 반도체기판 부분을 식각하는 단계;상기 식각된 반도체기판 부분에 절연막을 형성하는 단계;상기 반도체기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계;상기 홈을 포함한 반도체기판 상에 게이트를 형성하는 단계; 및상기 게이트 양측의 반도체 기판 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 리세스 게이트 형성 영역과 소오스 형성 영역과의 오버랩되는 반도체기판 부분을 식각하는 단계는, 상기 소자분리막 부분과 소오스 형성 영역과의 오버랩되는 반도체기판 부분을 식각하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 절연막은 100∼1500Å 높이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 절연막은 10∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 홈을 형성하는 단계 후, 상기 게이트를 형성하는 단계 전, 상기 홈 양 측에 인접한 소자분리막 부분을 식각하여 반도체 기판의 활성영역 부분을 돌출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 게이트를 형성하는 단계 후, 상기 소오스/드레인 영역을 형성하는 단계 전, 상기 게이트 양측 벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 소오스/드레인 영역은 100∼1500Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체기판 내에 소자분리막을 형성하는 단계;상기 소자분리막 형성된 반도체기판의 리세스 게이트 형성 영역을 식각하여 홈을 형성하는 단계;상기 홈을 포함한 반도체 기판 상에 게이트를 형성하는 단계;상기 게이트 양측의 반도체기판 내에 소오스/드레인 영역을 형성하는 단계;상기 소오스/드레인 영역이 형성된 반도체기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각함과 아울러 상기 소오스/드레인 영역 부분을 식각하 여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계;상기 식각된 소오스/드레인 영역 부분의 콘택홀 양측 벽에 절연막을 형성하는 단계; 및상기 절연막이 형성된 콘택홀 내에 랜딩플러그콘택을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 홈을 형성하는 단계 후, 상기 게이트를 형성하는 단계 전, 상기 홈 양측에 인접한 소자분리막 부분을 식각하여 반도체 기판의 활성영역 부분을 돌출시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 게이트를 형성하는 단계 후, 상기 소오스/드레인 영역을 형성하는 단계 전, 상기 게이트 양측 벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 소오스/드레인 영역은 100∼1500Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 콘택홀 형성시 상기 반도체기판의 소오스/드레인 영역이 100∼1500Å 깊이로 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 절연막은 10∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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