TWI736929B - 半導體裝置及其製造方法 - Google Patents

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Abstract

實施型態係提供能夠降低插塞不良的半導體裝置。 若藉由一實施型態時，半導體裝置具備基板，和被設置在上述基板之上方的第1配線層，和被設置在上述第1配線層之上方的第2配線層，和被設置在上述第1及第2配線層上之第1絕緣膜。並且，上述裝置具備第2絕緣膜，其係被設置在上述第1絕緣膜內，且在垂直於上述基板之表面之第1方向，被設置在與上述第1配線層之至少一部分和上述第2配線層之至少一部分重疊的位置上，且該第2絕緣膜包含被設置在較上述第2配線層之端部之上面更高之位置的第1部分，和被設置在較上述第2配線層之上述端部之上面更低之位置的第2部分。並且，上述裝置具備插塞，該插塞係隔著上述第2絕緣膜而被設置在上述第1絕緣膜內，且被設置在上述第2配線層之上述端部之上面上，與上述第2配線層電性連接。

Description

半導體裝置及其製造方法
本發明之實施形態係關於半導體裝置及其製造方法。 本申請享有以日本專利申請第2019-48648號(申請日：2019年3月15日)為基礎申請的優先權。本申請藉由參照該基礎申請包含基礎申請之全部內容。
於配線上形成接觸孔或導孔之時，有通孔未到達配線，或通孔到達別的配線之情形。在此情況，接觸插塞或導孔插塞會成為不良。
實施型態係提供能夠降低插塞不良的半導體裝置及其製造方法。 若藉由一實施型態時，半導體裝置具備基板，和被設置在上述基板之上方的第1配線層，和被設置在上述第1配線層之上方的第2配線層，和被設置在上述第1及第2配線層上之第1絕緣膜。並且，上述裝置具備第2絕緣膜，其係被設置在上述第1絕緣膜內，且在垂直於上述基板之表面之第1方向，被設置在與上述第1配線層之至少一部分和上述第2配線層之至少一部分重疊的位置上，且該第2絕緣膜包含被設置在較上述第2配線層之端部之上面更高之位置的第1部分，和被設置在較上述第2配線層之上述端部之上面更低之位置的第2部分。並且，上述裝置具備插塞，該插塞係隔著上述第2絕緣膜而被設置在上述第1絕緣膜內，且被設置在上述第2配線層之上述端部之上面上，與上述第2配線層電性連接。
以下，參照圖面說明本發明之實施形態。在圖1至圖10中，對相同或類似的構成標示相同符號，省略重複說明。 (第1實施型態) 圖1為表示第1實施型態之半導體裝置之構造的剖面圖。圖1之半導體裝置具備三次元記憶體。 圖1之半導體裝置具備基板1、第1層間絕緣膜2、源極側導電側3、第2層間絕緣膜4、複數配線層5、複數絕緣層6、覆蓋絕緣膜7、汲極側導電層8、第3層間絕緣膜9、第4層間絕緣膜10、區塊絕緣膜11、電荷蓄積層12、穿隧絕緣膜13、通道半導體層14、核心絕緣膜15、複數接觸插塞16。 基板1為例如矽基板等之半導體基板。圖1表示與基板1之表面平行且互相垂直之X方向及Y方向，和垂直於基板1之表面的Z方向。在本說明書中，將+Z方向視為上方向，將-Z方向視為下方向。即使-Z方向與重力方向一致亦可，即使不與重力方向一致亦可。 第1層間絕緣膜2被形成在基板1內所形成的擴散層L上。源極側導電層3被形成在第1層間絕緣膜2上。第2層間絕緣膜4被形成在源極側導電層3上。 複數配線層5和複數絕緣層6被交替疊層在第2層間絕緣膜4上。各配線層5係藉由例如氮化鈦膜等之阻障金屬層，和鎢層等之配線材層形成，作為字元線或選擇線而發揮功能。配線層5之層數為例如64層以上。各絕緣層6為例如氧化矽膜。絕緣層6之層數為例如64層以上。圖1為表示貫通配線層5及絕緣層6之複數記憶孔M，和被形成在配線層5及絕緣層6之階段區域上之複數接觸孔H。 覆蓋絕緣膜7被形成在該些配線層5及絕緣層6上。汲極側導電層8係以與階段區域鄰接之方式被形成在覆蓋絕緣膜7上。第3層間絕緣膜9係以埋入階段區域上之空間之方式被形成在覆蓋絕緣膜7上。第4層間絕緣膜10被形成在汲極側導電層8及第3層間絕緣膜9上。 區塊絕緣膜11、電荷蓄積層12及穿隧絕緣膜13係依序被形成在貫通第1層間絕緣膜2、源極側導電層3、第2層間絕緣膜4、配線層5、絕緣層6、覆蓋絕緣膜7、汲極側導電層8及第4層間絕緣膜10之記憶孔M的側面。區塊絕緣層11為例如氧化矽膜。電荷蓄積層12為例如氮化矽膜。穿隧絕緣層13為例如氧化矽膜。另外，即使電荷蓄積層12為多晶矽層等之半導體層亦可。 通道半導體層14和核心絕緣膜15係在記憶孔M內隔著區塊絕緣膜11、電荷蓄積層12及穿隧絕緣膜13而依序被形成。通道半導體層14係例如多晶矽層，與基板1電性連接。核心絕緣層15為例如氧化矽膜。 記憶孔M內之該些層被形成例如下述般。首先，在記憶孔M之側面及底面，依序形成區塊絕緣膜11、電荷蓄積層12及穿隧絕緣膜13。接著，從記憶孔M之底面除去穿隧絕緣膜13、電荷蓄積層12及區塊絕緣膜11。接著，在記憶孔M內依序形成通道半導體層14和核心絕緣膜15。如此一來，在各記憶孔M內形成複數記憶體單元。 複數接觸插塞16被形成貫通覆蓋絕緣膜7、第3層間絕緣膜9及第4層間絕緣膜10之複數接觸孔H內。該些接觸插塞16與互相不同的配線層5電性連接。各接觸插塞16藉由例如氮化鈦膜等之阻障金屬層，和鎢層等之插塞材層而形成。 圖2為表示與第1實施型態解決之課題有關的半導體裝置之製造工程之一工程的剖面圖。 圖2表示在配線層5及絕緣層6之階段區域上形成複數接觸孔H之後立即的剖面。但是，圖2之階段區域之方向記載為與圖1之階段區域之方向相反的方向。各接觸孔H之形狀在圖1中為非錐狀，但是即使如圖2所示般為錐狀亦可。再者，圖2所示之層間絕緣膜21與上述覆蓋絕緣膜7、第3層間絕緣膜9及第4層間絕緣膜10對應。層間絕緣膜21為第1絕緣膜之例。 圖2表示4個配線層5a~5d作為配線層5，表示3個接觸孔Ha~Hc作為接觸孔H。配線層5a~5d係依配線層5d、5c、5b、5a之順序而被形成在上述基板1上方。並且，接觸孔Ha、Hb、Hc分別被形成在朝向配線層5a、5b、5c而延伸的位置。 在此，該些接觸孔H產生以符號P1及P2表示的不良狀況。符號P1表示接觸孔Ha未達配線層5a之不良狀況。當在該接觸孔Ha內形成接觸插塞16時，則產生開路不良。另外，符號P2表示接觸孔Hb被形成在從配線層5b之上面凸出之位置，接觸孔Hb不僅到達配線層5b，也到達至配線層5c之不良狀況。當在該接觸孔Hb內形成接觸插塞16時，則產生洩漏不良。 一般而言，當將接觸孔H之孔徑設定成較小時，容易產生符號P1之不良狀況。但是，為了抑制符號P1之不良狀況，當將接觸孔H之孔徑設定成較大時，容易產生符號P2之不良情況。於是，要求能夠抑制雙方之不良狀況的手法。 圖3為表示第1實施型態之半導體裝置之製造工程之一工程的剖面圖。 圖3表示在配線層5及絕緣層6之階段區域上形成複數接觸孔H之後，立即在接觸孔H內形成有絕緣膜22之後的剖面。絕緣膜22為第2絕緣膜之例。 在本實施型態中，將接觸孔H之孔徑設定成較大。依此，雖然可以抑制符號P1之不良狀況，但有可能產生符號P2之不良情況。但是，若藉由本實施型態，藉由在接觸孔H內形成絕緣膜22，能夠消除符號P2之不良情況。以下，以接觸孔Hc為例說明接觸孔H之詳細。 接觸孔Hc在Z方向被形成在與配線層5c和配線層5d重疊之位置上。即是，接觸孔Hc位於配線層5c和配線層5d之正上方。因此，接觸孔Hc不僅到達配線層5c也到達至配線層5d。接觸孔Hc位於配線層5c之端部之正上方和配線層5d之端部以外之部分的正上方。其結果，接觸孔Hc包含被設置在較配線層5c之端部之上面更高之位置的第1區域H1，和被設置在較配線層5c之端部之上面更低之位置的第2區域H2。當在該第2區域H2內形成接觸插塞16而接觸插塞16與接觸於配線層5d時，則產生洩漏不良。 於是，在本實施型態中，在接觸孔Hc內形成絕緣膜22，以絕緣膜22埋入第2區域H2之至少一部分。而且，從配線層5c之端部之上面除去絕緣膜22之後，在接觸孔Hc內形成接觸插塞16。依此，可以將該接觸插塞16與配線層5c電性連接，可以與配線層5d電性絕緣。圖3表示從配線層5c之端部之上面除去絕緣膜22之後立即的剖面。如此一來，若藉由本實施型態時，藉由在接觸孔Hc內形成絕緣膜22，能夠抑制洩漏不良。配線層5d、5c分別為第1及第2配線層之例。 接觸孔Hc內之絕緣膜22包含位於第1區域H1內之部分(第1部分)，和位於第2區域H2內之部分(第2部分)。絕緣膜22之第1部分係在接觸孔Hc之第1區域H1中被形成在層間絕緣膜21之側面。絕緣膜22之第2部分係在接觸孔Hc之第2區域H2內，被形成在層間絕緣膜21之側面或配線層5c或其下方的絕緣層6之側面或配線層5d之上面。絕緣膜22之第1部分在Z方向被設置在與配線層5c和配線層5d重疊之位置上，絕緣膜22之第2部分在Z方向被設置在與配線層5d重疊之位置上。因本實施型態之接觸孔Hc到達至配線層5d，故絕緣膜22之第2部分與配線層5d之上面相接。 圖3係表示絕緣膜22之膜厚W1，和在配線層5c之端部之上面之高度的絕緣膜22之第2部分之寬度L1。圖3之寬度L1相當於配線層5c之端部和接觸孔Hc之側面之間的X方向之距離。在本實施型態中，以膜厚W1設定成寬度L1之2分之1以上為佳(W1≧L1/2)。若將膜厚W1設定成寬度L1之2分之1以上時，能夠以絕緣膜22埋入第2區域H2之全體。圖3表示第2區域H2之幾乎全體被絕緣膜22埋入的樣子。圖3表示殘留在第2區域H2內之絕緣膜22之上面的接縫S。 圖4及圖5為表示第1實施型態之半導體裝置之製造方法的剖面圖。 首先，如圖1所示般，在基板1上依序形成第1層間絕緣膜2、源極側導電層3及第2層間絕緣膜4之後，在第2層間絕緣膜4上交替形成複數配線層5和複數絕緣層6(圖4(a))。接著，形成配線層5及絕緣層6之階段區域，在配線層5及絕緣層6上形成層間絕緣膜21，藉由蝕刻在層間絕緣膜21內形成複數接觸孔H(圖4(a))。層間絕緣膜21例如藉由成為層間絕緣膜21之材料的塗佈液之塗佈等而形成。 即使配線層5藉由例如下述般之置換工程而形成亦可。首先，在第2層間絕緣膜4上交替形成複數犧牲層和複數絕緣層6。各犧牲層為例如氮化矽膜。接著，藉由濕蝕刻除去犧牲層，在絕緣層6間形成複數空洞。接著，在該些空洞內形成配線層5。依此，交替包含複數配線層5和複數絕緣層6之疊層膜被形成在第2層間絕緣膜4上。 圖4(a)與圖3相同表示配線層5a~5d和接觸孔Ha~Hc。接觸孔Ha~Hc不僅到達配線層5a~5c也分別到達至配線層5b~5d。因此，當在該接觸孔Ha~Hc內形成接觸插塞16時，則產生洩漏不良。於是，在之後的工程中，採用在圖3中說明的方法。 接著，在基板1之全面形成絕緣膜22(圖4(b))。其結果，在接觸孔H內形成絕緣膜22。絕緣膜22為例如氧化矽膜。絕緣膜22即使以與層間絕緣膜21之至少一部分相同的絕緣材料形成亦可，即使以與層間絕緣膜21不同之絕緣材料形成亦可。因本實施型態之絕緣膜22正形地被形成在接觸孔H內，故接觸孔H之表面被絕緣膜22覆蓋，接觸孔H之中心部分維持空洞之狀態而殘留。絕緣膜22係藉由例如CVD(Chemical Vapor Deposition)而形成。 圖4(b)與圖3相同表示接觸孔Hc之第1區域H1和第2區域H2。在圖4(b)之工程中，以將絕緣膜22之膜厚W1設定成上述寬度L1之2分之1以上為佳(參照圖3)。依此，能夠以絕緣膜22埋入第2區域H2之全體。此針對其他的接觸孔Ha、Hb也相同。 接著，從配線層5a~5c之端部之上面除去絕緣膜22(圖5(a))。依此，配線層5a~5c之端部之上面露出至接觸孔Ha~Hc內。絕緣膜22藉由例如RIE(Reactive Ion Etching)被除去。 接著，在接觸孔H內形成接觸插塞16(圖5(b))。圖5(b)表示在接觸孔Ha~Hc內隔著絕緣膜22而分別被形成的接觸插塞16a~16c。接觸插塞16a~16c分別被形成在配線層5a~5c之端部之上面上，與配線層5a~5c電性連接。再者，接觸插塞16a~16c分別藉由絕緣膜22與配線層5b~5d電性絕緣。 之後，在基板1上形成各種配線層或層間絕緣膜。如此一來，製造出圖1之半導體裝置。 如上述般，以圖4(a)之工程，接觸孔Ha~Hc不僅到達配線層5a~5c也分別到達至配線層5b~5d。如此之構造能夠藉由例如接下來的兩個態樣實現。以下，以接觸孔Hc為例說明該些態樣。 在第1態樣中，以圖4(a)之工程刻意地在配線層5c、5d之正上方形成接觸孔Hc。在此情況，於接觸孔Hc之形成後，在接觸孔Hc內形成絕緣膜22(圖4(b))。依此，能夠防止接觸孔Hc內之接觸插塞16被電性連接於配線層5d之情形。 在第2態樣中，以圖4(a)之工程非刻意性地在配線層5c、5d之正上方形成接觸孔Hc。在此情況，於接觸孔Hc之形成後，以檢查接觸孔Hc是否到達至配線層5d為佳。而且，在取得接觸孔Hc到達至配線層5d之檢查結果之情況，在接觸孔Hc內形成絕緣膜22(圖4(b))。依此，能夠防止接觸孔Hc內之接觸插塞16被電性連接於配線層5d之情形。如此之檢查能夠藉由接觸孔Hc之SEM(Scanning Electron Microscope)畫像確認接觸孔Hc是否到達至配線層5d來實現。 圖6為表示第1實施型態之半導體裝置之構造之詳細的剖面圖。 圖6表示配線層5a~5c之端部E，和該些端部E之側面S。各個配線層5a~5c之上面包含端部E之上面亦即第1上面S1，和其他上面亦即第2上面S2。在圖5(b)之工程中，藉由RIE除去絕緣膜22之時，有端部E之上面由於過度蝕刻而凹陷之情況。圖6表示端部E之上面凹陷之樣子。依此，第1上面S1位於較第2上面S2更低的位置。 各個配線層5a~5c之側面S被絕緣膜22覆蓋。該絕緣膜22之上面與端部E之上面皆由於過度蝕刻而凹陷。 如上述般，在本實施型態中，在接觸孔H內隔著絕緣膜22而形成接觸插塞16。依此，若藉由本實施型態時，能夠降低開路不良或洩漏不良等之接觸插塞16之不良。 (第2實施型態) 圖7為表示與第2實施型態解決之課題有關的半導體裝置之製造工程之一工程的剖面圖。 圖7表示被形成在上述基板1之上方的配線層31，和被形成在配線層31之上方的配線層32，和被形成在該些配線層31、32之層間絕緣膜33。配線層31、32係例如金屬層，層間絕緣膜33係例如氧化矽膜。配線層31係第1配線層之例，配線層32係第2配線層之例，層間絕緣膜33係第1絕緣膜之例。 圖7表示配線層31所含的兩條配線31a、31b，和配線層32所含的兩條配線32a、32b。雖然該些配線31a、31b、32a、32b皆在Y方向延伸，但是即使在其他方向延伸亦可。例如，即使配線31a、31b在X方向延伸，配線32a、32b在Y方向延伸亦可。 圖7表示在層間絕緣膜33內形成有配線層32用之複數導孔V之後立即的剖面。該些導孔V包含配線32a用之導孔Va，和配線32b用之導孔Vb。 即使關於該些導孔V亦能獲得與上述接觸孔H相同的不良狀況。在圖7中，導孔Va被形成在配線32a之上面凸出的位置，導孔Va之一部分朝向配線層31延伸。而且，在導孔Va之該一部分的正下方存在配線31a之上面。依此，導孔Va之該部分有可能到達至配線31a。當導孔Va到達至配線31a時，則在導孔Va內之導孔插塞產生洩漏不良。再者，即使導孔Va未到達至配線31a，當延伸至配線31a之上面附近時，則在導孔Va內之導孔插塞之底部產生耐壓不足。此針對導孔Vb也相同。 圖8為表示第2實施型態之半導體裝置之製造工程之一工程的剖面圖。 圖8表示在層間絕緣膜33內形成導孔V後，在導孔V內形成有絕緣膜34之後立即的剖面。絕緣膜34為例如氧化矽膜。絕緣膜34為第2絕緣膜之例。 在本實施型態中，將導孔V之孔徑設定成較大。依此，雖然可以抑制導孔V內之導孔插塞之開路不良，但是有可能產生導孔V內之導孔插塞之洩漏不良，或在導孔Va內之導孔插塞之底部的耐壓不足。但是，若藉由本實施型態，藉由在接觸孔H內形成絕緣膜34，能夠消除該些問題。以下，以導孔Vb為例說明導孔V之詳細。 導孔Vb在Z方向被形成在與配線32b及配線31b重疊之位置。即是，導孔Vb位於配線32b和配線31b之正上方。因此，導孔Vb延伸至配線31b之上面附近。導孔Vb位於配線32b之端部之正上方和配線層31b之端部以外之部分的正上方。其結果，導孔Vb包含被設置在較配線32b之端部之上面更高之位置的第1區域V1，和被設置在較配線32b之端部之上面更低之位置的第2區域V2。當在該第2區域V2內形成導孔插塞時，則產生耐壓不足。 於是，在本實施型態中，在導孔Vb內形成絕緣膜34，以絕緣膜34埋入第2區域V2之至少一部分。而且，從配線32b之端部之上面除去絕緣膜34之後，在導孔Vb內形成導孔插塞。依此，可以將該導孔插塞與配線32b電性連接，可以與配線31b電性絕緣。圖8表示從配線32b之端部之上面除去絕緣膜34之後立即的剖面。如此一來，若藉由本實施型態時，藉由在導孔Vb內形成絕緣膜34，能夠抑制洩漏不良或耐壓不足。 導孔Vb內之絕緣膜34包含位於第1區域V1內之部分(第1部分)，和位於第2區域V2內之部分(第2部分)。絕緣膜34之第1部分係在接觸孔Vb之第1區域V1中被形成在層間絕緣膜33之側面。絕緣膜34之第2部分係在接觸孔Vb之第2區域V2內被形成在層間絕緣膜33之側面。絕緣膜34之第1部分在Z方向被設置在與配線32b和配線31b重疊之位置上，絕緣膜34之第2部分在Z方向被設置與配線31b重疊之位置。 圖8係表示絕緣膜34之膜厚W2，和在配線32b之端部之上面之高度的絕緣膜34之第2部分之寬度L2。圖8之寬度L2相當於配線層32b之端部和導孔Vb之側面之間的X方向之距離。在本實施型態中，以膜厚W2設定成寬度L2之2分之1以上為佳(W2≧L2/2)。若將膜厚W2設定成寬度L2之2分之1以上時，則能夠以絕緣膜34埋入第2區域V2之全體。圖8表示第2區域V2之全體被絕緣膜34埋入的樣子。 圖9及圖10為表示第2實施型態之半導體裝置之製造方法的剖面圖。 首先，在上述基板1之上方形成配線層31，在配線層31之上方形成配線層32(圖9(a))。層間絕緣膜33與形成配線層31、32之工程同時或於配線層31、32之形成後被形成。其結果，形成覆蓋配線層31、32之層間絕緣膜33。接著，在層間絕緣膜33內藉由蝕刻形成複數導孔V(圖9(a)僅表示導孔Va)(圖9(a))。層間絕緣膜33例如藉由成為層間絕緣膜33之材料的塗佈液之塗佈等而形成。 接著，在基板1之全面形成絕緣膜34(圖9(b))。其結果，在接觸孔V內形成絕緣膜34。絕緣膜34即使以與層間絕緣膜33之至少一部分相同的絕緣材料形成亦可，即使以與層間絕緣膜33不同之絕緣材料形成亦可。因本實施型態之絕緣膜34正形地被形成在導孔V內，故導孔V之表面被絕緣膜34覆蓋，導孔V之中心部分維持空洞之狀態而殘留。絕緣膜34藉由例如CVD被形成。在圖9(b)之工程中，以將絕緣膜34之膜厚W2設定成上述寬度L2之2分之1以上為佳(參照圖8)。 接著，從配線32a之端部之上面(及配線32b之端部之上面(以下相同))除去絕緣膜34(圖10(a))。依此，配線32a之端部之上面露出至導孔Va內。絕緣膜34藉由例如RIE被除去。 接著，在各個接觸孔V內形成導孔插塞35(圖10(b))。圖10(b)表示在導孔Va內隔著絕緣膜34被形成的導孔插塞35a。導孔35a被形成在配線32a之端部之上面上，被電性連接於配線32a。再者，導孔插塞35a藉由絕緣膜34與配線31a電性絕緣。各導孔插塞35藉由例如氮化鈦膜等之阻障金屬層，和鎢層等之插塞材層而形成。 之後，在基板1上形成各種配線層或層間絕緣膜。如此一來，製造出本實施型態之半導體裝置。 如上述般，在本實施型態中，在導孔V內隔著絕緣膜34而形成導孔插塞35。依此，若藉由本實施型態時，能夠降低開路不良、洩漏不良、耐壓不足等之接觸插塞35之不良。 另外，本實施型態之導孔V或導孔插塞35亦能夠適用於三次元記憶體以外之半導體裝置。再者，在圖6中說明的凹陷即使在本實施型態之配線32a、32b之上面也會發生。 以上，雖然說明本發明之幾個實施型態，但是該些實施型態透過舉例之方式來表呈現，並無限定發明之範圍的意圖。在本說明書中說明的新穎裝置及方法可以藉由其他各種型態來實施。再者，對於在本說明書中說明的裝置及方法之型態，可以在不脫離發明之主旨的範圍內，進行各種省略、置換、變更。所附申請專利範圍及與此均等之範圍意圖包含發明的範圍或要旨所含的如此形態和變形例。
1:基板 2:第1層間絕緣膜 3:源極側導電層 4:第2層間絕緣膜 5、5a、5b、5c、5d:配線層 6:絕緣層 7:覆蓋絕緣膜 8:汲極側導電層 9:第3層間絕緣膜 10:第4層間絕緣膜 11:區塊絕緣膜 12:電荷蓄積層 13:穿隧絕緣膜 14:通道半導體層 15:核心絕緣膜 16、16a、16b、16c:接觸插塞 21、33:層間絕緣膜 22、34:絕緣膜 31、32:配線層 31a、31b、32a、32b:配線 35、35a:導孔插塞
圖1為表示第1實施型態之半導體裝置之構造的剖面圖。 圖2為表示與第1實施型態解決之課題有關的半導體裝置之製造工程之一工程的剖面圖。 圖3為表示第1實施型態之半導體裝置之製造工程之一工程的剖面圖。 圖4(a)~5(b)為表示第1實施型態之半導體裝置之製造方法的剖面圖。 圖6為表示第1實施型態之半導體裝置之構造之詳細的剖面圖。 圖7為表示與第2實施型態解決之課題有關的半導體裝置之製造工程之一工程的剖面圖。 圖8為表示第2實施型態之半導體裝置之製造工程之一工程的剖面圖。 圖9(a)~10(b)為表示第2實施型態之半導體裝置之製造方法的剖面圖。
5、5a、5b、5c、5d:配線層
6:絕緣層
16、16a、16b、16c:接觸插塞
21:層間絕緣膜
22:絕緣膜
H1:第1區域
H2:第2區域

Claims (7)

  1. 一種半導體裝置，具備：基板；第1配線層，其係被設置在上述基板之上方；第2配線層，其係被設置在上述第1配線層之上方；第1絕緣膜，其係被設置在上述第1及第2配線層上，並且設置有接觸孔或導孔；第2絕緣膜，其係被設置在上述第1絕緣膜之上述接觸孔或上述導孔內，且在垂直於上述基板之表面之第1方向，被設置在與上述第1配線層之至少一部分和上述第2配線層之至少一部分重疊的位置上，且該第2絕緣膜包含被設置在較上述第2配線層之端部之上面更高之位置的第1部分，和被設置在較上述第2配線層之上述端部之上面更低之位置的第2部分；及插塞，其係隔著上述第2絕緣膜而被設置在上述第1絕緣膜之上述接觸孔或上述導孔內，且被設置在上述第2配線層之上述端部之上面上，與上述第2配線層電性連接，上述接觸孔之孔徑或上述導孔之孔徑大到上述插塞可以與上述第2配線層電性連接。
  2. 如請求項1所載之半導體裝置，其中上述插塞與上述第2配線層電性連接，與上述第1配線層電性絕緣。
  3. 如請求項1或2所載之半導體裝置，其中上述第2部分被設置在上述第2配線層之上述端部之側面。
  4. 如請求項1或2所載之半導體裝置，其中上述第2部分與上述第1配線層相接。
  5. 如請求項1或2所載之半導體裝置，其中上述第2部分在上述第1方向被設置在與上述第1配線層之至少一部分重疊的位置上。
  6. 如請求項1或2所載之半導體裝置，其中上述第2絕緣膜之膜厚為在上述第2配線層之上述端部之上面之高度的上述第2部分之寬度的2分之1以上。
  7. 一種半導體裝置之製造方法，包含下述工程：在基板之上方形成第1配線層，在上述第1配線層之上方形成第2配線層，在上述第1及第2配線層上形成第1絕緣膜，在上述第1絕緣膜內形成接觸孔或導孔，上述接觸孔或上述導孔在垂直於上述基板之表面的第1方向，被形成在與上述第1配線層之至少一部分和上述第2配線層之至少一部分重疊的位置上，上述接觸孔或上述導孔包含被形成 在較上述第2配線層之端部之上面更高之位置的第1區域，和被形成在較上述第2配線層之上述端部之上面更低之位置的第2區域，藉由將上述接觸孔之孔徑或上述導孔之孔徑設定成較大，使上述第2配線層露出，在上述接觸孔或上述導孔內形成第2絕緣膜，上述第2絕緣膜包含被形成在上述第1區域內的第1部分，和被形成在上述第2區域內的第2部分，在上述接觸孔或上述導孔內隔著上述第2絕緣膜形成插塞，上述插塞被形成在上述第2配線層之上述端部之上面上，與上述第2配線層電性連接。
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