TWI768404B

TWI768404B - 半導體結構與用以製造其之方法

Info

Publication number: TWI768404B
Application number: TW109124040A
Authority: TW
Inventors: 廖廷豐; 陳晟弘; 劉光文
Original assignee: 旺宏電子股份有限公司
Priority date: 2020-07-16
Filing date: 2020-07-16
Publication date: 2022-06-21
Also published as: TW202205525A

Abstract

提供半導體結構與用以製造其之方法。半導體結構包含源極線結構。源極線結構包含形成於溝槽中的複合材料。複合材料包含氧化物部與金屬部。

Description

半導體結構與用以製造其之方法

本發明係有關於半導體結構與用以製造其之方法，且特別有關於具有包含複合材料之源極線結構的半導體結構。

現有技術中，半導體結構中的源極線結構通常以多晶矽(polysilicon)或金屬材料製成，例如鎢(tungsten；W)。此類源極線結構面臨多種問題，例如隱含於金屬材料中的氟氣體(fluorine gases)導致不穩定的絕緣問題、以及應力(stress)導致的錯位(dislocation)問題。

氟氣體從源極線結構釋放至形成於源極線上方之層，使得源極線上方之層被氟氣體侵蝕而產生孔洞(pits)，形成於源極線上方之層例如是蓋層(cap layer)。形成於源極線上方之層的孔洞會對源極線之絕緣產生不良影響。此外，應力可能存在於源極線結構之製造過程中。應力可導致彎曲的源極線結構、傾斜的記憶單元組(memory cell groups)與後段製程(back-end of line process；BEOL process)中的錯位問題。例如，錯位問題可包含當形成通孔(via)於源極線結構上時，通孔和源極線結構未對準(misalignment)。

因此，有需要提供具有改善的源極線結構之半導體結構，其具備改良的絕緣性質與減少的錯位缺陷，且仍具有良好的導電性。

本發明係有關於半導體結構與用以製造其之方法。

根據一實施例，提供半導體結構。半導體結構包含源極線結構。源極線結構包含複合材料形成於溝槽中。複合材料包含氧化物部與金屬部。

根據另一實施例，提供用以製造半導體結構之方法。製法包含：於堆疊結構中形成溝槽；及形成複合材料於溝槽中以形成源極線結構。形成複合材料於溝槽中之步驟包含：形成氧化物部於溝槽中；及形成金屬部於溝槽中。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下。

100:半導體結構

101:基板

102:溝槽

103:金屬部

103B:下表面

103U:上表面

104:氧化物部

105:阻障元件

106:導電層

107:絕緣層

108:氧化層

201:介電膜

202:通道層

203:記憶層

204:接墊

301:介電層

1010:堆疊結構

CM:複合材料

D1:第一方向

D2:第二方向

E1:部分

T1,T2:厚度

W1,W2:寬度

第1圖係簡要繪示根據本發明之一實施例之半導體結構的剖面圖；第2圖係簡要繪示根據本發明之一實施例之半導體結構的局部放大圖；及第3A-3E圖係示例性繪示用以製造根據本發明之一實施例之半導體結構之方法。

在實際應用上，本發明之實施例可實施為多種不同的半導體結構。例如，實施例可應用於三維垂直通道類型記憶裝置，但本揭露不限於此應用。進一步地，本發明之實施例可應用於三維(three-dimensional；3D)積體電路(Integrated circuit；IC)結構。以下係提出相關實施例，配合圖式以詳細說明本揭露所提出之半導體結構及其製造方法。然而，本揭露並不以此為限。實施例中之敘述，例如細部結構、製造方法之步驟和材料應用等，僅為舉例說明之用，本揭露欲保護之範圍並非僅限於所述態樣。

同時，須注意的是，本揭露並非顯示出所有可能的實施例。相關技術領域者當可在不脫離本揭露之精神和範圍之前提下，對實施例之結構和製造方法加以變化與修飾，以符合實際應用所需。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式係簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖式僅作敘述實施例之用，而非用以限縮本揭露保護範圍。相同或相似的元件符號用以代表相同或相似的元件。

第1圖係簡要繪示根據本發明之一實施例之半導體結構100的剖面圖。第2圖係簡要繪示根據本發明之一實施例之半導體結構100的局部放大圖，特別是第1圖所示的部分E1的放大圖。

請同時參照第1及2圖，在一實施例中，半導體結構100包含源極線結構。源極線結構例如是作為共同源極線。源極線結構包含複合材料CM形成於溝槽102中。複合材料CM包含氧化物部104與金屬部103。

在一實施例中，半導體結構100可包含堆疊結構1010設置於基板101上。在一實施例中，基板101可包含矽(silicon；Si)。堆疊結構1010可包含複數層導電層106與複數層絕緣層107，複數層導電層106與複數層絕緣層107交錯堆疊。絕緣層107使導電層106彼此分開。在一實施例中，絕緣層107可包含氧化物。在一實施例中，導電層106可為閘極結構。在一實施例中，導電層106可包含導電材料。在另一實施例中，導電層106可為鎢或多晶矽材料。半導體結構100可包含氧化層108，氧化層108沿著第一方向D1延伸通過堆疊結構1010且接觸基板101。溝槽102設置於氧化層108中，溝槽102沿著第一方向D1延伸且使基板101之一部分暴露出來。

在一實施例中，半導體結構100可包含阻障元件105形成於溝槽102中。具體而言，阻障元件105形成於溝槽102之側壁與底表面上。具體而言，阻障元件105設置於複合材料CM與氧化層108之間。阻障元件105可具有介於約20-40埃(angstroms；Å)之間的寬度W1(繪示於第2圖)。

在一實施例中，複合材料CM之氧化物部104填充溝槽102之下部，且複合材料CM之金屬部103填充溝槽102之上部。此處使用的詞「下部」與「上部」代表溝槽102中的相對位置。具體而言，「上部」代表溝槽102中的一部分，該部分相較於「下部」係為遠離基板101的。

複合材料CM之金屬部103具有上表面103U與下表面103B，下表面103B相對於上表面103U。此處使用的詞「上表面103U」代表金屬部之一表面，此表面相較於「下表面103B」所指的表面係為遠離基板101的。在一實施例中，上表面103U可具有表面積大於下表面103B所具有的表面積，但本發明對此不加以侷限。例如，金屬部103從上表面103U向著下表面103B逐漸變細。在一實施例中，氧化物部104形成於金屬部103之下且直接接觸金屬部103之下表面103B。

在一實施例中，氧化物部104可包含氧化物。具體而言，氧化物部104可包含低溫氧化物(low temperature oxide；LTO)，例如，低溫氧化物可包含300℃反應生成之氧化矽、或約600℃反應生成之TEOS(tetraethoxysilane)。在一實施例中，金屬部103可包含金屬，較佳係為鎢。在一實施例中，金屬部103可具有小於2000埃之厚度T1(繪示於第2圖)。在一實施例中，金屬部103之厚度T1係介於1350-1650埃(即1500埃±10%)。

並且，半導體結構100更包含垂直通道結構，垂直通道結構通過堆疊結構1010。垂直通道結構包含通道層202、記憶層203、介電膜201與接墊204。記憶層203設置於通道層202之外側壁上。介電膜201設置於通道層202之內側壁與底表面上。接墊204設置於介電膜201上。

第3A-3E圖係示例性繪示用以製造半導體結構之方法，根據本發明之一實施例。如第3A圖所示，提供基板101。堆疊結構 1010形成於基板101上。堆疊結構1010可包含複數層導電層106與複數層絕緣層107，複數層導電層106與複數層絕緣層107沿著第一方向D1交錯堆疊形成於基板101之上。絕緣層107使導電層106各自分開。在一實施例中，導電層106可為閘極結構。垂直通道結構通過堆疊結構1010。垂直通道結構包含通道層202、記憶層203、介電膜201與接墊204。記憶層203設置於通道層202之外側壁上。介電膜201設置於通道層202之內側壁與底表面上。接墊204設置於介電膜201上。在一實施例中，基板101可包括矽基板，絕緣層107例如包括氧化矽等材料。導電層106可包括導電材料，例如導體材料或半導體材料。半導體材料包括多晶矽，例如經摻雜的多晶矽。導體材料例如是鎢。記憶層203可具有ONO結構、ONONO結構、ONONONO結構、或氮氧化矽/氮化矽/氧化物結構。通道層202可包括半導體材料，包括經摻雜的半導體材料或未經摻雜的半導體材料。一實施例中，通道層202的材料包括多晶矽，例如經摻雜的多晶矽或未經摻雜的多晶矽。

如第3A圖所示，氧化層108穿過堆疊結構1010。在一實施例中，氧化層108係藉由沉積處理來形成，例如化學氣相沉積(chemical vapor deposition；CVD)處理。在一實施例中，氧化層108可包含低溫氧化物。移除部分的氧化層108以形成溝槽102。亦即，於堆疊結構1010中形成溝槽102，也可說是在氧化層108中形成溝槽102。在一實施例中，溝槽102之形成係藉由對氧化層108進行蝕刻處理且直到暴露出基板101之表面才使蝕刻處理停止。在一實施例中，形成溝槽102後，氧化層108可具有沿著一第二方向D2延伸的約500埃之寬度W2。第一方向D1例如是垂直於第二方向D2。在一實施例中，溝槽102可具有開口，開口的頂部沿著第二方向D2的寬度可大於溝槽102之底表面沿著第二方向D2的寬度。例如，形成溝槽102後，氧化層108之上端可具有斜角。例如，氧化層108之上端可沿著遠離基板101的方向逐漸變細成為一點，以使溝槽102之開口沿著遠離基板101的方向逐漸變廣。

然後，如第3B圖所示，阻障元件105藉由沉積處理形成於溝槽102之側壁與底表面上。在一實施例中，阻障元件105可包含鈦(titanium；Ti)。在一實施例中，阻障元件105可包含氮化鈦(titanium nitride；TiN)或鈦與氮化鈦之組合。在一實施例中，阻障元件105可具有約15埃至約45埃之寬度W1。在另一實施例中，阻障元件105可具有約30埃之寬度W1。

第3C-3E圖係示例性繪示形成包含氧化物部104與金屬部103之複合材料CM於溝槽102中。如第3C圖所示，藉由沉積處理使氧化物部104填充於溝槽102。接著對氧化物部104回蝕，以使氧化物部104之上表面低於堆疊結構1010之頂表面，如第3D圖所示。在一實施例中，氧化物部104可包含低溫氧化物，低溫氧化物可藉由低溫氧化處理來形成。例如，氧化物部104可包含低溫氧化矽，低溫氧化矽可藉由在300至450℃之間對含矽材料進行氧化處理來形成。

接著，如第3E圖所示，金屬部103藉由沉積處理形成於溝槽102中。亦即，形成金屬部103於氧化物部104之上。例如，形成金屬部103可包含：使金屬部103之材料沉積於堆疊結構1010與氧化物部104上；移除部分的金屬部103之材料以暴露出堆疊結構1010之頂表面，且使堆疊結構1010之頂表面與金屬部103之上表面103U共平面。金屬部103之材料可為鎢。在一實施例中，平坦化處理(planarization process)可施加於半導體結構100。平坦化處理可為化學機械平坦化(chemical-mechanical planarization；CMP)處理。在一實施例中，形成的金屬部103具有約1500埃之厚度T1。

金屬部103之輪廓可取決於溝槽102與形成於溝槽102中的氧化物部104之形狀。例如，金屬部103可具有上表面103U與相對於上表面103U之下表面103B(如第2圖所繪示)，且上表面103U具有表面積大於下表面103B所具有的表面積。在一實施例中，金屬部103從上表面103U向著下表面103B逐漸變細。在其他實施例中，金屬部103從最大表面積轉變為最小表面積係為驟然的或直接的，而非逐漸的轉變。

金屬部103可直接形成於氧化物部104上。因此，氧化物部104直接接觸金屬部103之下表面103B(如第1-2圖所示)。在一實施例中，阻障元件105可環繞金屬部103及氧化物部104，並且阻障元件105可直接接觸於金屬部103、氧化物部104及基板101。阻障元件105可電性連接於金屬部103以及基板101。

接著，請回頭參照第1圖，在一實施例中，半導體結構100可更包含介電層301(ILD2)。介電層301(ILD2)可藉由沉積處理形成於堆疊結構1010上且覆蓋金屬部103之上表面103U，形成如第1圖所示之結構。介電層301可包含氧化物。介電層301可具有約3400埃之厚度T2。

本發明以包含複合材料之源極線結構取代僅包含金屬之源極線結構，例如取代僅包含鎢之源極線結構。由於源極線結構中的金屬材料之量降低，從源極線中的金屬材料釋放之氟氣體減少，氟氣體造成的孔洞亦得以減少，而半導體結構之絕緣性質提升。進一步地，相較於在源極線結構中使用單一材料，例如多晶矽或鎢，在源極線結構中使用複合材料亦有助於減輕應力對半導體結構之影響。換言之，本發明之半導體結構有助於改善半導體結構之傾斜輪廓、解決半導體結構中的錯位問題且避免錯位問題引起的線路橋接(bridge)問題。

當施加偏壓(bias voltage)於本發明之源極線結構，源極線電流流過金屬部與阻障元件以達成電連接。在相同測試條件下，本發明之源極線結構之源極線電流展現之特性，和僅包含鎢之源極線結構之源極線電流之特性相似。此外，本發明之半導體結構之串列電流(string current)的離子表現(ion performances)，和現有技術之半導體結構(例如，半導體結構具有僅包含鎢之源極線結構)之串列電流的離子表現係為相似的。串列電流流過垂直通道結構，且會被源極線結構影響。因此，即便本發明之源極線結構之金屬材料的量減少，但本發明之半導體結構仍具有良好的導電性。

根據本發明的一實施例提供一半導體結構。半導體結構包含一源極線結構。源極線結構包含一複合材料形成於一溝槽中，複合材料包含一氧化物部及一金屬部。相較於一般僅包含金屬之源極線結構而言(例如是僅包含鎢之源極線結構)，由於本發明的半導體結構的源極線結構包括複合材料(包括氧化物部)，源極線結構中的金屬材料之量降低，從源極線中的金屬材料釋放之氟氣體減少，氟氣體造成的孔洞亦得以減少，而半導體結構之絕緣性質提升。進一步地，相較於在源極線結構中使用單一材料，例如多晶矽或鎢，在源極線結構中使用複合材料亦有助於減輕應力對半導體結構之影響。換言之，本發明之半導體結構有助於改善半導體結構之傾斜輪廓、解決半導體結構中的錯位問題且避免錯位問題引起的線路橋接問題。

應注意的是，如上所述之圖式、結構和步驟，是用以敘述本揭露之部分實施例或應用例，本揭露並不限制於上述結構和步驟之範圍與應用態樣。其他不同結構態樣之實施例，例如不同內部組件的已知構件都可應用，其示例之結構和步驟可根據實際應用之需求而調整。因此圖式之結構僅用以舉例說明之，而非用以限制本發明。通常知識者當知，應用本揭露之相關結構和步驟過程，例如半導體結構中的相關元件和層的排列方式或構型，或製造步驟細節等，都可能依實際應用樣態所需而可能有相應的調整和變化。

綜上所述，雖然本發明已以實施例揭露如上，然而其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍前提下，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。