TWI793452B - 具有多尺寸閘極結構的半導體元件及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件及該半導體元件的製備方法。該半導體元件具有一基底、一第一閘極結構以及一第二閘極結構，該基底具有一陣列區以及一周圍區，該周圍區鄰近該陣列區設置，該第一閘極結構位在該陣列區中，該第二閘極結構位在該周圍區中。該第一閘極結構的一寬度小於該第二閘極結構的一寬度，且該第一閘極結構的一深度小於該第二閘極結構的一深度。

Description

具有多尺寸閘極結構的半導體元件及其製備方法
本申請案主張2020年2月26日申請之美國正式申請案第16/801,685號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體元件以及該半導體元件的製備方法。特別是有關於一種具有一多尺寸閘極結構的半導體元件，以及具有該多尺寸閘極結構的該半導體元件之製備方法。
半導體元件係使用在不同的電子應用，例如個人電腦、手機、數位相機，或其他電子設備。半導體元件的尺寸係逐漸地變小，以符合計算能力所逐漸增加的需求。然而，在尺寸變小的製程期間，係增加不同的問題。因此，仍然持續著在達到改善品質、良率以及可靠度方面的挑戰。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件，包括一基底，具有一陣列區以及一周圍區，該周圍區鄰近該陣列區設置；一第一閘極結構，位在該陣列區中；以及一第二閘極結構，位在該周圍區中。該第一閘極結構的一寬度小於該第二閘極結構的一寬度，且該第一閘極結構的一深度小於該第二閘極結構的一深度。
在本揭露的一些實施例中，該第一閘極結構包括一第一閘極隔離層、一第一閘極導電層以及一第一下蓋層，該第一閘極隔離層朝內位在該陣列區中，該第一閘極導電層位在該第一閘極隔離層上，該第一下蓋層位在該第一閘極導電層上，其中該第一下蓋層的一頂表面與該基底的一頂表面位在相同的一垂直水平面處。
在本揭露的一些實施例中，該第一閘極導電層的一頂表面位在一垂直水平面，係高於該第一閘極隔離層之頂表面的一垂直水平面。
在本揭露的一些實施例中，該半導體元件還包括複數個第一摻雜區，位在鄰近該第一閘極結構的兩側處，其中該等第一摻雜區的底表面與該第一閘極導電層之該頂表面位在相同的一垂直水平面處。
在本揭露的一些實施例中，該半導體元件還包括一第一閘極襯墊，位在該第一閘極隔離層與該第一閘極導電層之間。
在本揭露的一些實施例中，該第一襯墊的頂表面位在一垂直水平面，係低於該第一閘極導電層之頂表面的該垂直水平面。
在本揭露的一些實施例中，該半導體元件還包括一第二閘極結構，該第二閘極結構包括一第二閘極隔離層、一第二閘極導電層以及一第二下蓋層，該第二閘極隔離層朝內位在該周圍區內，該第二閘極導電層位在該第二閘極導電層上，該第二下蓋層位在該第二閘極導電層上，其中該第二下蓋層的一頂表面與該基底的該頂表面位在相同的一垂直水平面處，而該第二閘極導電層的一頂表面位在一垂直水平面，係低於該第一閘極導電層之該頂表面的該垂直水平面。
在本揭露的一些實施例中，該半導體元件還包括複數個第二摻雜區，位在鄰近該第二閘極結構的兩側處，其中該等第二摻雜區的底表面與該第二閘極導電層的該頂表面位在相同的一垂直水平面。
在本揭露的一些實施例中，該半導體元件還包括一第一上蓋層，位在該第一下蓋層上。
在本揭露的一些實施例中，該半導體元件還包括複數個第三摻雜區，位在鄰近該第一上蓋層的兩側處，並位在該複數個第一摻雜區上。
在本揭露的一些實施例中，該半導體元件還包括複數個第一絕緣結構以及複數個第二絕緣結構，該複數個第一絕緣結構位在該陣列區中，該複數個第二絕緣結構位在該周圍區中，其中該第一閘極結構位在一相鄰對的第一絕緣結構之間，該第二閘極結構位在一相鄰對的第二絕緣結構之間。
在本揭露的一些實施例中，該複數個第二絕緣結構的一深度大於該複數個第一絕緣結構的一深度。
在本揭露的一些實施例中，該第一上蓋層的一孔隙率介於10%到30%之間。
在本揭露的一些實施例中，該第一閘極隔離層具有一厚度，介於13Å到20Å之間。
在本揭露的一些實施例中，該第一閘極襯墊具有一厚度，介於10Å到15Å之間。
本揭露之另一實施例提供一種半導體元件的製備方法。該製備方法包括：提供一基底，該基底包括一陣列區以及一周圍區，該周圍區鄰近該陣列區設置；形成一第一閘極結構在該陣列區中；以及形成一第二閘極結構在該周圍區中，而該第二閘極結構具有一寬度以及一深度，該第二閘極結構的該寬度大於該第一閘極結構的一寬度，且該第二閘極結構的該深度大於該第一閘極結構的一深度。
在本揭露的一些實施例中，該第一閘極結構與該第二閘極結構為同時形成。
在本揭露的一些實施例中，該導體元件的製備方法還包括：形成複數個第一摻雜區鄰近在該第一閘極結構的兩側處並在該陣列區中；以及形成複數個第二摻雜區在鄰近該第二閘極結構的兩側處並在該周圍區中。
在本揭露的一些實施例中，該半導體元件的製備方法還包括：形成複數個第三摻雜區在該複數個第一摻雜區上；以及形成複數個第四摻雜區在該複數個第二摻雜區上。
在本揭露的一些實施例中，該複數個第一摻雜區與該複數個第三摻雜區具有不同電類型(different electrical types)。
由於本揭露該半導體元件的設計，可以負載效應(loading effect)的輔助(assistance)輕易地製造不同尺寸的閘極結構(例如第一閘極結構與第二閘極結構)。因此，可降低製造半導體元件的複雜度。結果，亦可降低製造半導體元件的成本。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
應當理解，當形成一個部件在另一個部件之上(on)、與另一個部件相連(connected to)、及/或與另一個部件耦合(coupled to)，其可能包含形成這些部件直接接觸的實施例，並且也可能包含形成額外的部件介於這些部件之間，使得這些部件不會直接接觸的實施例。
應當理解，儘管這裡可以使用術語第一，第二，第三等來描述各種元件、部件、區域、層或區段(sections)，但是這些元件、部件、區域、層或區段不受這些術語的限制。相反，這些術語僅用於將一個元件、組件、區域、層或區段與另一個區域、層或區段所區分開。因此，在不脫離本發明進部性構思的教導的情況下，下列所討論的第一元件、組件、區域、層或區段可以被稱為第二元件、組件、區域、層或區段。
除非內容中另有所指，否則當代表定向(orientation)、布局(layout)、位置(location)、形狀(shapes)、尺寸(sizes)、數量(amounts)，或其他量測(measures)時，則如在本文中所使用的例如「同樣的(same)」、「相等的(equal)」、「平坦的(planar)」，或是「共面的(coplanar)」等術語(terms)並非必要意指一精確地完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，但其意指在可接受的差異內，係包含差不多完全相同的定向、布局、位置、形狀、尺寸、數量，或其他量測，而舉例來說，所述可接受的差異係可因為製造流程(manufacturing processes)而發生。術語「大致地(substantially)」係可被使用在本文中，以表現出此意思。舉例來說，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，係為精確地相同的、相等的，或是平坦的，或者是其係可為在可接受的差異內的相同的、相等的，或是平坦的，而舉例來說，所述可接受的差異係可因為製造流程而發生。
應當理解，術語「大約(about)」修飾成分(ingredient)、部件的一數量(quantity)，或是本揭露的反應物(reactant)，其係表示可發生的數值數量上的變異(variation)，舉例來說，其係經由典型的測量以及液體處理程序(liquid handling procedures)，而該液體處理程序用於製造濃縮(concentrates)或溶液(solutions)。再者，變異的發生可源自於應用在製造組成成分(compositions)或實施該等方法或其類似方式在測量程序中的非故意錯誤(inadvertent error)、在製造中的差異(differences)、來源(source)、或成分的純度(purity)。在一方面，術語「大約(about)」意指報告數值的10%以內。在另一方面，術語「大約(about)」意指報告數值的5%以內。在再另一方面，術語「大約(about)」意指報告數值的10、9、8、7、6、5、4、3、2或1%以內。
應當理解，在本揭露的描述中，上方(above)(或之上(up))係對應Z方向箭頭的該方向，而下方(below)(或之下(down))係對應Z方向箭頭的相對方向。
應當理解，在本揭露的描述中，一部件(或一特徵)位在沿方向Z之最高垂直水平面的一表面，代表該部件(或該特徵)的一頂表面。一部件(或一特徵)位在沿方向Z之最低垂直水平面的一表面，代表該部件(或該特徵)的一底表面。
在本揭露中，一半導體元件通常意指可藉由利用半導體特性(semiconductor characteristics)運行的一元件，而一光電元件(electro-optic device)、一發光顯示元件(light-emitting display device)、一半導體線路(semiconductor circuit)以及一電子元件(electronic device)，係均包括在半導體元件的範疇中。
請參考圖1，在所述的實施例中，半導體元件可包括一基底101、複數個第一絕緣結構107、複數個第二絕緣結構109、複數個第一閘極結構201、一第二閘極結構301、複數個第一摻雜區401、複數個第二摻雜區403、複數個第三摻雜區405、複數個第四摻雜區407以及一第一隔離層601。
請參考圖1，在所述的實施例中，基底101可具有一陣列區(array area)103以及一周圍區105(peripheral area)。周圍區105可圍繞陣列區103設置。舉例來說，基底101可由下列材料所形成：矽、鍺、矽鍺、矽碳(silicon carbon)、矽鍺碳(silicon germanium carbon)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)、磷化銦(indium phosphorus)或其他IV-IV族、III-V族或II-VI族半導體材料。基底101可具有一第一晶格常數(lattice constant)。在一些實施例中，基底101可包含一有機半導體或一層式(layered)半導體，例如矽/矽鍺、絕緣層上覆矽(silicon-on-insulator)或絕緣層上覆矽鍺(silicon germanium-on-insulator)。
當基底101由絕緣體上覆矽所製時，基底101可包含由矽所製的一上半導體層與一下半導體層，以及一埋入隔離層，而埋入隔離層可將上半導體層與下半導體層分隔開。舉例來說，埋入隔離層可包含一多晶矽或非晶矽氧化物、氮化物或其組合。在一些實施例中，基底101可摻雜有一摻雜物，例如磷、砷、銻(antimony)或硼。在所述實施例中，基底101可摻雜有硼，並可具有一第一電類型(electrical type)。
應當理解，陣列區103可包括基底101的一部分以及位在基底101之該部分上的一空間(space)。描述一部件(element)設置在陣列區103上(on)，意思是該部件設置在基底101之該部分的一頂表面上。描述一部件設置在陣列區103上方(above)，意思是該部件設置在基底101之該部分的該頂表面上方。在一些實施例中，描述一部件設置在陣列區103中(in)，意思是該部件設置在該基底101的該部分內；而該部件的一頂表面可齊平於該基底101之該部分的該頂表面。在一些實施例中，描述一部件設置在陣列區103中，意思是該部件的一些部分設置在基底101中，而該部件的其他部分則設置在基底101上或上方。
據此，周圍區105可包括基底101的其他部分以及基底101之該其他部分上方的一空間。
請參考圖1，在所述的實施例中，複數個第一絕緣結構107可設置在陣列區103中。複數個第一絕緣結構107的頂表面可齊平於基底101的頂表面。舉例來說，複數個第一絕緣結構107可由一隔離材料所製，例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽或摻氟矽酸鹽(fluoride-doped silicate)。複數個第二絕緣結構109可設置在周圍區105中。複數個第二絕緣結構109的頂表面可齊平於基底101的頂表面。在一些實施例中，複數個第一絕緣結構107的一深度可小於複數個第二絕緣結構109的一深度。在一些實施例中，複數個第一絕緣結構107可具有與複數個第二絕緣結構109相同的一深度。在所述的實施例中，複數個第二絕緣結構109可由與複數個第一絕緣結構107相同的一材料所製，但並不以此為限。
應當理解，在本揭露中，氮氧化矽係表示一物質，此物質係含有矽、氮以及氧，而其中氧的一比例係大於氮的比例。而氧化氮化矽係表示一物質，此物質係含有矽、氮以及氧，而其中氮的一比例係大於氧的比例。
在所述的實施例中，陣列區103可具有一部件密度(element density)，大於周圍區105的部件密度。部件密度可為一數值，從頂視圖來看，係由設置在陣列區103或周圍區105中的部件(例如閘極結構)所界定，其係劃分成陣列區103或周圍區105的表面積(surface areas)。從剖視圖來看，一較大密度可意指在相鄰部件之間的一較小水平距離。換言之，陣列區103可當作一密集區(dense area)，而周圍區105可當作一稀疏區(loose area)。請參考圖1，在所述的實施例中，複數個第一閘極結構201可設置在陣列區103中。第二閘極結構301可設置在周圍區105中。更多的第一閘極結構201表示在圖1中，以強調相較於周圍區105而言，陣列區103為一密集區。第一閘極結構201或第二閘極結構301的數量僅為圖例說明。舉例來說，第二閘極結構301的數量可大於1。
請參考圖1，在所述的實施例中，對每一第一閘極結構201而言，第一閘極結構201的一寬度W1可小於第二閘極結構301的一寬度W2。第一閘極結構201的一頂表面可與第二閘極結構301的一頂表面位在相同的一垂直水平面。第一閘極結構201的一深度D1可小於第二閘極結構301的一深度D2。在製造半導體元件期間，複數個第一閘極結構201與第二結構301可同時形成。
請參考圖1，在所述的實施例中，每一第一閘極結構201可包括一第一閘極隔離層203、一第一閘極襯墊205、一第一閘極導電層207、一第一下蓋層209以及一第一上蓋層211。
請參考圖1，在所述的實施例中，第一閘極隔離層203可朝內設置在陣列區103中。第一閘極隔離層203具有一U形剖面輪廓。在一些實施例中，第一閘極結構203的底表面為平坦的。在一些實施例中，第一閘極結構203的底表面可為圓形(rounded)，以在半導體元件操作期間縮小缺陷密度(defect density)，並減少電場聚集(electric field concentration)。第一閘極結構203可避免接面漏電流(junction leakage)，並避免在複數個第一摻雜區401中的摻雜物遷移進入到第一閘極導電層207中。第一閘極導電層207與複數個第一摻雜區401將於後詳述。
在一些實施例中，舉例來說，第一閘極隔離層203可由氧化矽所製。在一些實施例中，舉例來說，第一閘極隔離層203可由一高介電常數(high-k)的介電材料所製，例如氧化金屬、氮化金屬、矽酸金屬(metal silicate)、過渡氧化金屬(transition metal-oxide)、過渡氮化金屬、過渡矽酸金屬、金屬的氮氧化物、鋁酸金屬(metal aluminate)、矽酸鋯(zirconium silicate)、鋁酸鋯(zirconium aluminate)或其組合。尤其是，第一閘極隔離層203可由氧化鉿(hafnium oxide)、氧化矽鉿(hafnium silicon oxide)、氮氧化矽鉿(hafnium silicon oxynitride)、氧化鉭鉿(hafnium tantalum oxide)、氧化鈦鉿(hafnium titanium oxide)、氧化鋯鉿(hafnium zirconium oxide)、氧化鑭鉿(hafnium lanthanum oxide)、氧化鑭(lanthanum oxide)、氧化鋯(zirconium oxide)、氧化鈦(titanium oxide)、氧化鉭(tantalum oxide)、氧化釔(yttrium oxide)、氧化鍶鈦(strontium titanium oxide)、氧化鋇鈦(barium titanium oxide)、氧化鋇鋯(barium zirconium oxide)、氧化矽鑭(lanthanum silicon oxide)、氧化矽鋁(aluminum silicon oxide)、氧化鋁(aluminum oxide)、氮化矽、氮氧化矽、氧化氮化矽或其組合所製。第一閘極隔離層203可具有一厚度，介於13Å到20Å之間。在一些實施例中，第一閘極隔離層203可具有一厚度，介於14Å到16Å之間。
在一些實施例中，第一閘極隔離層203可為一多層結構，舉例來說，該多層結構包含氧化矽的一層以及高介電常數(high-k)之介電材料的另一層。氧化矽的該層可當成一介面層(interfacial layer)(未圖示在圖1)，設置在第一閘極隔離層203與基底101之間。介面層可具有一厚度，介於8Å到10Å之間。在一些實施例中，介面層可幫助製造半導體元件期間第一閘極隔離層203的形成。第一閘極隔離層203的一寬度可表示為第一閘極結構201的寬度W1。
請參考圖1，在所述的實施例中，第一閘極襯墊205可朝內設置在第一閘極隔離層203中。第一閘極襯墊205可具有一U形剖面輪廓。在所述的實施例中，舉例來說，第一閘極襯墊205可包含氮化鈦、氮化鉭、鈦、鉭、鈦鎢(titanium tungsten)、其類似物或其組合。第一閘極襯墊205可具有一厚度，介於10Å到15Å之間。在一些實施例中，第一閘極襯墊205可具有一厚度，介於11Å到13Å之間。
在一些實施例中，第一閘極襯墊205的頂表面205-1可位在一垂直水平面，係高於第一閘極隔離層203之頂表面203-1的一垂直水平面。第一閘極隔離層203之頂表面203-1的垂直水平面與第一閘極襯墊205之頂表面205-1的垂直水平面之間的一差異，可小於25Å。在一些實施例中，第一閘極隔離層203之頂表面203-1的垂直水平面與第一閘極襯墊205之頂表面205-1的垂直水平面之間的該差異，可小於15Å，或小於5Å。在一些實施例中，第一閘極隔離層203的頂表面203-1可與第一閘極襯墊205之頂表面205-1位在相同的一垂直水平面。
第一閘極襯墊205可在第一閘極導電層207形成期間當成其下層結構(例如第一閘極隔離層203)的一保護層。第一閘極襯墊205亦可當成在第一閘極隔離層203與第一閘極導電層207之間的一黏著層。第一閘極襯墊205可用於避免第一閘極導電層207從第一閘極隔離層203剝落(flaking)或裂開(spalling)。
請參考圖1，在所述的實施例中，第一閘極導電層207可設置在第一閘極襯墊205上，並位在陣列區103中。第一閘極襯墊205的頂表面205-1與第一閘極隔離層203的頂表面203-1可分別對應鄰近第一閘極導電層207的兩側設置。在一些實施例中，第一閘極導電層207的一頂表面207-1可位在一垂直水平面，係高於第一閘極襯墊205的頂表面205-1或第一閘極隔離層203的頂表面203-1。第一閘極導電層207之頂表面207-1的垂直水平面與第一閘極襯墊205之頂表面的垂直水平面之間的一差異，可小於15Å。在一些實施例中，第一閘極導電層207之頂表面207-1的垂直水平面與第一閘極襯墊205之頂表面的垂直水平面之間的該差異，可小於10Å，或小於5Å。第一閘極導電層207的頂表面207-1可與第一閘極襯墊205的頂表面205-1或第一閘極隔離層203的頂表面203-1位在相同的一垂直水平面。舉例來說，第一閘極導電層207可由鎢、鋁、鈦、銅、其類似物或其組合所製。尤其是，第一閘極導電層207可由鎢所製。
請參考圖1，在所述的實施例中，第一下蓋層209可設置在第一閘極導電層207的頂表面207-1上、在第一閘極襯墊205的頂表面205-1上以及第一閘極隔離層203的頂表面203-1上。第一下蓋層209可設置在陣列區103中。第一下蓋層209的一頂表面209-1可齊平於基底101的頂表面。換言之，第一下蓋層209的頂表面209-1可與基底101的頂表面位在相同的一垂直水平面。第一下蓋層209可具有與第一閘極隔離層203相同的一寬度。在一些實施例中，舉例來說，第一下蓋層209可由氧化矽所製。在一些實施例中，舉例來說，第一下蓋層209可由一高介電常數(high-k)的介電材料所製，例如氧化金屬、氮化金屬、矽酸金屬(metal silicate)、過渡氧化金屬、過渡氮化金屬、過渡矽酸金屬、金屬的氮氧化物、鋁酸金屬、矽酸鋯、鋁酸鋯或其組合。
請參考圖1，在所述的實施例中，第一上蓋層211可設置在第一下蓋層209上。在一些實施例中，第一上蓋層211可具有與第一下蓋層209相同的一寬度。在一些實施例中，第一上蓋層211可具有一寬度，係小於第一下蓋層209的寬度。從第一閘極隔離層203之底表面到第一上蓋層211之頂表面211-1的一垂直距離，可意指為複數個第一閘極結構201的深度D1。
在一些實施例中，舉例來說，第一上蓋層211可由氧化矽所製。在一些實施例中，舉例來說，第一上蓋層211可由一低介電常數(low-k)的介電材料所製。該低介電常數的介電材料具有一介電常數，係小於3.0或甚至小於2.5。在一些實施例中，該低介電常數的介電材料可具有一介電常數，係小於2.0。在一些實施例中，該低介電常數的介電材料可為摻雜碳的氧化物(carbon doped oxide)或是多孔摻雜碳的氧化矽(porous carbon doped silicon oxide)。當第一上蓋層211由低介電常數的介電材料所製時，可藉由低介電常數的材料而降低位在第一上蓋層211之頂表面211-1處的電場，以便減少漏電流。
在一些實施例中，第一上蓋層211可由一能量可移除材料(energy removable material)所形成，並可具有一孔隙率(porosity)，介於10%到30%之間。第一上蓋層211可具有一骨架(skeleton)以及複數個空的空間(empty spaces)，該複數個空的空間設置在骨架內。複數個空的空間可相互連接，並可充填有空氣(air)。舉例來說，骨架可包含氧化矽或甲基矽酸鹽(methylsilsesquioxane)。第一上蓋層211之複數個空的空間可充填有空氣。結果，第一上蓋層211的一介電常數可大大地低於僅由氧化矽所製的一上蓋層。因此，第一上蓋層211可大大地降低相鄰導電特徵的寄生電容(parasitic capacitance)。意即，具有介於10%到30%之間的孔隙率之第一上蓋層211可大大地減輕由半導體元件所產生的電子訊號(electrical signals)或是施加到半導體元件的電子訊號之間的一干涉效應(interference effect)。
能量可移除材料可包含一材料，例如一熱分解(thermal decomposable)材料、一光分解(photonic decomposable)材料、一電子束分解(e-beam decomposable)材料或其組合。舉例來說，能量可移除材料可包括一基礎材料(base material)以及一可分解成孔劑材料(decomposable porogen material)，而該可分解成孔劑材料為依據被暴露的一能量源而可被犧牲移除。基礎材料可包含一甲基矽酸鹽基(methylsilsesquioxane based)材料或氧化矽。可分解成孔劑材料可包含一多孔劑有機混合物，其係提供孔隙率給能量可移除材料的基礎材料。在一些實施例中，能量可分解材料可包含70%或更多的基礎材料，以及30%或更少的可分解成孔劑材料。在一些實施例中，能量可分解材料可包含90%或更多的基礎材料，以及10%或更少的可分解成孔劑材料。
請參考圖1，在所述的實施例中，複數個第一摻雜區401可鄰近複數個第一閘極結構201的側邊(sides)設置，並位在陣列區103中。複數個第一摻雜區401的頂表面可齊平於基底101的頂表面。尤其是，複數個第一摻雜區401可鄰近第一下蓋層209的兩側設置。該等第一摻雜區401的底表面401-1與第一閘極導電層207的頂表面207-1位在相同的一垂直水平面。複數個第一摻雜區401可摻雜有一摻雜物，例如磷、砷、銻或硼。在所述的實施例中，複數個第一摻雜區401可摻雜有硼，並可具有第一電類型。在一些實施例中，複數個第一摻雜區401可具有一摻雜濃度，係大於基底101的一摻雜濃度。
當一操作電壓施加到第一閘極導電層207時，一反轉區(inversion region)可沿著第一閘極隔離層203而形成在陣列區103中。據此，由高介電常數之材料所製的第一下蓋層209可產生一邊緣電場(fringing field)在第一閘極導電層207與複數個第一摻雜區401之間。邊緣電場可將反轉區延伸到複數個第一摻雜區401。而延伸的反轉區可降低複數個第一摻雜區401的一電阻(electrical resistance)，以便可增加流入一位元線(未圖示在圖1)或一儲存節點(未圖示在圖1)的電流。意即，第一下蓋層209可提升半導體元件的電流的驅入(current drivability)。
請參考圖1，在所述的實施例中，複數個第三摻雜區405可設置在複數個第一摻雜區401上，並位在基底101上。複數個第三摻雜區405可鄰近第一上蓋層211的側邊設置。二相鄰的第三摻雜區405可透過第一上蓋層211插置在其間而電性隔離。複數個第三摻雜區405的頂表面可齊平於第一上蓋層211的頂表面211-1。舉例來說，複數個第三摻雜區405可由矽、鍺、矽鍺、矽碳(silicon carbon)、矽鍺碳(silicon germanium carbon)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)、磷化銦(indium phosphorus)所製。複數個第三摻雜區405可摻雜有一摻雜物，例如磷、砷、銻或硼。在所述的實施例中，複數個第一摻雜區401可摻雜有一摻雜物，例如磷、砷或銻，並可具有第二電類型。在一些實施例中，複數個第三摻雜區405可具有一摻雜濃度，係大於複數個第一摻雜區401的摻雜濃度。
在一些實施例中，舉例來說，複數個第三摻雜區405可由矽鍺或碳化矽(silicon carbide)所製，並可具有一第二晶格常數，而第二晶格常數不同於基底101的第一晶格常數。第一上蓋層211的第二晶格常數不同於基底101的第一晶格常數，因此可提升半導體元件的載子移動率，且可改善半導體元件的效能。
請參考圖1，在所述的實施例中，第二閘極結構301可具有一第二閘極隔離層303、一第二閘極襯墊305、一第二閘極導電層307、一第二下蓋層309以及一第二上蓋層311。
請參考圖1，在所述的實施例中，第二閘極隔離層303可朝內設置在周圍區105中。第二閘極隔離層303可具有一U形剖面輪廓。第二閘極隔離層303的頂表面303-1可位在一垂直水平面，係低於第一閘極隔離層203之頂表面203-1的垂直水平面。第二閘極隔離層303的一寬度可表示成第二閘極結構301的寬度W2。第二閘極隔離層303的寬度可大於第一閘極隔離層203的寬度。在一些實施例中，第二閘極隔離層303的底表面可為平坦的。在一些實施例中，第二閘極隔離層303的底表面可為圓形(rounded)，以減少缺陷密度(defect density)以及在半導體元件的操作期間減少電場聚集(electric field concentration)。第二閘極隔離層303可避免接面漏電流(junction leakage)並避免在複數個第二摻雜區403中的摻雜物遷移進入到第二閘極導電層307中。第二閘極導電層307與複數個第二摻雜區403將於後詳述。第二閘極隔離層303可由與第一閘極隔離層203相同的一材料所製。第二閘極隔離層303可具有與第一閘極隔離層203相同的一厚度。
在一些實施例中，第二閘極隔離層303可為一多層結構，舉例來說，該多層結構包含氧化矽的一層以及高介電常數(high-k)之介電材料的另一層。氧化矽的該層可當成一介面層(interfacial layer)(未圖示在圖1)，設置在第二閘極隔離層303與基底101之間。介面層可具有一厚度，介於7Å到12Å之間。在一些實施例中，介面層可具有一厚度，介於8Å到10Å之間。介面層可幫助製造半導體元件期間第二閘極隔離層303的形成。
在一些實施例中，一個以上的第二閘極結構301可設置在周圍區105(未圖示在圖1)中。一些第二閘極結構301的第二閘極隔離層303可具有一第一厚度，且另一些第二閘極結構301的第二閘極隔離層303可具有一第二厚度，而第二厚度不同於第一厚度。第二閘極隔離層303的不同厚度可導致第二閘極結構301的不同臨界電壓(threshold voltages)，其係可提供不同功能；因此，可增加半導體元件的可應用性(applicability)。
請參考圖1，在所述的實施例中，第二閘極襯墊305可朝內設置在第二閘極隔離層303上。第二閘極襯墊305可具有一U形剖面輪廓。在所述的實施例中，第二閘極襯墊305可由與第一閘極襯墊205相同的一材料所製。第二閘極襯墊305可具有與第一閘極襯墊205相同的一厚度。第二閘極襯墊305可具有一厚度，係大於第一閘極襯墊205的一厚度。第二閘極襯墊305的頂表面305-1可位在一垂直水平面，係低於第一閘極襯墊205之頂表面205-1的垂直水平面。
在一些實施例中，第二閘極襯墊305的頂表面305-1可位在一垂直水平面，係高於第二閘極隔離層303之頂表面303-1的一垂直水平面。第二閘極隔離層303之頂表面303-1與第二閘極襯墊305之頂表面305-1的各垂直水平面之間的一差異，係可小於25Å。在一些實施例中，第二閘極隔離層303之頂表面303-1與第二閘極襯墊305之頂表面305-1的各垂直水平面之間的該差異，係可小於15Å，或小於5Å。在一些實施例中，第二閘極隔離層303的頂表面303-1可與第二閘極襯墊305的頂表面305-1位在相同的一垂直水平面。
第二閘極襯墊305可在第二閘極導電層307形成期間當成其下層結構(例如第二閘極隔離層303)的一保護層。第二閘極襯墊305亦可當成在第二閘極隔離層303與第二閘極導電層307之間的一黏著層。第二閘極襯墊305可用於避免第二閘極導電層307從第二閘極隔離層303剝落(flaking)或裂開(spalling)。
請參考圖1，在所述的實施例中，第二閘極導電層307可設置在第二閘極襯墊305上，並位在周圍區105中。第二閘極導電層307的一寬度可大於第一閘極導電層207的一寬度。第二閘極導電層307可由與第一閘極導電層207相同的一材料所製。第二閘極導電層307的一頂表面307-1可位在一垂直水平面，係低於第一閘極導電層207之頂表面207-1的垂直水平面。第二閘極襯墊305的頂表面305-1與第二閘極隔離層303的頂表面303-1可分別對應鄰近第二閘極導電層307的兩側設置。
在一些實施例中，第二閘極導電層307的一頂表面307-1可位在一垂直水平面，係高於第二閘極襯墊305的頂表面305-1或第二閘極隔離層303的頂表面303-1。第二閘極導電層307的頂表面307-1與第二閘極襯墊305的頂表面305-1之各垂直水平面之間的一差異，可小於15Å。在一些實施例中，第二閘極導電層307的頂表面307-1與第二閘極襯墊305的頂表面305-1之各垂直水平面之間的該差異，可小於10Å，或小於5Å。在一些實施例中，第二閘極導電層307的頂表面307-1可與第一閘極襯墊205之頂表面205-1或第二閘極隔離層303的頂表面303-1位在相同的一垂直水平面。
請參考圖1，在所述的實施例中，第二下蓋層309可設置在第二閘極導電層307的頂表面307-1上、在第二閘極襯墊305的頂表面305-1上以及在第二閘極隔離層303的頂表面303-1上。第二下蓋層309可設置在陣列區103中。第二下蓋層309的一頂表面309-1可齊平於基底101的頂表面。第二下蓋層309可具有一寬度，係大於第一下蓋層209的寬度。第二下蓋層309可具有與第二閘極隔離層303相同的一寬度。在一些實施例中，第二下蓋層309可由與第一下蓋層209相同的一材料所製。
請參考圖1，在所述的實施例中，第二上蓋層311可設置在第二下蓋層309上。在一些實施例中，第二上蓋層311可具有與第二下蓋層309相同的一寬度。在一些實施例中，第二上蓋層311可具有一寬度，係小於第二下蓋層309的寬度。從第二閘極隔離層303之底表面到第二上蓋層311之頂表面311-1的一垂直距離，可意指第二閘極結構301的深度D2。第二上蓋層311可由與第一上蓋層211相同的一材料所製。
請參考圖1，在所述的實施例中，複數個第二摻雜區403可鄰近第二閘極結構301的側邊設置，並位在周圍區105中。複數個第二摻雜區403的頂表面可齊平於基底101的頂表面。尤其是，複數個第二摻雜區403可鄰近第二下蓋層309的兩側設置。該等第二摻雜區403的底表面403-1可與第二閘極導電層307的頂表面307-1位在相同的一垂直水平面。複數個第二摻雜區403可摻雜有一摻雜物，例如磷、砷、銻或硼。在所述的實施例中，複數個第二摻雜區403可摻雜有硼，並可具有第一電類型。在一些實施例中，複數個第二摻雜區403可具有一摻雜濃度，係大於基底101的一摻雜濃度。
請參考圖1，在所述的實施例中，複數個第四摻雜區407可設置在複數個第二摻雜區403上，並位在基底101上。複數個第四摻雜區407可鄰近第二上蓋層311的側邊設置。二鄰近的第四摻雜區407可藉由第二上蓋層311插置在其間而電性隔離。複數個第四摻雜區407的頂表面可齊平於第二上蓋層311的頂表面311-1。複數個第四摻雜區407可由與複數個第三摻雜區405相同的一材料所製。複數個第四摻雜區407可摻雜有與複數個第三摻雜區405相同的一摻雜物，並可具有第二電類型。在一些實施例中，複數個第四摻雜區407可具有一摻雜濃度，係大於複數個第二摻雜區403的摻雜濃度。
可選地，複數個矽化物層(silicide layers)(未圖示在圖1)可設置在複數個第三摻雜區405與複數個第四摻雜區407上，以用於歐姆接觸(ohmic contact)。舉例來說，複數個矽化物層可由矽化鈦、矽化鎳、矽化、矽化鎳鉑、矽化鉭或矽化鈷所製。複數個矽化物層可具有一厚度，介於2nm到20nm之間。
請參考圖1，在所述的實施例中，第一隔離層601可設置在基底101上，並可圍繞第一上蓋層211、第二上蓋層311、複數個第三摻雜區405以及複數個第四摻雜區407設置。第一隔離層601的頂表面可齊平於第一上蓋層211的頂表面211-1、第二上蓋層311的頂表面311-1、複數個第三摻雜區405的頂表面以及複數個第四摻雜區407的頂表面。第一隔離層601可由與第一上蓋層211與第二上蓋層311相同的一材料所製。
應當理解，術語「正形成(forming)」、「已形成(formed)」以及「形成(form)」可意指並包括任何產生(creating)、建立(building)、圖案化(patterning)、植入(implanting)或沉積(depositing)一部件(element)、一摻雜物(dopant)或一材料(material)的方法。製備方法的例子可包括原子層(atomic layer)沉積、化學氣相沉積、物理氣相沉積、濺鍍(sputtering)、共濺鍍(co-sputtering)、旋轉塗佈(spin coating)、擴散(diffusing)、沉積、生長(growing)、植入(implantation)、微影、乾蝕刻以及濕蝕刻，但並不以此為限。
圖2為依據本揭露一實施例中一種半導體元件之製備方法10的流程示意圖。圖3到圖21為依據本揭露一實施例中該半導體元件之製備方法的一流程的剖視示意圖。
請參考圖2及圖3，在步驟S11，在所述的實施例中，可提供一基底101，基底101具有一陣列區103與一周圍區105，且複數個第一絕緣結構107可形成在陣列區103中，以及複數個第二絕緣結構109可形成在周圍區105中。
請參考圖3，在一些實施例中，可執行一系列的第一沉積製程，以沉積一墊氧化物層(未圖示在圖3)以及一墊氮化物層(未圖示在圖3)在基底101上。可執行一第一微影製程，以界定出複數個第一絕緣結構107的位置。在第一微影製程之後，可執行一第一蝕刻製程，例如一非等向性乾蝕刻製程，以形成多個溝槽穿經墊氧化物層、墊氮化物層以及基底101。一隔離材料可沉積在該等溝槽中，並可接著執行一平坦化製程，例如化學機械研磨，以移除多餘材料，直到基底101暴露為止。舉例來說，該隔離材料可為氧化矽、氮化矽、氮氧化矽、氧化氮化矽或摻氟矽酸鹽(fluoride-doped silicate)。接下來，複數個第二絕緣結構109可藉由類似於製造複數個第一絕緣結構107的一流程而形成在周圍區105中。複數個第二絕緣結構109可具有一深度，係大於複數個第一絕緣結構107的深度。在一些實施例中，複數個第一絕緣結構107以及複數個第二絕緣結構109可同時形成。複數個第一絕緣結構107可具有與複數個第二絕緣結構109相同的一深度。
請參考圖2以及圖4到圖7，在步驟S13，在所述的實施例中，複數個第一溝槽515以及一第二溝槽517可同時分別形成在陣列區103以及周圍區105。請參考圖4，可執行一系列的沉積製程在基底101上，以從下到上形成一緩衝層501、一下犧牲層503以及一上犧牲層505。
舉例來說，緩衝層501可由氧化矽、摻碳氧化物、併入碳的氧化矽(carbon incorporated silicon oxide)、鳥胺酸去羧化酶(ornithine decarboxylase)或摻氮碳化矽(nitrogen-doped silicon carbide)所製。緩衝層501可防止汙染(contamination)及減輕在基底101與下犧牲層503之間的界面處的應力。緩衝層501亦可當成用於接下來之蝕刻製程的一蝕刻終止層。舉例來說，下犧牲層503可由多晶矽所製。舉例來說，上犧牲層505可由氮化矽所製。可執行一微影製程以形成一第一遮罩層507在上犧牲層505上。舉例來說，第一遮罩層507可由一光阻材料所製。上犧牲層505可用來當作一抗反射塗佈層，以最小化輻射的光反射，而該輻射用於暴露塗佈在上犧牲層505上的第一遮罩層507。
請參考圖5，在第一遮罩層507顯影之後，可形成複數個第一開孔509，以便穿透第一遮罩層507，並暴露上犧牲層505之頂表面的一些部分。應當理解，複數個第一開孔509可具有與寬度W2相同的一寬度，其係包括位在陣列區103上的第一開孔509以及位在周圍區105上的第一開孔509。較多的第一開孔509形成在陣列區103上，且陣列區103可為一密集區(dense area)。複數個第一開孔509可界定出複數個第一溝槽515與該第二溝槽517的位置。
請參考圖6，可執行一第一蝕刻製程，例如一非等向性乾蝕刻製程，以移除上犧牲層505的一些部分以及下犧牲層503的一些部分，並形成複數個第二開孔511在陣列區103上，且形成一第三開孔513在周圍區105上。由於負載效應(loading effect)，複數個第二開孔511可具有一寬度W1，係小於第三開孔513的一寬度W2，且第二溝槽517的一深度可大於複數個第一溝槽515的一深度。請參考圖7，可執行一第二蝕刻製程，例如一非等向性乾蝕刻製程，以移除緩衝層501的一些部分以及基底101的一些部分，也藉此形成複數個第一溝槽515在陣列區103中，以及形成該第二溝槽517在周圍區105中。複數個第一溝槽515的寬度可從複數個第二開孔511的寬度W1所取得。第二溝槽517的寬度可從第三開孔513的寬度W2所取得。
請參考圖2以及圖8到圖15，在步驟S15，在所述的實施例中，多個第一閘極隔離層203、多個第一閘極襯墊205以及多個第一閘極導電層207可分別對應形成在複數個第一溝槽515中，而一第二閘極隔離層303、一第二閘極襯墊305以及一第二閘極導電層307可形成在第二溝槽517中。請參考圖8，閘極隔離材料519的一層可形成在上犧牲層505的頂表面上、在複數個第一溝槽515中以及在第二溝槽517中。舉例來說，閘極隔離材料519可為氧化金屬、氮化金屬、矽酸金屬、過渡氧化金屬(transition metal-oxide)、過渡氮化金屬、過渡矽酸金屬、金屬的氮氧化物、鋁酸金屬(metal aluminate)、矽酸鋯(zirconium silicate)、鋁酸鋯(zirconium aluminate)或其組合。閘極隔離材料519的該層可具有一厚度，介於13Å到20Å之間。閘極隔離材料519的該層可藉由化學氣相沉積、原子層沉積或其類似製程所形成。
請參考圖9，閘極襯墊材料521的一層可形成在閘極隔離材料519之該層上，並可未填滿複數個第一溝槽515以及該第二溝槽517。舉例來說，閘極襯墊材料521可為氮化鈦、氮化鉭、鈦鉭、鈦鎢、其類似物或其組合。閘極襯墊材料521的該層可具有一厚度，介於10Å到15Å之間。閘極襯墊材料521的該層可藉由化學氣相沉積、物理氣相沉積、原子層沉積或其類似製程所形成。
請參考圖10，一閘極導電材料523可沉積在中間階段之半導體元件上，以充填複數個第一溝槽515以及該第二溝槽517，而閘極導電材料523例如鎢、鋁、鈦或銅。請參考圖11，可執行一平坦化製程，例如化學機械研磨，直到上犧牲層505的頂表面暴露為止，以移除多餘材料並提供一大致平坦表面給接下來的處理步驟。
請參考圖12，可執行一或多個回蝕(etch-back)製程以凹陷閘極導電材料523、閘極隔離材料519的該層以及閘極襯墊材料521的該層。同時，多個第一閘極隔離層203、多個第一閘極襯墊205以及多個第一閘極導電層207可分別對應形成在複數個第一溝槽515中，且第二閘極隔離層303、第二閘極襯墊305以及第二閘極導電層307可形成在第二溝槽517中。該等第一閘極隔離層203的頂表面203-1、該等第一閘極襯墊205的頂表面205-1、第一閘極導電層207的一頂表面207-1、第二閘極隔離層303的頂表面303-1、第二閘極襯墊305的頂表面305-1以及第二閘極導電層307的頂表面307-1可位在一垂直水平面，係低於基底101之頂表面的垂直水平面。
請參考圖2以及圖13，在步驟S17，在所述的實施例中，複數個第一摻雜區401以及複數個第二摻雜區403可分別形成在陣列區103與周圍區105中。可執行一傾斜角度植入製程(tilt angle implantation process)，以輸入如硼的摻雜物進入到陣列區103以及周圍區105，且同時形成複數個第一摻雜區401在陣列區103中以及形成複數個第二摻雜區403在周圍區105中。該等第一摻雜區401的底表面401-1可對準第一閘極導電層207的頂表面207-1，且該等第二摻雜區403的底表面403-1可對準第二閘極導電層307的頂表面307-1。可執行一退火(annealing)製程以啟動(activate)複數個第一摻雜區401以及複數個第二摻雜區403。退火製程可具有一製程溫度，介於800℃到1250℃之間。退火製程可具有一製程期間(duration)，介於1毫秒(millisecond)到500毫秒之間。舉例來說，退火製程可為一快速熱退火(rapid thermal anneal)、一雷射尖峰退火(laser spike anneal)或一閃光燈退火(flash lamp anneal)。
請參考圖2、圖14以及圖15，在步驟S19，在所述的實施例中，多個第一下蓋層209可形成在該等第一閘極導電層207上，而一第二下蓋層309可形成在第二閘極導電層307上。請參考圖14，一第一隔離材料525可沉積在中間階段的半導體元件上，以充填複數個第一溝槽515以及該第二溝槽517。舉例來說，第一隔離材料525可為氧化矽或一高介電常數(high-k)的介電材料。請參考圖15，可執行一平坦化製程，例如化學機械研磨，直到基底101的頂表面暴露為止，以移除多餘材料並提供一大致平坦表面給接下來的處理步驟，且同時形成該等第一下蓋層209在第一閘極導電層207上以及形成第二下蓋層309在第二閘極導電層307上。
請參考圖2以及圖16到圖18，在步驟S21，在所述的實施例中，多個第一上蓋層211可分別對應形成在該等第一下蓋層209上，一第二上蓋層311可形成在第二下蓋層309上。請參考圖16，一第一隔離層601可形成在基底101上。舉例來說，第一隔離層601可由氧化矽或一低介電常數(low-k)的介電材料所製。可執行一微影製程以形成一第二遮罩層527在第一隔離層601上。舉例來說，第二遮罩層527可由一光阻材料所製。
請參考圖17，在第二遮罩層527顯影之後，可形成複數個第三開孔529，以便穿透第二遮罩層527，藉此暴露第一隔離層601之頂表面的一些部分。在一些實施例中，形成在陣列區103上之複數個第三開孔529的寬度，可小於形成在周圍區105上之複數個第三開孔529的寬度。複數個第三開孔529可界定出第一上蓋層211與第二上蓋層311的位置。
請參考圖18，可執行一蝕刻製程，例如一非等向性乾蝕刻製程，以移除第一隔離材料601的一些部分，並形成複數個第四開孔531在陣列區103與周圍區105上。蝕刻製程可將第一隔離層601劃分成複數個第一隔離層601。形成在第一下蓋層209上的複數個第一隔離層601可表示成第一上蓋層211。形成在第二下蓋層309上的複數個第一隔離層601可表示成第二上蓋層311。
請參考圖2以及圖19到圖21，在步驟S23，在所述的實施例中，複數個第三摻雜區405可形成在複數個第一摻雜區401上，且複數個第四摻雜區407可形成在複數個第二摻雜區403上。請參考圖19，一半導體材料533可形成在中間階段之半導體元件上，並充填複數個第四開孔531。舉例來說，半導體材料523可為矽、鍺、矽鍺、矽碳(silicon carbon)、矽鍺碳(silicon germanium carbon)、鎵(gallium)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)或磷化銦(indium phosphorus)。
請參考圖20，可執行一平坦化製程，例如化學機械研磨，直到第一隔離層601的頂表面暴露為止，以移除多餘材料並提供一大致平坦表面給接下來的處理步驟。請參考圖21，可執行一植入製程以輸入摻雜物進入到半導體材料533中，並將半導體材料533轉成複數個第三摻雜區405以及複數個第四摻雜區407，而所輸入的摻雜物例如磷、砷或銻。
由於本揭露該半導體元件的設計，可以負載效應(loading effect)的輔助(assistance)輕易地製造不同尺寸的閘極結構(例如複數個第一閘極結構201與第二閘極結構301)。因此，可降低製造半導體元件的複雜度。結果，亦可降低製造半導體元件的成本。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
101:基底 103:陣列區 105:周圍區 107:第一絕緣結構 109:第二絕緣結構 201:第一閘極結構 203:第一閘極隔離層 203-1:頂表面 205:第一閘極襯墊 205-1:頂表面 207:第一閘極導電層 207-1:頂表面 209:第一下蓋層 209-1:頂表面 211:第一上蓋層 211-1:頂表面 301:第二閘極結構 303:第二閘極隔離層 303-1:頂表面 305:第二閘極襯墊 305-1:頂表面 307:第二閘極導電層 307-1:頂表面 309:第二下蓋層 309-1:頂表面 311:第二上蓋層 311-1:頂表面 401:第一摻雜區 401-1:底表面 403:第二摻雜區 403-1:底表面 405:第三摻雜區 407:第四摻雜區 501:緩衝層 503:下犧牲層 505:上犧牲層 507:第一遮罩層 509:第一開孔 511:第二開孔 513:第三開孔 515:第一溝槽 517:第二溝槽 519:閘極隔離材料 521:閘極襯墊材料 523:閘極導電材料 525:第一隔離材料 527:第二遮罩層 529:第三開孔 531:第四開孔 533:半導體材料 601:第一隔離層 D1:深度 D2:深度 W1:寬度 W2:寬度 Z:方向 10:製備方法 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S21:步驟 S23:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1為依據本揭露一實施例中一種半導體元件的剖視示意圖。 圖2為依據本揭露一實施例中一種半導體元件之製備方法的流程示意圖。 圖3到圖21為依據本揭露一實施例中該半導體元件之製備方法的一流程的剖視示意圖。
101:基底
103:陣列區
105:周圍區
107:第一絕緣結構
109:第二絕緣結構
201:第一閘極結構
203:第一閘極隔離層
203-1:頂表面
205:第一閘極襯墊
205-1:頂表面
207:第一閘極導電層
207-1:頂表面
209:第一下蓋層
209-1:頂表面
211:第一上蓋層
211-1:頂表面
301:第二閘極結構
303:第二閘極隔離層
303-1:頂表面
305:第二閘極襯墊
305-1:頂表面
307:第二閘極導電層
307-1:頂表面
309:第二下蓋層
309-1:頂表面
311:第二上蓋層
311-1:頂表面
401:第一摻雜區
401-1:底表面
403:第二摻雜區
403-1:底表面
405:第三摻雜區
407:第四摻雜區
601:第一隔離層
D1:深度
D2:深度
W1:寬度
W2:寬度
Z:方向

Claims (14)

  1. 一種半導體元件，包括：一基底，具有一陣列區以及一周圍區，該周圍區鄰近該陣列區設置；一第一閘極結構，位在該陣列區中；以及一第二閘極結構，位在該周圍區中；其中該第一閘極結構的一寬度小於該第二閘極結構的一寬度，且該第一閘極結構的一深度小於該第二閘極結構的一深度；其中該第一閘極結構包括一第一閘極隔離層、一第一閘極導電層以及一第一下蓋層，該第一閘極隔離層朝內位在該陣列區中，該第一閘極導電層位在該第一閘極隔離層上，該第一下蓋層位在該第一閘極導電層上，其中該第一下蓋層的一頂表面與該基底的一頂表面位在相同的一垂直水平面處。
  2. 如請求項1所述之半導體元件，其中該第一閘極導電層的一頂表面位在一垂直水平面，係高於該第一閘極隔離層之頂表面的一垂直水平面。
  3. 如請求項2所述之半導體元件，還包括複數個第一摻雜區，位在鄰近該第一閘極結構的兩側處，其中該等第一摻雜區的底表面與該第一閘極導電層之該頂表面位在相同的一垂直水平面處。
  4. 如請求項3所述之半導體元件，還包括一第一閘極襯墊，位在該第一 閘極隔離層與該第一閘極導電層之間。
  5. 如請求項4所述之半導體元件，其中該第一襯墊的頂表面位在一垂直水平面，係低於該第一閘極導電層之頂表面的該垂直水平面。
  6. 如請求項5所述之半導體元件，還包括一第二閘極結構，該第二閘極結構包括一第二閘極隔離層、第二閘極導電層以及一第二下蓋層，該第二閘極隔離層朝內位在該周圍區內，該第二閘極導電層位在該第二閘極導電層上，該第二下蓋層位在該第二閘極導電層上，其中該第二下蓋層的一頂表面與該基底的該頂表面位在相同的一垂直水平面處，而該第二閘極導電層的一頂表面位在一垂直水平面，係低於與該第一閘極導電層之該頂表面的該垂直水平面。
  7. 如請求項6所述之半導體元件，還包括複數個第二摻雜區，位在鄰近該第二閘極結構的兩側處，其中該等第二摻雜區的底表面與該第二閘極導電層的該頂表面位在相同的一垂直水平面。
  8. 如請求項7所述之半導體元件，還包括一第一上蓋層，位在該第一下蓋層上。
  9. 如請求項8所述之半導體元件，還包括複數個第三摻雜區，位在鄰近該第一上蓋層的兩側處，並位在該複數個第一摻雜區上。
  10. 如請求項-所述之半導體元件，還包括複數個第一絕緣結構以及複數個第二絕緣結構，該複數個第一絕緣結構位在該陣列區中，該複數個第二絕緣結構位在該周圍區中，其中該第一閘極結構位在一相鄰對的第一絕緣結構之間，該第二閘極結構位在一相鄰對的第二絕緣結構之間。
  11. 如請求項10所述之半導體元件，其中該複數個第二絕緣結構的一深度大於該複數個第一絕緣結構的一深度。
  12. 如請求項11所述之半導體元件，其中該第一上蓋層的一孔隙率介於10%到30%之間。
  13. 如請求項11所述之半導體元件，其中該第一閘極隔離層具有一厚度，介於13Å到20Å之間。
  14. 如請求項11所述之半導體元件，其中該第一閘極襯墊具有一厚度，介於10Å到15Å之間。
TW109133146A 2020-02-26 2020-09-24 具有多尺寸閘極結構的半導體元件及其製備方法 TWI793452B (zh)

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