CN111696996A - 半导体装置及其制造方法 - Google Patents

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Abstract

实施方式提供可减少插塞的缺陷的半导体装置。根据一实施方式，半导体装置具备基板、设于所述基板的上方的第一布线层、设于所述第一布线层的上方的第二布线层、及设于所述第一及第二布线层上的第一绝缘膜。而且所述装置具备设于所述第一绝缘膜内并在与所述基板的表面垂直的第一方向上设于与所述第一布线层的至少一部分和所述第二布线层的至少一部分重叠的位置的第二绝缘膜，该第二绝缘膜包含设于比所述第二布线层的端部的上表面高的位置的第一部分和设于比所述第二布线层的所述端部的上表面低的位置的第二部分。而且所述装置具备隔着所述第二绝缘膜设于所述第一绝缘膜内、设于所述第二布线层的所述端部的上表面上且电连接于所述第二布线层的插塞。

Description

半导体装置及其制造方法
相关申请
本申请享受以日本专利申请2019－48648号(申请日：2019年3月15日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
背景技术
在布线上形成接触孔、通孔时，有孔未达到布线、或孔达到另一布线的情况。在这种情况下，接触插塞、通孔插塞将会成为缺陷。
发明内容
实施方式提供能够减少插塞的缺陷的半导体装置以及其制造方法。
根据一实施方式，半导体装置具备基板、设于所述基板的上方的第一布线层、设于所述第一布线层的上方的第二布线层、以及设于所述第一布线层以及所述第二布线层上的第一绝缘膜。而且，所述装置具备第二绝缘膜，该第二绝缘膜设于所述第一绝缘膜内，并在与所述基板的表面垂直的第一方向上设于与所述第一布线层的至少一部分和所述第二布线层的至少一部分重叠的位置，该第二绝缘膜包含设于比所述第二布线层的端部的上表面高的位置的第一部分和设于比所述第二布线层的所述端部的上表面低的位置的第二部分。而且，所述装置具备经由所述第二绝缘膜设于所述第一绝缘膜内、设于所述第二布线层的所述端部的上表面上、且电连接于所述第二布线层的插塞。
附图说明
图1是表示第一实施方式的半导体装置的构造的剖面图。
图2是表示与第一实施方式解决的课题相关的半导体装置的制造工序的一个工序的剖面图。
图3是表示第一实施方式的半导体装置的制造工序的一个工序的剖面图。
图4A～图5B是表示第一实施方式的半导体装置的制造方法的剖面图。
图6是表示第一实施方式的半导体装置的构造的细节的剖面图。
图7是表示与第二实施方式解决的课题相关的半导体装置的制造工序的一个工序的剖面图。
图8是表示第二实施方式的半导体装置的制造工序的一个工序的剖面图。
图9A～图10B是表示第二实施方式的半导体装置的制造方法的剖面图。
附图标记说明
1：基板，2：第一层间绝缘膜，3：源极侧导电层，4：第二层间绝缘膜，
5、5a、5b、5c、5d：布线层，6：绝缘层，7：罩体绝缘膜，
8：漏极侧导电层，9：第三层间绝缘膜，10：第四层间绝缘膜，
11：阻挡绝缘膜，12：电荷蓄积层，
13：隧道绝缘膜，14：沟道半导体层，
15：芯绝缘膜，16、16a、16b、16c：接触插塞，
21、33：层间绝缘膜，22、34：绝缘膜，
31、32：布线层，31a、31b、32a、32b：布线，
35、35a：通孔插塞
具体实施方式
以下，参照附图对本发明的实施方式进行说明。在图1至图10中，对相同或类似的构成标注相同的附图标记，省略重复的说明。
(第一实施方式)
图1是表示第一实施方式的半导体装置的构造的剖面图。图1的半导体装置具备三维存储器。
图1的半导体装置具备基板1、第一层间绝缘膜2、源极侧导电层3、第二层间绝缘膜4、多个布线层5、多个绝缘层6、罩体绝缘膜7、漏极侧导电层8、第三层间绝缘膜9、第四层间绝缘膜10、阻挡绝缘膜11、电荷蓄积层12、隧道绝缘膜13、沟道半导体层14、芯绝缘膜15、以及多个接触插塞16。
基板1例如是硅基板等半导体基板。图1示出了与基板1的表面平行且相互垂直的X方向以及Y方向、和与基板1的表面垂直的Z方向。在本说明书中，将+Z方向作为上方向进行处理，将－Z方向作为下方向进行处理。－Z方向可以与重力方向一致，也可以与重力方向不一致。
第一层间绝缘膜2在形成于基板1内的扩散层L上形成。源极侧导电层3形成于第一层间绝缘膜2上。第二层间绝缘膜4形成于源极侧导电层3上。
多个布线层5与多个绝缘层6在第二层间绝缘膜4上交替地层叠。各布线层5例如由钛氮化膜等阻挡金属层和钨层等布线材料层形成，作为字线、选择线发挥功能。布线层5的层数例如是64层以上。各绝缘层6例如是硅氧化膜。绝缘层6的层数例如64层以上。图1示出了贯通布线层5以及绝缘层6的多个存储器孔M和形成于布线层5以及绝缘层6的阶梯区域上的多个接触孔H。
罩体绝缘膜7形成于这些布线层5以及绝缘层6上。漏极侧导电层8以与阶梯区域邻接的方式形成在罩体绝缘膜7上。第三层间绝缘膜9以埋入阶梯区域上的空间的方式形成在罩体绝缘膜7上。第四层间绝缘膜10形成于漏极侧导电层8以及第三层间绝缘膜9上。
阻挡绝缘膜11、电荷蓄积层12、以及隧道绝缘膜13依次形成于将第一层间绝缘膜2、源极侧导电层3、第二层间绝缘膜4、布线层5、绝缘层6、罩体绝缘膜7、漏极侧导电层8、以及第四层间绝缘膜10贯通的存储器孔M的侧面。阻挡绝缘膜11例如是硅氧化膜。电荷蓄积层12例如是硅氮化膜。隧道绝缘膜13例如是硅氧化膜。另外，电荷蓄积层12也可以是多晶硅层等半导体层。
沟道半导体层14与芯绝缘膜15隔着阻挡绝缘膜11、电荷蓄积层12、以及隧道绝缘膜13而依次形成在存储器孔M内。沟道半导体层14例如是多晶硅层，电连接于基板1。芯绝缘膜15例如是硅氧化膜。
存储器孔M内的这些层例如如以下那样形成。首先，在存储器孔M的侧面以及底面依次形成阻挡绝缘膜11、电荷蓄积层12、以及隧道绝缘膜13。接下来，从存储器孔M的底面去除隧道绝缘膜13、电荷蓄积层12、以及阻挡绝缘膜11。接下来，在存储器孔M内依次形成沟道半导体层14与芯绝缘膜15。这样，在各存储器孔M内形成多个存储器单元。
多个接触插塞16形成于将罩体绝缘膜7、第三层间绝缘膜9、以及第四层间绝缘膜10贯通的多个接触孔H内。这些接触插塞16电连接于相互不同的布线层5。各接触插塞16例如由钛氮化膜等阻挡金属层和钨层等插塞材料层形成。
图2是表示与第一实施方式解决的课题相关的半导体装置的制造工序的一个工序的剖面图。
图2示出了刚在布线层5以及绝缘层6的阶梯区域上形成了多个接触孔H之后的剖面。其中，图2的阶梯区域的朝向记载为与图1的阶梯区域的朝向相反的朝向。各接触孔H的形状在图1中为非锥形形状，但也可以如图2所示为锥形形状。另外，图2所示的层间绝缘膜21与上述的罩体绝缘膜7、第三层间绝缘膜9、以及第四层间绝缘膜10对应。层间绝缘膜21是第一绝缘膜的例子。
图2示出了四个布线层5a～5d作为布线层5，示出了三个接触孔Ha～Hc作为接触孔H。布线层5a～5d按照布线层5d、5c、5b、5a的顺序形成于上述的基板1上方。而且，接触孔Ha、Hb、Hc分别形成在朝向布线层5a、5b、5c延伸的位置。
这里，在这些接触孔H中，产生了附图标记P1以及P2所示的不良情况。附图标记P1示出了接触孔Ha未到达布线层5a的不良情况。在该接触孔Ha内形成接触插塞16时，产生断路缺陷(open defect)。另一方面，附图标记P2示出了接触孔Hb形成于从布线层5b的上表面突出(日语：はみ出す)的位置、接触孔Hb不仅到达布线层5b、也到达布线层5c的不良情况。若在该接触孔Hb内形成接触插塞16，则会产生泄漏缺陷。
一般来说，在将接触孔H的孔径设定得小时，容易产生附图标记P1的不良情况。然而，在为了抑制附图标记P1的不良情况而将接触孔H的孔径设定得大时，容易产生附图标记P2的不良情况。因此，要求能够抑制双方的不良情况的方法。
图3是表示第一实施方式的半导体装置的制造工序的一个工序的剖面图。
图3示出了在布线层5以及绝缘层6的阶梯区域上形成多个接触孔H、然后刚在接触孔H内形成绝缘膜22之后的剖面。绝缘膜22是第二绝缘膜的例子。
在本实施方式中，将接触孔H的孔径设定得大。由此，能够抑制附图标记P1的不良情况，但有可能产生附图标记P2的不良情况。然而，根据本实施方式，通过在接触孔H内形成绝缘膜22，能够消除附图标记P2的不良情况。以下，以接触孔Hc为例说明接触孔H的细节。
接触孔Hc形成在沿Z方向重叠于布线层5c与布线层5d的位置。即，接触孔Hc位于布线层5c与布线层5d的正上方。因此，接触孔Hc不仅到达布线层5c，也到达布线层5d。接触孔Hc位于布线层5c的端部的正上方和布线层5d的端部以外的部分的正上方。其结果，接触孔Hc包含：设于比布线层5c的端部的上表面高的位置的第一区域H1、和设于比布线层5c的端部的上表面低的位置的第二区域H2。在该第二区域H2内形成接触插塞16而接触插塞16接触于布线层5d时，会产生泄漏缺陷。
因此，在本实施方式中，在接触孔Hc内形成绝缘膜22，用绝缘膜22埋入第二区域H2的至少一部分。然后，在从布线层5c的端部的上表面去除绝缘膜22之后，在接触孔Hc内形成接触插塞16。由此，能够将该接触插塞16与布线层5c电连接，并与布线层5d电绝缘。图3示出了刚从布线层5c的端部的上表面去除绝缘膜22之后的剖面。这样，根据本实施方式，通过在接触孔Hc内形成绝缘膜22，能够抑制泄漏缺陷。布线层5d、5c分别是第一以及第二布线层的例子。
接触孔Hc内的绝缘膜22包括位于第一区域H1内的部分(第一部分)和位于第二区域H2内的部分(第二部分)。绝缘膜22的第一部分在接触孔Hc的第一区域H1中形成于层间绝缘膜21的侧面。绝缘膜22的第二部分在接触孔Hc的第二区域H2内中形成于层间绝缘膜21的侧面、布线层5c及其下方的绝缘层6的侧面、布线层5d的上表面。绝缘膜22的第一部分设于沿Z方向重叠于布线层5c与布线层5d的位置，绝缘膜22的第二部分设于沿Z方向重叠于布线层5d的位置。由于本实施方式的接触孔Hc到达布线层5d，因此绝缘膜22的第二部分与布线层5d的上表面相接。
图3示出了绝缘膜22的膜厚W1和布线层5c的端部的上表面的高度处的绝缘膜22的第二部分的宽度L1。图3的宽度L1相当于布线层5c的端部与接触孔Hc的侧面之间的X方向的距离。在本实施方式中，膜厚W1优选设定为宽度L1的1/2以上(W1≥L1/2)。只要将膜厚W1设定为宽度L1的1/2以上，就能够用绝缘膜22埋入第二区域H2的整体。图3示出了第二区域H2的大致整体被绝缘膜22埋入的情形。图3示出了残留在第二区域H2内的绝缘膜22的上表面上的接缝S。
图4以及图5是表示第一实施方式的半导体装置的制造方法的剖面图。
首先，如图1所示，在基板1上依次形成第一层间绝缘膜2、源极侧导电层3、以及第二层间绝缘膜4之后，在第二层间绝缘膜4上交替地形成多个布线层5与多个绝缘层6(图4A)。接下来，形成布线层5以及绝缘层6的阶梯区域，在布线层5以及绝缘层6上形成层间绝缘膜21，在层间绝缘膜21内通过蚀刻形成多个接触孔H(图4A)。层间绝缘膜21例如通过成为层间绝缘膜21的材料的涂覆液的涂覆等而形成。
布线层5例如也可以通过如下那样的替换工序形成。首先，在第二层间绝缘膜4上交替地形成多个牺牲层与多个绝缘层6。各牺牲层例如是硅氮化膜。接下来，通过湿式蚀刻去除牺牲层，在绝缘层6间形成多个空洞。接下来，在这些空洞内形成布线层5。由此，在第二层间绝缘膜4上形成交替地包含多个布线层5与多个绝缘层6的层叠膜。
图4A与图3同样示出了布线层5a～5d与接触孔Ha～Hc。接触孔Ha～Hc分别不仅到达布线层5a～5c，也到达布线层5b～5d。因此，在接触孔Ha～Hc内形成接触插塞16时，会产生泄漏缺陷。因此，在以后的工序中，采用在图3中说明的方法。
接下来，在基板1的整个面形成绝缘膜22(图4B)。其结果，在接触孔H内形成绝缘膜22。绝缘膜22例如是硅氧化膜。绝缘膜22可以由与层间绝缘膜21的至少一部分相同的绝缘材料形成，也可以由与层间绝缘膜21不同的绝缘材料形成。由于本实施方式的绝缘膜22在接触孔H内共形地形成，因此接触孔H的表面被绝缘膜22覆盖，接触孔H的中心部分保持空洞地残留。绝缘膜22例如通过CVD(Chemical Vapor Deposition)形成。
图4B与图3同样示出了接触孔Hc的第一区域H1与第二区域H2。在图4B的工序中，优选将绝缘膜22的膜厚W1设定为上述的宽度L1的1/2以上(参照图3)。由此，能够用绝缘膜22埋入第二区域H2的整体。这对于其他的接触孔Ha、Hb也是相同的。
接下来，从布线层5a～5c的端部的上表面去除绝缘膜22(图5A)。由此，布线层5a～5c的端部的上表面在接触孔Ha～Hc内露出。绝缘膜22例如通过RIE(Reactive IonEtching)去除。
接下来，在接触孔H内形成接触插塞16(图5B)。图5B示出了在接触孔Ha～Hc内隔着绝缘膜22分别形成的接触插塞16a～16c。接触插塞16a～16c分别形成于布线层5a～5c的端部的上表面上，并电连接于布线层5a～5c。另外，接触插塞16a～16c分别通过绝缘膜22而与布线层5b～5d电绝缘。
之后，在基板1上形成各种布线层、层间绝缘膜。这样，制造图1的半导体装置。
如以上那样，在图4A的工序，接触孔Ha～Hc分别不仅到达布线层5a～5c，也到达布线层5b～5d。这种构造例如可以通过以下两个方式来实现。以下，以接触孔Hc为例说明这些方式。
在第一方式中，在图4A的工序中，接触孔Hc有意地形成在布线层5c、5d的正上方。在该情况下，在形成接触孔Hc后，在接触孔Hc内形成绝缘膜22(图4B)。由此，能够防止接触孔Hc内的接触插塞16电连接于布线层5d。
在第二方式中，在图4A的工序中，接触孔Hc非有意地形成在布线层5c、5d的正上方。在该情况下，优选在形成接触孔Hc后，检查接触孔Hc是否到达布线层5d。然后，在得到了接触孔Hc到达了布线层5d的检查结果的情况下，在接触孔Hc内形成绝缘膜22(图4B)。由此，能够防止接触孔Hc内的接触插塞16电连接于布线层5d。这种检查例如能够通过用接触孔Hc的SEM(Scanning Electron Microscope，扫描电子显微镜)图像确认接触孔Hc是否到达布线层5d来实现。
图6是表示第一实施方式的半导体装置的构造的细节的剖面图。
图6示出了布线层5a～5c的端部E和这些端部E的侧面S。各个布线层5a～5c的上表面包含作为端部E的上表面的第一上表面S1和作为其他上表面的第二上表面S2。在图5B的工序中，在通过RIE去除绝缘膜22时，有端部E的上表面通过过蚀刻而被凹陷的情况。图6示出了端部E的上表面凹陷的情形。由此，第一上表面S1位于比第二上表面S2低的位置。
各个布线层5a～5c的侧面S被绝缘膜22覆盖。该绝缘膜22的上表面通过过蚀刻而与端部E的上表面一同被凹陷。
如以上那样，在本实施方式中，在接触孔H内隔着绝缘膜22形成接触插塞16。由此，根据本实施方式，能够减少断路缺陷、泄漏缺陷等接触插塞16的缺陷。
(第二实施方式)
图7是表示与第二实施方式解决的课题相关的半导体装置的制造工序的一个工序的剖面图。
图7示出了形成于上述的基板1的上方的布线层31、形成于布线层31的上方的布线层32、以及形成于这些布线层31、32上的层间绝缘膜33。布线层31、32例如是金属层，层间绝缘膜33例如是硅氧化膜。布线层31是第一布线层的例子，布线层32是第二布线层的例子，层间绝缘膜33是第一绝缘膜的例子。
图7示出了布线层31所含的两条布线31a、31b和布线层32所含的两条布线32a、32b。这些布线31a、31b、32a、32b均沿Y方向延伸，但也可以沿其他方向延伸。例如，也可以是布线31a、31b沿X方向延伸，布线32a、32b沿Y方向延伸。
图7示出了刚在层间绝缘膜33内形成布线层32用的多个通孔V之后的剖面。这些通孔V包含布线32a用的通孔Va和布线32b用的通孔Vb。
关于这些通孔V，也可能产生与上述的接触孔H相同的不良情况。在图7中，通孔Va形成于从布线32a的上表面突出的位置，通孔Va的一部分朝向布线层31延伸。而且，在通孔Va的该一部分的正下方存在布线31a的上表面。由此，存在通孔Va的该一部分到达布线31a的可能性。在通孔Va到达布线31a时，会在通孔Va内的通孔插塞产生泄漏缺陷。另外，即使通孔Va未到达布线31a，在延伸到布线31a的上表面附近时，也会在通孔Va内的通孔插塞的底部产生耐压不足。这对于通孔Vb也是相同的。
图8是表示第二实施方式的半导体装置的制造工序的一个工序的剖面图。
图8示出了在层间绝缘膜33内形成通孔V后刚在通孔V内形成绝缘膜34之后的剖面。绝缘膜34例如是硅氧化膜。绝缘膜34是第二绝缘膜的例子。
在本实施方式中，将通孔V的孔径设定得大。由此，虽然能够抑制通孔V内的通孔插塞的断路缺陷，但有可能产生通孔V内的通孔插塞的泄漏缺陷、通孔Va内的通孔插塞的底部处的耐压不足。然而，根据本实施方式，通过在通孔H内形成绝缘膜34，能够消除这些问题。以下，以通孔Vb为例来说明通孔V的细节。
通孔Vb形成在沿Z方向重叠于布线32b以及布线31b的位置。即，通孔Vb位于布线32b与布线31b的正上方。因此，通孔Vb延伸到布线31b的上表面附近。通孔Vb位于布线32b的端部的正上方和布线31b的端部以外的部分的正上方。其结果，通孔Vb包含设于比布线32b的端部的上表面高的位置的第一区域V1和设于比布线32b的端部的上表面低的位置的第二区域V2。在该第二区域V2内形成通孔插塞时，会产生耐压不足。
因此，在本实施方式中，在通孔Vb内形成绝缘膜34，用绝缘膜34埋入第二区域V2的至少一部分。然后，在从布线32b的端部的上表面将绝缘膜34去除之后，在通孔Vb内形成通孔插塞。由此，能够将该通孔插塞与布线32b电连接并与布线31b电绝缘。图8示出了刚从布线32b的端部的上表面将绝缘膜34去除之后的剖面。这样，根据本实施方式，通过在通孔Vb内形成绝缘膜34，能够抑制泄漏缺陷、耐压不足。
通孔Vb内的绝缘膜34包括位于第一区域V1内的部分(第一部分)和位于第二区域V2内的部分(第二部分)。绝缘膜34的第一部分在通孔Vb的第一区域V1中形成于层间绝缘膜33的侧面。绝缘膜34的第二部分在通孔Vb的第二区域V2内形成于层间绝缘膜33的侧面。绝缘膜34的第一部分设于沿Z方向重叠于布线32b与布线31b的位置，绝缘膜34的第二部分设于沿Z方向重叠于布线31b的位置。
图8示出了绝缘膜34的膜厚W2和布线32b的端部的上表面的高度处的绝缘膜34的第二部分的宽度L2。图8的宽度L2相当于布线32b的端部与通孔Vb的侧面之间的X方向的距离。在本实施方式中，膜厚W2优选设定为宽度L2的1/2以上(W2≥L2/2)。只要将膜厚W2设定为宽度L2的1/2以上，就能够用绝缘膜34埋入第二区域V2的整体。图8示出了第二区域V2的整体被绝缘膜34埋入的情形。
图9以及图10是表示第二实施方式的半导体装置的制造方法的剖面图。
首先，在上述的基板1的上方形成布线层31，在布线层31的上方形成布线层32(图9A)。层间绝缘膜33与形成布线层31、32的工序并行地形成，或者在形成布线层31、32之后形成。其结果，形成将布线层31、32覆盖的层间绝缘膜33。接下来，在层间绝缘膜33内通过蚀刻形成多个通孔V(图9A仅表示通孔Va)(图9A)。层间绝缘膜33例如通过成为层间绝缘膜33的材料的涂覆液的涂覆等形成。
接下来，在基板1的整个面形成绝缘膜34(图9B)。其结果，在通孔V内形成绝缘膜34。绝缘膜34可以由与层间绝缘膜33的至少一部分相同的绝缘材料形成，也可以由与层间绝缘膜33不同的绝缘材料形成。本实施方式的绝缘膜34在通孔V内共形地形成，因此通孔V的表面被绝缘膜34覆盖，通孔V的中心部分保持空洞地残留。绝缘膜34例如通过CVD形成。在图9B的工序中，优选将绝缘膜34的膜厚W2设定为上述的宽度L2的1/2以上(参照图8)。
接下来，从布线32a的端部的上表面(以及布线32b的端部的上表面(以下相同))去除绝缘膜34(图10A)。由此，布线32a的端部的上表面在通孔Va内露出。绝缘膜34例如通过RIE去除。
接下来，在各自的通孔V内形成通孔插塞35(图10B)。图10B示出了在通孔Va内隔着绝缘膜34形成的通孔插塞35a。通孔插塞35a形成于布线32a的端部的上表面上，电连接于布线32a。另外，通孔插塞35a通过绝缘膜34而与布线31a电绝缘。各通孔插塞35例如由钛氮化膜等阻挡金属层和钨层等插塞材料层形成。
之后，在基板1上形成各种布线层、层间绝缘膜。这样，制造出本实施方式的半导体装置。
如以上那样，在本实施方式中，在通孔V内隔着绝缘膜34形成通孔插塞35。由此，根据本实施方式，能够减少断路缺陷、泄漏缺陷、耐压不足等通孔插塞35的缺陷。
另外，本实施方式的通孔V、通孔插塞35也能够应用于三维存储器以外的半导体装置。另外，图6中说明过的凹陷在本实施方式的布线32a、32b的上表面也可能产生。
以上，虽然说明了本发明的几个实施方式，但这些实施方式仅是作为例子而提出的，并不意图限定发明的范围。本说明书中说明过的新的装置以及方法能够以其他各种方式实施。另外，对于在本说明书中说明过的装置以及方法的方式，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。添附的权利要求书以及与其等同的范围意图包含发明的范围、主旨所含的上述方式及变形例。

Claims (7)

1.一种半导体装置，其中，具备：
基板；
第一布线层，设于所述基板的上方；
第二布线层，设于所述第一布线层的上方；
第一绝缘膜，设于所述第一布线层以及所述第二布线层上；
第二绝缘膜，设于所述第一绝缘膜内，在与所述基板的表面垂直的第一方向上，设于与所述第一布线层的至少一部分和所述第二布线层的至少一部分重叠的位置，包含设于比所述第二布线层的端部的上表面高的位置的第一部分和设于比所述第二布线层的所述端部的上表面低的位置的第二部分；以及
插塞，隔着所述第二绝缘膜设于所述第一绝缘膜内，设于所述第二布线层的所述端部的上表面上，并电连接于所述第二布线层。
2.根据权利要求1所述的半导体装置，其中，
所述插塞与所述第二布线层电连接，并与所述第一布线层电绝缘。
3.根据权利要求1或2所述的半导体装置，其中，
所述第二部分设于所述第二布线层的所述端部的侧面。
4.根据权利要求1或2所述的半导体装置，其中，
所述第二部分与所述第一布线层接触。
5.根据权利要求1或2所述的半导体装置，其中，
所述第二部分在所述第一方向上设于与所述第一布线层的至少一部分重叠的位置。
6.根据权利要求1或2所述的半导体装置，其中，
所述第二绝缘膜的膜厚是所述第二布线层的所述端部的上表面的高度处的所述第二部分的宽度的1/2以上。
7.一种半导体装置的制造方法，其中，具备如下步骤：
在基板的上方形成第一布线层；
在所述第一布线层的上方形成第二布线层；
在所述第一布线层以及所述第二布线层上形成第一绝缘膜；
在所述第一绝缘膜内形成孔，所述孔在与所述基板的表面垂直的第一方向上设于与所述第一布线层的至少一部分和所述第二布线层的至少一部分重叠的位置，所述孔包含形成于比所述第二布线层的端部的上表面高的位置的第一区域和形成于比所述第二布线层的所述端部的上表面低的位置的第二区域；
在所述孔内形成第二绝缘膜，所述第二绝缘膜包含形成于所述第一区域内的第一部分和形成于所述第二区域内的第二部分；
在所述孔内隔着所述第二绝缘膜形成插塞，所述插塞形成于所述第二布线层的所述端部的上表面上，并电连接于所述第二布线层。
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