CN111341784B - 三维存储器及其制作方法 - Google Patents

Abstract

本发明提供了一种三维存储器及其制作方法，属于半导体存储技术领域，旨在如何降低公共源线与叠层结构中的栅极层之间的耦合电容。所述三维存储器包括衬底、设置在衬底上的叠层结构，以及贯穿叠层结构的沟道孔和栅极缝隙；沟道孔内设置有沟道结构，沟道结构的一端延伸至衬底；栅极缝隙内设置有阻隔层和位于阻隔层内的公共源线，公共源线包括支撑层和位于支撑层内的导电芯，导电芯的一端贯穿叠层结构并延伸至衬底，并与沟道结构延伸至衬底的一端电性连接。本发明提供的三维存储器及其制作方法，其能够增大了导电芯与叠层结构中栅极层之间的距离，降低了导电芯与栅极层之间的耦合电容，从而提高三维存储器的读取及擦除速率。

Description

三维存储器及其制作方法

技术领域

本发明涉及半导体存储技术领域，尤其涉及一种三维存储器及其制作方法。

背景技术

随着半导体存储器件的发展，具有高密度的数据存储单元的半导体存储器件的需求也在持续增长，因此，具有垂直堆叠多层数据存储单元的三维存储器成为研究的热点。

三维存储器一般包括衬底、设置在衬底上的叠层结构，叠层结构设置有贯穿其的沟道结构以及公共源线；其中，叠层结构包括交替设置的多个栅极层和多个绝缘层；公共源线位于叠层结构的栅极缝隙中，公共源线的导电层位于其外表面，且公共源线的导电层与栅极层绝缘。

然而，公共源线的导电层与栅极层之间产生的耦合电容,影响三维存储器的读取及擦除速率。

发明内容

本发明实施例提供了一种三维存储器及其制作方法，用于降低公共源线与栅极层之间的耦合电容，提升三维存储器的读取及擦除速率。

为了实现上述目的，本发明实施例采用如下技术方案：

第一方面，本发明实施例提供了一种三维存储器，其包括衬底、设置在所述衬底上的叠层结构，以及贯穿所述叠层结构的沟道孔和栅极缝隙；所述沟道孔内设置有沟道结构，所述沟道结构的一端延伸至所述衬底；所述栅极缝隙内设置有阻隔层和位于所述阻隔层内的公共源线，所述公共源线包括支撑层和位于所述支撑层内的导电芯，所述导电芯贯穿所述叠层结构并延伸至所述衬底，且所述导电芯延伸至所述衬底的一端与所述沟道结构延伸至所述衬底的一端电性连接。

如上所述三维存储器中，所述导电芯包括第一导电层，所述第一导电层为氮化钛层或钛层。

如上所述三维存储器中，所述导电芯还包括第二导电层，所述第二导电层设置在所述第一导电层内，所述第二导电层为钨层。

如上所述三维存储器中，所述第一导电层为中空结构，所述中空结构的一端封闭，并延伸至所述衬底，所述中空结构的另一端设有开口。

如上所述三维存储器中，所述支撑层为多晶硅层。

如上所述三维存储器中，所述阻隔层设置有通孔，所述通孔的一端延伸至所述衬底，所述通孔的另一端设置有锥形口；所述公共源线位于所述通孔内，且所述公共源线具有位于所述锥形口内的锥形部。

如上所述三维存储器中，所述栅极缝隙的内侧面设置有容纳槽，所述阻隔层朝向所述栅极缝隙的内侧面的面设置有延伸部，所述延伸部嵌设于所述容纳槽中。

如上所述三维存储器中，沿所述栅极缝隙的贯穿方向，所述栅极缝隙的内侧面间隔设置有多个容纳槽，所述阻隔层上间隔设置有多个所述延伸部，每个所述延伸部嵌设于对应的一个所述容纳槽中。

如上所述三维存储器中，所述叠层结构包括交替设置的多个栅极层及多个绝缘层，所述栅极缝隙贯穿各所述栅极层和各所述绝缘层；位于所述栅极缝隙内的各所述栅极层的端部和各所述绝缘层的端部中，任意一个所述栅极层的端部与该所述栅极层相邻的两个所述绝缘层之间形成所述容纳槽。

如上所述三维存储器中，所述栅极层包括主导电层及包裹所述主导电层的功函数调节层；所述主导电层为钨层，所述功函数调节层为钛层、氮化钛层或氮化钽层中的任意一个。

如上所述三维存储器中，所述绝缘层与所述栅极层之间设置有编程及擦除速率调节层，所述编程及擦除速率调节层为氧化铝层、氧化铪层、氧化锆层或氧化钇层中的任意一个。

如上所述三维存储器中，所述衬底上堆叠设置有两个所述叠层结构；位于下部的所述叠层结构与所述衬底贴合，且位于下部的所述叠层结构设置有贯穿至所述衬底的下沟道孔；位于上部的所述叠层结构设置有上沟道孔，所述上沟道孔与所述下沟道孔连通。

如上所述三维存储器中，所述衬底与位于下部的所述叠层结构之间设置有保护层；所述保护层设置有第一开口和第二开口，所述公共源线穿过所述第一开口与所述衬底的掺杂区电性连接，所述沟道结构穿过所述第二开口与所述衬底的外延区电性连接。

第二方面，本发明实施例提供了一种三维存储器的制作方法，所述制作方法包括：

提供衬底；

在所述衬底上形成叠层结构；

在所述叠层结构中形成贯穿所述叠层结构的沟道孔和栅极缝隙；

在所述沟道孔内形成沟道结构，所述沟道结构的一端延伸至所述衬底；

在所述栅极缝隙的内壁上形成阻隔层；

对所述阻隔层中底部进行刻蚀，形成贯穿至所述衬底的通孔；

在所述通孔内形成公共源线，所述公共源线包括支撑层和位于所述支撑层内的导电芯，所述导电芯贯穿所述叠层结构并延伸至所述衬底，且所述导电芯延伸至所述衬底的一端与所述沟道结构延伸至所述衬底的一端电性连接。

如上述三维存储器的制作方法中，在所述衬底上形成所述叠层结构的步骤包括：

在所述衬底上交替堆叠形成有多个绝缘层和多个牺牲层；

形成贯穿多个所述绝缘层及多个所述牺牲层的所述栅极缝隙；

去除各所述牺牲层，形成多个空腔；

向各所述空腔内填充导电材料，形成所述栅极层。

如上述三维存储器的制作方法中，在所述栅极缝隙内形成所述阻隔层之前，所述制作方法还包括：

以所述栅极缝隙作为离子注入通道，在所述衬底上形成掺杂区，所述掺杂区与所述公共源线电性连接。

如上述三维存储器的制作方法中，在所述通孔内形成公共源线的步骤包括：

在所述通孔的内表面沉积多晶硅，形成所述支撑层；

去除位于所述通孔的底部、顶部的所述支撑层；

在所述支撑层的内表面沉积钛或氮化钛，形成第一导电层。

如上述三维存储器的制作方法中，在所述通孔的内表面沉积多晶硅，形成所述支撑层的步骤之前还包括：

在所述通孔远离所述衬底的一端形成锥形口。

如上述三维存储器的制作方法中，在所述支撑层的内表面沉积钛或氮化钛，形成第一导电层步骤之后还包括：

在所述第一导电层的内表面沉积钨，形成第二导电层。

如上述三维存储器的制作方法中，在所述通孔内形成所述公共源线的步骤还包括：

对所述导电芯的顶部进行化学机械抛光。

与相关技术相比，本发明实施例提供的三维存储器及其制作方法具有以下优点；

本发明实施例提供的三维存储器及其制作方法，其包括设置在衬底上的叠层结构，叠层结构包括栅极缝隙，栅极缝隙内设置有阻隔层及位于阻隔层内的公共源线；公共源线包括支撑层及位于支撑层内的导电芯。与相关技术中将导电层设置在公共源线的外表面相比，本实施例将导电芯设置在公共源线的内部，且导电芯与叠层结构设置有阻隔层及支撑层，增大了导电芯与叠层结构中栅极层之间的距离，因此，可降低了导电芯与栅极层之间的耦合电容，并提高三维存储器的读取及擦除速率。

除了上面所描述的本发明实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本发明实施例提供的三维存储器及其制作方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对本发明实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一部分实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为本发明实施例提供的三维存储器的结构示意图；

图2为本发明实施例提供的公共源线的结构示意图；

图3为图2中A区所示公共源线的放大图；

图4为本发明实施例提供的通孔的锥形口结构示意图；

图5为本发明实施例提供的导电芯与锥形口相适配的锥形部的结构示意图；

图6为本发明实施例提供的栅极缝隙的容纳槽的结构示意图；

图7为本发明实施例提供的阻隔层的延伸部的结构示意图；

图8为本发明实施例提供的栅极层的结构示意图以及功函数调节层的结构示意图；

图9为本发明实施例提供的图8中的B处放大示意图；

图10为本发明实施例提供的三维存储器的制作方法的流程图；

图11至图23为本发明实施例提供的三维存储器的制作过程中各阶段结构示意图。

附图标记说明：

10-衬底； 11-掺杂区；

12-外延区； 20-叠层结构；

21-绝缘层； 22-栅极层；

23-编程及擦除速率调节层； 24-牺牲层；

25-空腔； 30-沟道孔；

31-下沟道孔； 32-上沟道孔；

40-沟道结构； 41-下部沟道结构；

42-上部沟道结构； 50-栅极缝隙；

51-容纳槽； 60-阻隔层；

61-通孔； 62-锥形口；

63-延伸部； 70-公共源线；

71-支撑层； 72-导电芯；

721-第一导电层； 722-第二导电层；

80-保护层； 201-第一叠层结构；

202-第二叠层结构； 221-主导电层；

222-功函数调节层。

具体实施方式

在相关技术中，三维存储器包括衬底及设置在衬底上叠层结构，叠层结构包括多层交替设置的栅极层及绝缘层，以及贯穿叠层结构的栅极缝隙；其中，栅极缝隙中形成有公共源线，公共源线包括导电层，导电层位于公共源线的外表面，且导电层与栅极层绝缘；但由于公共源线的导电层距离栅极层较近，两者之间会产生的耦合电容，进而影响三维存储器的读取和擦除效率。

为解决上述问题，本发明实施例提供了一种三维存储器及其制作方法，公共源线包括支撑层及位于支撑层内的导电芯，且公共源线与叠层结构之间设置有阻隔层；因而增大了导电芯与叠层结构中栅极层之间的距离，降低了导电芯与叠层结构的栅极层之间的耦合电容，提高了存储器的读取和擦除效率。

为了使本发明的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本发明保护的范围。

如图1所示，本发明实施例提供的三维存储器包括衬底10和叠层结构20，其中，叠层结构20可以为一个，也可以为两个或两个以上，叠层结构20设置在衬底10上，且当叠层结构20数量为两个或两个以上时，这些叠层结构20依次堆叠设置在衬底10上。每个叠层结构20通常包括多个栅极层22和多个绝缘层21，且多个栅极层22和多个绝缘层21交替设置。

叠层结构20中设置有贯穿叠层结构20的沟道孔以及栅极缝隙；其中，沟道孔内形成有贯穿叠层结构20的沟道结构40，沟道结构40的一端与位线电性连接，另一端可延伸至衬底10并与衬底10的外延区12电性连接；沟道结构40包括位于中心的沟道层及位于沟道层外的功能层，功能层包括由外至内依次排布的阻挡介质层、电荷存储层以及隧穿介质层，栅极层22与隧穿介质层、电荷存储层以及阻挡介质层电性连接在一起，形成存储单元。

栅极缝隙常作为刻蚀剂或沉积导电材料的通道，其贯穿整个叠层结构20；在形成叠层结构20的过程中，刻蚀剂可从栅极缝隙进入到叠层结构20中，用于对各牺牲层进行刻蚀；在刻蚀去除各牺牲层后，导电材料可从栅极缝隙填充或沉积到去除各牺牲层后留下的空腔内，以形成栅极层22。此外，形成叠层结构20后，栅极缝隙还需进行回填以在叠层结构20中形成阻隔层60，以使叠层结构20中的栅极层22之间保持绝缘状态。同时还用于设置公共源线70，即公共源线70形成于栅极缝隙50内，且公共源线70位于阻隔层60内，以使公共源线70与栅极层22绝缘。

如图2所示，公共源线70包括支撑层71以及位于支撑层71内的导电芯72，即导电芯72与栅极缝隙的内侧面之间夹设有支撑层71及阻隔层60；导电芯72的一端贯穿叠层结构20并延伸至衬底10，并与衬底10上对应的掺杂区11电性连接；沟道结构延伸至衬底10的一端与衬底10上对应的外延区12电性连接。导电芯72与沟道结构40可通过衬底10电性连接在一起并形成回路；导电芯72远离衬底10的一端与位于叠层结构20上方的外部器件进行连接。

具体实施时，衬底10的材料一般为半导体材料，例如硅、锗或者单晶硅等。在衬底10上可以设置有一个叠层结构20或者两个以上堆叠设置的叠层结构20，本实施例中，在单晶硅制成的衬底10上堆叠设置有两个叠层结构20，两个叠层结构20分别是形成在下部的第一叠层结构201及形成在上部的第二叠层结构202。

其中，第一叠层结构201形成在衬底10上，第一叠层结构201设置有贯穿其的下沟道孔，且下沟道孔延伸至衬底10；第二叠层结构202设置在第一叠层结构201上，且第二叠层结构202设置有贯穿其的上沟道孔，上沟道孔与下沟道孔连通。在下沟道孔内形成有下部沟道结构41、在上沟道孔内形成有上部沟道结构42，上部沟道结构42和下部沟道结构41连接在一起形成贯穿整个叠层结构20的沟道结构40。

沟道结构40包括位于其芯部为沟道层，隧穿介质层、电荷存储层和阻挡介质层依次设置在沟道层的外周壁上；其中，沟道层可掺杂多晶硅组成，隧穿介质层、阻挡介质层分别由氧化物组成，例如氧化硅；电荷存储层由包含量子点或者纳米晶体组成，例如复合氮化硅组成。

栅极缝隙贯穿第一叠层结构201及第二叠层结构202，且栅极缝隙贯穿至衬底10；栅极缝隙填充有绝缘材料以在栅极缝隙内形成阻隔层60；例如，绝缘材料可以是氧化硅，即可在栅极缝隙50内填充氧化硅并充满整个栅极缝隙并形成阻隔层60。阻隔层60内设置有通孔61，公共源线70位于通孔61内；公共源线70包括导电芯72及包裹导电芯72的支撑层71，即支撑层71及导电芯72依次层叠设置在通孔61的内表面上，支撑层71常采用多晶硅制作，其填充部分通孔61以对导电芯72提供有效支撑及防护，并降低晶圆的翘曲。导电芯72可包括第一导电层721，第一导电层721为氮化钛层或者钛层；即在阻隔层60的通孔61内依次层叠设置有支撑层71及第一导电层721，且第一导电层721形成的导电芯72并位于支撑层71内；导电芯72的一端与衬底10的掺杂区11电性连接，并与沟道结构40形成回路。

本实施例将公共源线70设置在阻隔层60内，并且公共源线70的导电芯72包裹在支撑层71内，即导电芯72与叠层结构20之间夹设有支撑层71及阻隔层60，可以增大导电芯72与栅极层22之间的距离，降低导电芯72与栅极层22之间的耦合电容，从而提升三维存储器的擦除及读取速率。

如图3所示，为提升导电芯72的导电性能，本实施例提供的导电芯72包括第一导电层721及第二导电层722，并将第二导电层722设置在第一导电层721内；即在支撑层71的内表面依次层叠设置有第一导电层721和第二导电层722，第一导电层721可采用氮化钛或者钛制作而成的导电层，第二导电层722可采用钨制作而成的导电层，导电芯72的结构可以是钨层及设置在钨层外的氮化钛层，或者是钨层及设置在钨层外的钛层。与导电芯72仅包括为氮化钛层或者钛层相比，本实施例将在第一导电层721中填充第二导电层722，可以增强导电芯72的导电性能。

进一步的，第一导电层721可以中空结构，第一导电层721可在支撑层71的内表面进行沉积氮化钛或者钛形成，并且第一导电层721靠近衬底10的一端封闭并与衬底10贴合；第一导电层721远离衬底10的一端设置有开口，以便于在第一导电层721形成的中空结构内注入钨以形成第二导电层722，使第二导电层722的底端与衬底10之间夹设有第一导电层721，避免第二导电层722直接与衬底10接触，从而降低导电芯72与衬底10之间的应力失配；防止导电芯72与衬底10之间发生变形以及第二导电层722生长过程中损伤衬底10。

如图4所示，为便于在阻隔层60内形成公共源线70，阻隔层60设置有贯穿叠层结构20的通孔61，并且通孔61的一端可延伸至衬底10；通孔61远离衬底10的一端进行扩孔以形成锥形口62，以便于将沉积材料注入通孔61内并形成导电芯72及支撑层71。相应得，公共源线70的一端形成有与锥形口62相适配的锥形部，如图5所示。

如图6和图7所示，为增大阻隔层60与叠层结构20之间的局部宽度，以降低栅极层22与导电芯72的耦合电容以及防止出现电击穿现象。示例性地，栅极缝隙50贯穿叠层结构20并延伸至衬底10，栅极缝隙50为具有一定长度、宽度和深度的矩形槽，栅极缝隙50深度方向垂直于衬底10，栅极缝隙50的宽度方向平行于衬底10。

栅极缝隙50的内表面设置有容纳槽51，容纳槽51朝向叠层结构20内部延伸，即栅极缝隙50的内表面沿其宽度方向设置有延伸部63；形成在栅极缝隙50的阻隔层60的外表面朝向叠层结构20的方向设置有延伸部63，延伸部63与容纳槽51配合并且延伸部63可嵌设在容纳槽51中。即在不改变原有的栅极缝隙50的宽度前提下，通过在栅极缝隙50的内表面设置有容纳槽51以及在阻隔层60的外表面上设置有延伸部63，以增大阻隔层60的局部宽度。

可以理解的是，栅极缝隙50的内表面可以设置有多个容纳槽51，多个容纳槽51沿栅极缝隙50的贯穿方向间隔设置，即沿栅极缝隙50的深度方向间隔设置有多个容纳槽51。相应的，阻隔层60的外表面沿其深度方向设置有多个延伸部63，每个延伸部63对应一个容纳槽51，且延伸部63可嵌设在容纳槽51中，以增大阻隔层60的局部宽度。

本实施例提供的叠层结构20包括多个交替设置的多个绝缘层21及多个栅极层22，栅极缝隙50贯穿多个绝缘层21及多个栅极层22。其中，任意一个栅极层22靠近栅极缝隙50的一端与其相邻的绝缘层21之间形成容纳槽51，阻隔层60设置有与容纳槽51相配合的延伸部63，阻隔层60的延伸部63可插装在叠层结构20的容纳槽51内。例如，可在每个栅极层22靠近栅极缝隙50的一端形成容纳槽51，并且阻隔层60设置有与每个栅极层22相对的延伸部63，通过延伸部63可增大栅极层22与导电芯72的距离，以降低栅极层22与导电芯72之间的耦合电容。

衬底10上层叠设置有牺牲层及绝缘层21，其中，绝缘层21可采用氧化硅材料制作，牺牲层可采用氮化硅材料制作，并且多个层叠设置的牺牲层和绝缘层21设置有贯穿其的栅极缝隙50，在栅极缝隙50内注入刻蚀液以去除牺牲层并形成空腔，再利用栅极缝隙50对空腔进行填充金属材料以形成栅极层22。在形成栅极层22在空腔的端部预留部分空腔形成容纳槽51，再对栅极缝隙50进行回填形成阻隔层60时，回填材料可注入容纳槽51内并形成延伸部63，进而延伸部63可嵌设容纳槽51内。本实施例在不改变原阻隔层60的宽度前提下，通过延伸部63可增大栅极层22与导电芯72之间的距离，以降低栅极层22与导电芯72之间的耦合电容。

如图8和图9所示，本实施例提供的栅极层22包括主导电层221及功函数调节层222，功函数调节层222及主导电层221平行于衬底10的方向设置，功函数调节层222形成空心结构，主导电层221设置在功函数调节层222内，即功函数调节层222包裹主导电层221，使主导电层221不与绝缘层21接触，不仅可以避免在形成主导电层221的过程中对绝缘层21造成损伤，而且功函数调节层222还可抑制背隧穿电流的产生，防止三维存储器擦除时出现擦除饱和，可提升擦除效果。

例如，主导电层221可采用钨制作，功函数调节层222可采用氮化钛或钛制作，在一些实施例中，功函数调节层222也可以采用氮化钽制作；功函数调节层222靠近绝缘层21设置，主导电层221位于功函数调节层222内。进一步的，绝缘层21和栅极层22之间还设置有编程及擦除速率调节层23，编程及擦除速率调节层23采用氧化铝材料制作，用于控制栅极层22的读写及擦除效率；在一些实施例中，编程及擦除速率调节层23也可采用氧化铪、氧化锆或氧化钇制作。

参阅图9，为对衬底10及叠层结构20形成有效防护，位于衬底10与第一叠层结构201之间设置有保护层80，第一叠层结构201与衬底10之间设置有保护层80，保护层80可与叠层结构20中的绝缘层21的制作材料相同，保护层80不仅可对衬底10进行防护，而且还能使衬底10与第一叠层结构201之间绝缘。保护层80上设置有第一开口和第二开口，第一开口位于公共源线70的下方，公共源线70穿过第一开口与衬底10上的掺杂区11电性连接；第二开口位于沟道结构40的下方，沟道结构40穿过第二开口与衬底10上的外延区12电性连接，以使公共源线70与沟道结构40形成回路。

图10为本发明实施例提供的三维存储器制造方法流程示意图，图11至图23是三维存储器制作过程中每个阶段对应的结构示意图；

如图10所示，本发明实施例提供的三维存储器的制作方法包括以下步骤：

步骤S100：提供衬底10，例如，衬底10可以由单晶硅制作而成。

步骤S200：在衬底10上形成叠层结构20；示例性地，参阅图11，在衬底10上交替地沉积多个牺牲层24和多个绝缘层21，这些牺牲层24和绝缘层21交替堆叠形成的结构即为叠层结构20，其中，绝缘层21包括但不限于氧化硅，牺牲层24包括但不限于氮化硅。可以采用化学气相沉积法、原子层沉积法或其他合适的沉积方法，依次在衬底10上沉积牺牲层24及绝缘层21。

步骤S300：在叠层结构20上形成贯穿叠层结构20的沟道孔并在沟道孔内形成有延伸至衬底10的沟道结构；即对多层牺牲层24及多个绝缘层21形成的叠层结构20进行刻蚀，刻蚀方向垂直于衬底10并形成沟道孔30，沟道孔30贯穿整个叠层结构20，并且沟道孔30内形成延伸至衬底10的沟道结构40。例如，可以采用干法刻蚀对叠层结构20进行刻蚀并停止在衬底10，以形成贯穿至衬底10的沟道孔30。

如图12和图13所示，本实施例中衬底10上设置有两个叠层结构20，两个叠层结构20分别是第一叠层结构201和第二叠层结构202，对第一叠层结构201进行刻蚀以形成下沟道孔31，下沟道孔31延伸至衬底10；再者，在第一叠层结构201上形成第二叠层结构202，对第二叠层结构202进行刻蚀以形成上沟道孔32，上沟道孔32与下沟道孔31连通形成贯穿第一叠层结构201和第二叠层结构202的沟道孔30；在沟道孔30的侧壁依次形成有阻挡介质层、电荷存储层及隧穿介质层；对沟道结构40的底部刻蚀开口以使沟道结构与衬底10的外延区12电性连接，最后在沟道孔30内的芯部填充多晶硅形成沟道层。

在多个牺牲层24和多个绝缘层21形成的叠层结构20的表面进行刻蚀并形成贯穿叠层结构20的栅极缝隙50；示例性地，可在叠层结构20的表面上形成光致抗蚀剂掩膜，然后进行各向异性刻蚀，各向异性刻蚀可以采用干法刻蚀，干法刻蚀包括离子铣蚀刻、等离子蚀刻、反应离子蚀刻及激光烧蚀等；例如，通过控制刻蚀时间，使得刻蚀在衬底10的表面附近停止以形成延伸至衬底10的栅极缝隙50；最后通过溶剂中溶解或灰化去除光致抗蚀刻剂掩膜。

如图14和图15所示，栅极缝隙50作为刻蚀剂通道，刻蚀剂去除叠层结构20中的牺牲层24从而形成空腔25；例如，在湿法刻蚀中使用刻蚀溶液作为刻蚀剂，将叠层结构20浸没在刻蚀溶液中；叠层结构20中的牺牲层24的端部曝露于栅极缝隙50中，牺牲层24可接触到蚀刻液，由于蚀刻剂具有选择性，可去除叠层结构20中的牺牲层24。在上述的湿法刻蚀步骤之后，利用栅极缝隙50作为沉积通道，并采用原子层沉积法在栅极缝隙50和空腔25中填充导电材料以形成栅极层22，再对形成在栅极缝隙50内导电材料填充层进行蚀刻重新形成栅极缝隙50。

步骤S400：在栅极缝隙50内的内壁上形成阻隔层60；具体的，如图17所示，在栅极缝隙50侧壁以及衬底10与栅极缝隙50相对区域的表面上均形成有阻隔层60；例如，在栅极缝隙50内沉积有氧化硅而形成阻隔层60，阻隔层60贴附在栅极缝隙50的侧壁上、以及衬底10与栅极缝隙50的相对区域的表面上，以使分布在栅极缝隙50两侧的叠层结构20绝缘。

可以理解的是，为增大衬底10与公共源线70相对区域的掺杂面积及掺杂效率，可在阻隔层60形成在栅极缝隙50内之前在衬底10上形成掺杂区11，即以栅极缝隙50作为离子注入通道并在衬底10上形成掺杂区11，掺杂区11与公共源线70电性连接；参阅图16。

步骤S500：对阻隔层60的底部进行刻蚀，形成贯穿至衬底10的通孔61；具体的，对形成在栅极缝隙50内的阻隔层60沿垂直于衬底10的方向进行刻蚀，以在阻隔层60中形成通孔61，通孔61的一端可贯穿至衬底10。可以理解的是，对阻隔层60进行刻蚀可以采用湿法刻蚀或者干法刻蚀中的一种，本实施例对此不加以限制；参阅图18。

步骤S600：在阻隔层60的通孔61内形成公共源线70，公共源线70包括支撑层71以及位于支撑层71内的导电芯72，导电芯72的一端贯穿至衬底10并与沟道结构40延伸至衬底10的一端电性连接。

示例性地，如图19和图20所示，在通孔61的内表面沉积多晶硅，以在通孔61内形成支撑层71；在支撑层71的内表面形成导电芯72之前，需要对支撑层71的顶部以及底部的多晶硅进行去除，以使导电材料便于沉积在支撑层71的内表面上，形成在通孔61内的导电芯72与衬底10的掺杂区11电性连接。

导电芯72包括第一导电层721和/或第二导电层722；若导电芯72仅包括第一导电层721，可在支撑层71的内表面沉积钛或氮化钛以形成导电芯72，如图21所示；若导电芯72包括第一导电层721及位于第一导电层721内的第二导电层722；可在支撑层71的内表面依次沉积有钛及钨以形成第一导电层721及第二导电层722；或者，在支撑层71的内表面依次沉积有氮化钛及钨以形成第一导电层721和第二导电层722；如图22所示。

在上述实施例的基础上，在阻隔层60的通孔61内形成公共源线70的步骤中，还包括：对通孔61远离衬底10的一端进行扩孔以形成锥形口62。具体的，对通孔61远离衬底10的一端进行刻蚀，使通孔61远离衬底10的一端的侧壁形成导入斜面，导入斜面围成锥形口62，以便在通孔61内进行沉积形成支撑层71及导电芯72，参阅图18。

在上述实施例的基础上，在通孔61内形成导电芯72的步骤S600中还包括对导电芯72的顶部进行化学机械抛光，以使叠层结构20上表面平坦化，便于进行后续工艺制作，参阅图23。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (12)

1.一种三维存储器，其特征在于，包括衬底、设置在所述衬底上的叠层结构，以及贯穿所述叠层结构的沟道孔和栅极缝隙；

所述沟道孔内设置有沟道结构，所述沟道结构的一端延伸至所述衬底；

所述栅极缝隙内设置有阻隔层和位于所述阻隔层内的公共源线，所述阻隔层覆盖所述栅极缝隙的侧壁且内有通孔，所述通孔的一端延伸至所述衬底，所述通孔的另一端具有锥形口；所述公共源线包括支撑层和位于所述支撑层内的导电芯，所述支撑层覆盖部分所述通孔的内壁，且所述支撑层为多晶硅层，所述支撑层远离所述衬底的一端位于所述锥形口靠近所述衬底的底部；

所述导电芯贯穿所述叠层结构并延伸至所述衬底，且所述导电芯延伸至所述衬底的一端与所述沟道结构延伸至所述衬底的一端电性连接；所述导电芯包括第一导电层和第二导电层，所述第一导电层为氮化钛层或钛层，且所述第一导电层覆盖整个所述通孔；所述第二导电层为钨层，所述第二导电层设置在所述第一导电层内，并覆盖所述第一导电层。

2.根据权利要求1所述的三维存储器，其特征在于，所述栅极缝隙的内侧面设置有容纳槽，所述阻隔层朝向所述栅极缝隙的内侧面的面设置有延伸部，所述延伸部嵌设于所述容纳槽中。

3.根据权利要求2所述的三维存储器，其特征在于，沿所述栅极缝隙的贯穿方向，所述栅极缝隙的内侧面间隔设置有多个容纳槽，所述阻隔层上间隔设置有多个所述延伸部，每个所述延伸部嵌设于对应的一个所述容纳槽中。

4.根据权利要求3所述的三维存储器，其特征在于，所述叠层结构包括交替设置的多个栅极层及多个绝缘层，所述栅极缝隙贯穿各所述栅极层和各所述绝缘层；

位于所述栅极缝隙内的各所述栅极层的端部和各所述绝缘层的端部中，任意一个所述栅极层的端部与该所述栅极层相邻的两个所述绝缘层之间形成所述容纳槽。

5.根据权利要求4所述的三维存储器，其特征在于，所述栅极层包括主导电层及包裹所述主导电层的功函数调节层；

所述主导电层为钨层，所述功函数调节层为钛层、氮化钛层或氮化钽层中的任意一个。

6.根据权利要求4所述的三维存储器，其特征在于，所述绝缘层与所述栅极层之间设置有编程及擦除速率调节层，所述编程及擦除速率调节层为氧化铝层、氧化铪层、氧化锆层或氧化钇层中的任意一个。

7.根据权利要求1所述的三维存储器，其特征在于，所述衬底上堆叠设置有两个所述叠层结构；

位于下部的所述叠层结构与所述衬底贴合，且位于下部的所述叠层结构设置有贯穿至所述衬底的下沟道孔；

位于上部的所述叠层结构设置有上沟道孔，所述上沟道孔与所述下沟道孔连通。

8.根据权利要求7所述的三维存储器，其特征在于，所述衬底与位于下部的所述叠层结构之间设置有保护层；

所述保护层设置有第一开口和第二开口，所述公共源线穿过所述第一开口与所述衬底的掺杂区电性连接，所述沟道结构穿过所述第二开口与所述衬底的外延区电性连接。

9.一种三维存储器的制作方法，其特征在于，所述制作方法包括：

提供衬底；

在所述衬底上形成叠层结构；

在所述叠层结构中形成贯穿所述叠层结构的沟道孔及栅极缝隙，所述沟道孔内形成有延伸至所述衬底的沟道结构；

在所述栅极缝隙的内壁上形成阻隔层；

对所述阻隔层的底部进行刻蚀，形成贯穿至所述衬底的通孔；

在所述通孔内形成公共源线，所述公共源线包括支撑层和位于所述支撑层内的导电芯，所述导电芯贯穿所述叠层结构并延伸至所述衬底，且所述导电芯延伸至所述衬底的一端与所述沟道结构延伸至所述衬底的一端电性连接；

在所述通孔内形成公共源线的步骤包括：

在所述通孔远离所述衬底的一端形成锥形口；

在所述通孔的内表面沉积多晶硅，形成所述支撑层；

去除位于所述通孔的底部、顶部的所述支撑层，使所述支撑层远离所述衬底的一端位于所述锥形口靠近所述衬底的底部；

在所述支撑层的内表面沉积钛或氮化钛，形成第一导电层；

在所述第一导电层的内表面沉积钨，形成第二导电层。

10.根据权利要求9所述的三维存储器的制作方法，其特征在于，在所述衬底上形成所述叠层结构的步骤包括：

在所述衬底上交替堆叠形成有多个绝缘层和多个牺牲层；

形成贯穿多个所述绝缘层及多个所述牺牲层的所述栅极缝隙；

去除各所述牺牲层，形成多个空腔；

向各所述空腔内填充导电材料，形成栅极层。

11.根据权利要求9所述的三维存储器的制作方法，其特征在于，在所述栅极缝隙内形成所述阻隔层之前，所述制作方法还包括：

以所述栅极缝隙作为离子注入通道，在所述衬底上形成掺杂区，所述掺杂区与所述公共源线电性连接。

12.根据权利要求9所述的存储器的制作方法，其特征在于，在所述通孔内形成所述公共源线的步骤还包括：

对所述导电芯的顶部进行化学机械抛光。