KR102470490B1 - 핀형 전계효과 트랜지스터용 게이트 에어 스페이서 - Google Patents

핀형 전계효과 트랜지스터용 게이트 에어 스페이서 Download PDF

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Abstract

감소된 기생 커패시턴스 및 그에 따라 개선된 성능을 나타내는 핀형 전계효과 트랜지스터(FinFET)가 개시된다. FinFET는 게이트 구조체에 통합된 게이트 에어 스페이서를 포함한다. 예시적인 트랜지스터는 핀 및 제1 에피택셜 소스/드레인 특징부와 제2 에피택셜 소스/드레인 특징부 사이에서 핀 위에 배치된 게이트 구조체를 포함한다. 게이트 구조체는 게이트 전극, 게이트 유전체 및 게이트 유전체와 게이트 전극의 측벽 사이에 배치된 게이트 에어 스페이서를 포함한다.

Description

핀형 전계효과 트랜지스터용 게이트 에어 스페이서{GATE AIR SPACER FOR FIN-LIKE FIELD EFFECT TRANSISTOR}
본 출원은 2020년 1월 31일자 출원되고 그 전체가 여기에 참조로 포함된 미국 가특허 출원 제62/968,344호의 정규 출원이고 해당 가출원의 이익을 주장한다.
배경
집적 회로(IC) 산업은 기하급수적인 성장을 경험하고 있다. IC 재료 및 설계의 기술 발전으로 여러 IC 세대가 생성되었으며, 각 세대는 이전 세대보다 더 작고 복잡한 회로를 가지고 있다. IC 진화 과정에서, 기능 밀도(즉, 칩 면적 당 상호 연결된 소자의 수)는 일반적으로 증가하는 반면, 기하학적 크기(즉, 제조 공정을 이용하여 형성될 수 있는 최소 부품(또는 라인))는 감소하였다. 이 축소 공정은 일반적으로 생산 효율을 높이고 관련 비용을 낮춤으로써 이점을 제공한다.
이러한 축소는 또한 IC 처리 및 제조의 복잡성을 증가시켰으며, 이러한 진보가 실현되기 위해서는 IC 처리 및 제조에서 유사한 개발이 필요하다. 예를 들어, 핀형 전계효과 트랜지스터(FinFET) 기술이 더 작은 특징부 크기(예, 32 나노미터, 28 나노미터, 20 나노미터 이하)로 발전함에 따라, 게이트-소스/드레인 커패시턴스 및 게이트-소스/드레인에 대한 접촉 커패시턴스에서 발생하는 기생 커패시턴스는 FinFET의 총 기생 커패시턴스의 증가분을 설명하는 것으로 관찰되었으며, 이러한 관찰된 기생 커패시턴스는 IC 기술 노드가 감소함에 따라 증가하는 경향이 있다. 결국, FinFET의 모든 장점이 실현될 수 있는 것은 아니다. FinFET에서 기생 커패시턴스를 줄이기 위한 해법이 필요하다.
본 개시 내용은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것이 아니며 오직 설명을 위해 사용된다는 것이 강조된다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 본 개시 내용의 다양한 양태에 따른 FinFET 소자를 포함하는 집적 회로 소자를 제조하기 위한 방법의 흐름도이다.
도 2-19는 도 1의 방법과 관련된 것과 같은 다양한 제조 단계에서의 본 개시 내용의 다양한 양태에 따른 FinFET 소자를 일부 또는 전부 포함하는 집적 회로의 부분 단면도이다.
도 20은 도 18의 방법과 관련된 것과 같은 제조 도중의 본 개시 내용의 다양한 양태에 따른 FinFET 소자를 일부 또는 전부 포함하는 집적 회로의 부분 사시도이다.
본 개시 내용은 개괄적으로 집적 회로 소자에 관한 것으로, 더 구체적으로 핀형 전계효과 트랜지스터(FinFET)에 관한 것이다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. "하측", "상측", "수평", "수직", "위쪽", "위", "아래", "상", "하", "상부", "바닥" 등등 및 그 파생어(예, "수평으로", "하향으로", "상향으로" 등) 등의 상대적인 용어는 다른 특징부에 대한 하나의 특징부의 관계에 대한 본 개시 내용의 용이한 설명을 위해 사용된다. 공간적으로 상대적인 용어는 특징부를 포함하는 소자의 다른 배향을 포함하도록 의도된다. 또한, 수치 또는 수치의 범위가 "약", "대략" 등과 함께 기술될 때, 용어는 당업자가 이해하는 바와 같이 제조 과정에서 본질적으로 발생하는 변화를 고려한 합리적인 범위 내에 있는 수치를 포함하도록 의도된다. 예를 들어, 수치 또는 수치 범위는 수치와 관련된 특성을 가진 특징부를 제조하는 것과 관련된 알려진 제조 공차를 기반으로 설명된 수치의 +/- 10% 이내와 같이 설명된 수치를 포함하는 합리적인 범위를 포함한다. 예를 들어, "약 5 nm"의 두께를 가지는 재료층은 4.5 nm 내지 5.5 nm의 치수 범위를 포함할 수 있으며, 여기서 재료층 성막과 관련된 제조 공차는 당업자에 의해 +/- 10%인 것으로 알려져 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
더 빠른 동작 속도(예, 전기 신호에 의해 전달되는 거리를 감소시키는 것에 의한)의 집적 회로(IC)를 달성하기 위해 감소된 기하학적 크기가 구현됨에 따라 저항-커패시턴스(RC) 지연이 중대한 문제로 발생함으로써 IC의 축소 및 IC의 추가적인 축소를 제한하여 얻을 수 있는 장점의 일부가 없어진다. RC 지연은 일반적으로 저항(R)(즉, 전류 흐름에 대한 재료의 저항)과 커패시턴스(C)(즉, 재료의 전하 저장 능력)의 곱으로 얻어지는 IC를 통한 전기 신호 속도의 지연을 나타낸다. 따라서, RC 지연을 줄이고 축소된 IC의 성능을 최적화하려면 저항과 커패시턴스를 모두 줄이는 것이 바람직하다. IC 기술이 20 nm 미만의 기술 노드로 확장됨에 따라, 임계 치수(예, 게이트 길이, 게이트 피치, 핀 피치, 비아 치수, 금속 라인 치수, 비아 피치, 금속 라인 피치 등)의 축소로 인해 기생 커패시턴스가 증가되었고, 그에 따라 RC 지연이 증가됨으로써 축소된 IC의 설계시에 더 이상 무시되지 않을 수 있다. 트랜지스터의 경우, 기생 커패시턴스는 게이트-소스/드레인 커패시턴스 및 게이트-소스/드레인 접촉 커패시턴스로부터 발생한다. 트랜지스터의 게이트 스택을 소스/드레인 특징부(예, 게이트 유전체 스페이서) 및 소스/드레인 접촉부(예, 층간 유전체 층 및 게이트 유전체 스페이서)로부터 분리시키는 재료는 게이트-소스/드레인 커패시턴스 및 게이트-소스/드레인 접촉 커패시턴스를 증가 또는 감소시켜 트랜지스터의 총 기생 커패시턴스를 증가 또는 감소시킬 수 있다. 따라서, 트랜지스터의 총 기생 커패시턴스를 감소시키기 위한 노력은 종종 소스/드레인 특징부로부터 게이트 스택을 분리시키는 재료의 유전율을 낮추고 및/또는 소스/드레인 접촉부로부터 게이트 스택을 분리시키는 것과 관련이 있다.
본 개시 내용은 일반적으로 트랜지스터 성능을 개선하기 위해 구현되는 게이트 스택의 하이-k 게이트 유전체가 트랜지스터의 총 기생 커패시턴스에 기여한다는 것을 인식하며, 이러한 기여는 축소된 기술 노드에서 트랜지스터에 점점 더 우세해지고 유해하다. 하이-k 게이트 유전체에 의한 기생 커패시턴스의 기여가 증가함에 따라 트랜지스터 성능은 저하되었다. 따라서, 본 개시 내용은 트랜지스터의 게이트 스택에, 특히 게이트 스택의 게이트 유전체(예, 하이-k 유전체 층)와 게이트 스택의 게이트 전극의 측벽 사이에 게이트 에어 스페이서(gate air spacer: gap)를 통합하여 게이트 유전체의 기생 커패시턴스 기여를 감소시킴으로써 핀형 전계효과 트랜지스터(FinFET)와 같은 트랜지스터의 AC 성능 및/또는 속도를 향상시키는 것을 제안한다. 일부 실시예에서, 게이트 유전체는 게이트 전극의 측벽으로부터 완전히 분리되어, 게이트 유전체는 게이트 전극의 측벽과 물리적으로 접촉하지 않는다. 예를 들어, 게이트 에어 스페이서는 게이트 유전체와 게이트 전극의 측벽 전체 사이에 배치된다. 다른 예에서, 게이트 에어 스페이서 밀봉부가 게이트 유전체와 게이트 전극의 측벽의 제1 부분(예, 상부) 사이에 배치되고, 게이트 에어 스페이서는 게이트 유전체와 게이트 전극의 측벽의 제2 부분(예, 하부) 사이에 배치된다. 이러한 구성은 트랜지스터의 게이트 구조체로부터 게이트 유전체 스페이서를 제거하여 게이트 전극과 소스/드레인 특징부 사이의 공간 및/또는 게이트 전극과 소스/드레인 접촉부 사이의 공간의 유전율을 크게 감소시킨다. 낮은 유전율은 게이트-소스/드레인 커패시턴스 및 게이트-소스/드레인 접촉 커패시턴스(따라서 트랜지스터의 총 기생 커패시턴스)를 감소시켜 RC 지연을 줄이고 트랜지스터의 전기적 성능을 향상시킨다.
트랜지스터의 게이트 스택 내에 게이트 에어 스페이서를 형성하는 공정은 기존의 게이트 스택 제조 공정, 특히 게이트 대체 공정에 쉽게 통합된다. 일부 실시예에서, 게이트 제조 공정 중에, 더미 스페이서 층(예, 실리콘 층)이 하이-k 유전체 층 위에 게이트 전극층을 형성하기 전에 게이트 개구의 하이-k 유전체 층 위에 성막된다. 더미 스페이서 층은 (예, 트랜지스터의 채널 영역 위의) 하이-k 유전체 층을 노출시키기 위해 개구의 바닥으로부터 제거된다. 보호층이 개구의 측벽을 따라 더미 스페이서 층 위에 형성된다. 일부 실시예에서, 보호층은 더미 스페이서 층을 제거하기 전에 형성된다. 일부 실시예에서, 보호층은 더미 스페이서 층을 제거하는 도중에 형성된다. 예를 들어, 일부 실시예에서, 더미 스페이서 층을 제거하기 위한 에칭 공정은 개구의 측벽을 따라 배치된 부분과 같은 더미 스페이서 층의 부분 위에 역시 보호층(예, 중합체 층)을 형성하도록 구성된다. 보호층은 게이트 전극을 형성하기 전에 제거되고, 더미 스페이서 층은 게이트 전극을 형성한 후에 제거된다. 예를 들어, 선택적 에칭 공정에 의해 게이트 전극의 측벽과 하이-k 유전체 층 사이에 배치된 더미 스페이서 층이 제거됨으로써 게이트 에어 스페이서가 형성된다. 일부 실시예에서, 게이트 전극은 더미 스페이서 층을 제거하기 전에 (예, 에치백 공정에 의해) 오목화된다. 이후, 게이트 에어 스페이서 및 게이트 전극 위에 게이트 에어 스페이서 밀봉부가 형성된다. 일부 실시예에서, 게이트 에어 스페이서 밀봉부는 하이-k 유전체 층과 게이트 전극의 측벽의 일부 사이에 배치된다. 게이트 에어 스페이서 및 하이-k 유전체 층은 통상 게이트 유전체 스페이서용으로 예약된 트랜지스터의 영역을 대체한다. 일부 실시예에서, 원하는 채널 길이를 얻기 위해 소스/드레인 리세스를 형성시 게이트 유전체 스페이서가 구현되며, 이후 해당 게이트 유전체 스페이서는 게이트 스택 제조 공정을 수행하기 전에 제거된다.
제안된 게이트 에어 스페이서 및 게이트 에어 스페이서 및/또는 구성을 제조하기 위한 방법의 상세가 본 명세서에서 이어지는 설명 및/또는 도면에 기술된다. 예시적인 게이트 에어 스페이서는 FinFET에 대해 설명되었지만, 본 개시 내용은 평면 트랜지스터, 다중 게이트 트랜지스터, 게이트-올-어라운드 트랜지스터 및/또는 다른 유형의 트랜지스터에 대한 예시적인 게이트 에어 스페이서의 구현을 고려한다.
도 1은 본 개시 내용의 다양한 양태에 따른 집적 회로 소자를 제조하는 방법(100)의 흐름도이다. 본 실시예에서, 방법(100)은 FinFET 소자를 포함하는 집적 회로 소자를 제조한다. 105 블록에서, 방법(100)은 핀의 제1 부분 위에 더미 게이트 구조체를 형성한다. 더미 게이트 구조체는 더미 게이트 스택 및 더미 게이트 스택의 측벽을 따라 배치된 게이트 스페이서를 포함한다. 110 블록에서, 방법(100)은 핀의 제2 부분에 제1 에피택셜 소스/드레인 특징부를 형성하고, 핀의 제3 부분에 제2 에피택셜 소스/드레인 특징부를 형성한다. 더미 게이트 구조체는 제1 에피택셜 소스/드레인 특징부와 제2 에피택셜 소스/드레인 특징부 사이에 배치된다. 115 블록 및 120 블록에서, 방법(100)은 게이트 스페이서를 제거하고, 핀, 제1 에피택셜 소스/드레인 특징부 및 제2 에피택셜 소스/드레인 특징부 위에 다층 상호 접속 특징부의 유전체 층을 형성한다. 유전체 층은 더미 게이트 스택의 측벽을 따라 물리적으로 접촉되게 배치된다. 일부 실시예에서, 유전체 층은 접촉 에칭 정지층 위에 배치된 층간 유전체 층을 포함하고, 여기서 접촉 에칭 정지층은 더미 게이트 스택의 측벽을 따라 물리적으로 접촉되게 배치된다. 125 블록에서, 방법(100)은 더미 게이트 스택을 제거함으로써 유전체 층에 게이트 개구를 형성한다. 일부 실시예에서, 게이트 스택의 측벽을 따라 배치된 접촉 에칭 정지층도 제거되어 게이트 개구의 폭이 확장된다. 130 블록 및 135 블록에서, 방법(100)은 게이트 개구에 게이트 유전체 층을 형성하고 게이트 개구의 게이트 유전체 층 위에 더미 게이트 스페이서 층을 형성한다. 후속 처리 중에 에칭 선택비를 달성하기 위해 더미 게이트 스페이서 층의 재료는 게이트 유전체 층의 재료와 상이하다. 140 블록에서, 방법(100)은 게이트 개구의 측벽으로부터 더미 게이트 스페이서 층을 제거하지 않고 게이트 유전체 층을 노출시키기 위해 게이트 개구의 바닥으로부터 더미 게이트 스페이서 층을 제거하는 단계를 진행한다. 일부 실시예에서, 게이트 유전체 층에 대해 더미 게이트 스페이서 층을 제거하기 위해 선택적 에칭 공정이 수행되며, 여기서 선택적 에칭 공정은 게이트 개구의 측벽을 따라 배치되는 더미 게이트 스페이서 층의 부분 위에 패시베이션 층을 형성하도록 구성된다. 더미 게이트 스페이서 층을 제거하여 패시베이션 층을 형성하면, 145 블록에서, 방법(100)은 패시베이션 층을 제거한다. 이후, 방법(100)은 150 블록에서 게이트 유전체 층 및 더미 게이트 스페이서 층 위의 게이트 개구에 게이트 전극층을 형성한다. 155 블록에서, 방법(100)은 게이트 개구를 채우지 않는 게이트 전극층, 더미 게이트 스페이서 층, 및 게이트 유전체 층의 부분(예, 다중 상호 접속 특징부의 유전체 층의 상부 표면 위에 배치된 부분)을 제거하기 위해 평탄화 공정을 수행한다. 게이트 개구를 채우는 게이트 전극층, 더미 게이트 스페이서 층 및 게이트 유전체 층의 나머지 부분은 게이트 유전체, 더미 게이트 스페이서 및 게이트 전극을 형성한다. 더미 게이트 스페이서는 게이트 유전체와 게이트 전극 사이에 배치된다. 160 블록 및 165 블록에서, 방법(100)은 게이트 전극을 오목화하고 더미 게이트 스페이서를 제거하여 게이트 유전체와 게이트 전극의 측벽 사이에 게이트 에어 스페이서를 형성하여 이들을 분리시킨다. 170 블록에서, 방법(100)은 게이트 에어 스페이서가 게이트 유전체, 게이트 전극 및 게이트 에어 스페이서 밀봉부에 의해 한정되도록 게이트 에어 스페이서 밀봉부를 형성한다. 그 다음, 방법(100)은 175 블록에서 게이트 전극, 제1 에피택셜 소스/드레인 특징부 및/또는 제2 에피택셜 소스/드레인 특징부에 대한 접촉부를 형성한다. 일부 실시예에서, FinFET 소자 및/또는 집적 회로 소자의 제조를 완료하기 위해 추가의 제조 단계가 수행된다. 방법(100)의 이전, 도중 및 이후에 추가의 단계가 제공될 수 있으며, 설명된 단계 중 일부는 방법(100)의 추가 실시예에서 이동, 대체 또는 제거될 수 있다.
도 2-19는 본 개시 내용의 다양한 양태에 따른 다양한 제조 단계(예, 방법(100)과 관련된 단계)에서의 FinFET 소자(200)의 부분 또는 전체 부분 단면도이다. 도 20은 도 18에 대응하는 제조 단계에서의 본 개시 내용의 다양한 양태에 따른 FinFET 소자(200)의 사시도이다. 도 18은 도 20의 A-A 라인을 따라 취한 도면이다. FinFET 소자(200)는 마이크로프로세서, 메모리 및/또는 다른 IC 소자에 포함될 수 있다. 일부 실시예에서, FinFET 소자(200)는 저항, 커패시터, 인덕터, 다이오드, p-형 전계효과 트랜지스터(PFET), n-형 전계효과 트랜지스터(NFET), 금속 산화물 반도체 전계효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 양극 접합 트랜지스터(BJT), 측면 확산 MOS(LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 적절한 부품 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로 전자 소자를 포함하는 IC 칩의 일부, 시스템-온-칩(SoC) 또는 그 일부일 수 있다. 도 2-20은 본 개시 내용의 창의적인 개념을 더 잘 이해하도록 명확성을 위해 단순화되었다. FinFET 소자(200)에 추가적인 특징부가 추가될 수 있으며, 후술되는 특징부 중 일부는 FinFET 소자(200)의 다른 실시 예에서 대체, 수정 또는 제거될 수 있다.
도 2에서, FinFET 소자(200)는 기판(웨이퍼)(210)을 포함한다. 예시된 실시예에서, 기판(210)은 실리콘을 포함한다. 대안적으로 또는 추가적으로, 기판(210)은 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 실리콘 게르마늄(SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함한다. 대안적으로, 기판(210)은 실리콘-온-절연체(SOI) 기판, 실리콘 게르마늄-온-절연체(SGOI) 기판 또는 게르마늄-온-절연체(GOI) 기판과 같은 반도체-온-절연체 기판이다. 반도체-온-절연체 기판은 산소 주입 분리(SIMOX), 웨이퍼 본딩 및/또는 다른 적절한 방법을 이용하여 제조될 수 있다. 기판(210)은 FinFET 소자(200)의 설계 요건에 따라 다양한 도핑된 영역을 포함할 수 있다. 예를 들어, 기판(210)은 n-형 FinFET에 대해 구성될 수 있는 p-형 도핑 영역(p-형 우물로 지칭됨) 및 p-형 FinFET에 대해 구성될 수 있는 n-형 도핑 영역(n-형 우물로 지칭됨)을 포함한다. n-형 도핑 영역은 인, 비소, 다른 n-형 도펀트 또는 이들의 조합과 같은 n-형 도펀트로 도핑된다. p-형 도핑 영역은 붕소, 인듐, 다른 p-형 도펀트 또는 이들의 조합과 같은 p-형 도펀트로 도핑된다. 일부 실시예에서, 기판(210)은 p-형 도펀트 및 n-형 도펀트의 조합으로 형성된 도핑된 영역을 포함한다. 다양한 도핑 영역은 기판(210) 상부 및/또는 내부에 직접 직접 형성됨으로써, 예를 들어 p-형 우물 구조체, n-형 우물 구조체, 이중-우물 구조체, 돌출 구조체 또는 이들의 조합을 제공할 수 있다. FinFET 소자(200)의 p-형 도핑 영역 및/또는 n-형 도핑 영역을 형성하기 위해 이온 주입 공정, 확산 공정 및/또는 다른 적절한 도핑 공정이 수행될 수 있다.
핀 구조체(220)가 기판(210) 위에 형성된다. 도 2에서, 핀 구조체(220)는 기판(210)으로부터 연장되는 핀(222)을 포함하고, 핀(222)은 x-방향을 따라 형성된 폭, y-방향을 따라 형성된 길이 및 z-방향으로 형성된 높이를 가진다. 핀(222)은 채널 영역(224) 및 소스/드레인 영역(226)(총괄적으로 소스 영역 및 드레인 영역을 지칭함)을 가지며, 여기서 채널 영역(224)은 핀(22)의 길이를 따라(여기서는 y-방향을 따라) 형성된 소스/드레인 영역(226) 사이에 배치된다. 일부 실시예에서, 핀(222)은 기판(210)의 일부(예, 기판(210)의 재료층의 일부)이다. 예를 들어, 기판(210)이 실리콘을 포함하는 예시된 실시예에서, 핀(222)은 실리콘을 포함한다. 대안적으로, 핀은 기판(210) 상에 배치된 반도체 재료층과 같은 재료층에 형성된다. 반도체 재료는 실리콘, 게르마늄, 실리콘 게르마늄, 다른 적절한 재료 또는 이들의 조합일 수 있다. 일부 실시예에서, 핀(222)은 기판(210) 위에 배치된 반도체 층들의 스택을 포함한다. 반도체 층은 FinFET 소자(200)의 설계 요건에 따라 동일하거나 상이한 재료, 도펀트, 에칭 속도, 성분 원자 농도, 성분 질량 농도, 두께 및/또는 구성을 포함할 수 있다. 본 개시 내용은 핀 구조체(220)가 기판(210)으로부터 연장되는 2개 이상의 핀(222)을 포함하여 FinFET 소자(200)가 단일 핀 트랜지스터 대신에 다중 핀 트랜지스터로서 구성되는 실시예를 고려한다.
도 2에 예시된 바와 같이 기판(210)으로부터 연장되는 핀(222)을 형성하기 위해 성막, 리소그래피 및/또는 에칭 공정의 조합이 수행된다. 예를 들어, 핀(222)의 형성은 기판(210)(또는 기판(210) 위에 배치된 재료층) 위에 패턴화된 레지스트 층을 형성하기 위해 리소그래피 공정을 수행하고, 패턴화된 레지스트 층에 형성된 패턴을 기판(210)(또는 기판(210) 위에 배치된 재료층)에 전사하기 위해 에칭 공정을 수행하는 것을 포함한다. 리소그래피 공정은 기판(210) 상에 레지스트 층의 형성(예, 스핀 코팅에 의한), 노광 전 베이킹 공정의 수행, 마스크를 사용한 노광 공정의 수행, 노광 후 베이킹 공정의 수행 및 현상 공정의 수행을 포함할 수 있다. 노광 공정 중에, 레지스트 층은 조사 에너지(예, 자외선(UV), 딥 UV(DUV) 또는 극 UV(EUV) 광)에 노출되며, 마스크는 마스크 및/또는 마스크 유형(예, 바이너리(binary) 마스크, 위상 반전 마스크 또는 EUV 마스크)의 마스크 패턴에 따라 레지스트 층에 대한 조사를 차단, 투과 및/또는 반사함으로써 마스크 패턴에 대응하는 레지스트 층에 이미지가 투영되게 한다. 레지스트 층은 조사 에너지에 민감하기 때문에, 레지스트 층의 노출된 부분은 화학적으로 변하고, 레지스트 층의 노출된 부분은 레지스트 층의 특성과 현상 과정에 사용되는 현상액의 특성에 따라 현상 과정 중에 용해된다. 현상 후, 패턴화된 레지스트 층은 마스크에 대응하는 레지스트 패턴을 포함한다. 에칭 공정은 기판(210)의 일부를 제거하고, 에칭 공정은 에칭 마스크로서 패턴화된 레지스트 층을 사용한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 다른 적절한 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 반응성 이온 에칭(RIE) 공정이 수행된다. 에칭 공정 후, 패턴화된 레지스트 층은 예를 들어, 레지스트 박리 공정에 의해 기판(210)으로부터 제거된다. 대안적으로, 핀(222)은 이중 패턴화 리소그래피(DPL) 공정(예, 리소그래피-에칭-리소그래피-에칭(LELE) 공정, 자체 정렬 이중 패턴화(SADP) 공정, 스페이서-유전체(SID) SADP 공정, 다른 이중 패턴화 공정 또는 이들의 조합), 삼중 패턴화 공정(예, 리소그래피-에칭-리소그래피-에칭-리소그래피-에칭(LELELE) 공정, 자체 정렬 삼중 패턴화(SATP) 공정, 다른 삼중 패턴화 공정 또는 이들의 조합), 다른 다중 패턴화 공정(예, 자체 정렬 사중 패턴화(SAQP) 공정), 또는 이들의 조합과 같은 다중 패턴화 공정에 의해 형성된다. 일부 실시예에서, 핀(222)을 형성하는 동안 유도-자체-조립(DSA) 기술이 구현된다. 또한, 일부 대안적인 실시예에서, 노광 공정은 패턴화를 위한 무-마스크 리소그래피, 전자빔 라이팅 및/또는 이온빔 라이팅을 구현할 수 있다.
IC 소자의 다른 활성 영역으로부터 FinFET 소자(200)를 분리 및 격리하기 위해 절연 특징부(들)(228)가 기판(210)의 상부 및/또는 내부에 형성된다. 절연 특징부(228)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 절연 재료(예, 실리콘, 산소, 질소, 탄소 또는 다른 적절한 절연 성분 포함), 또는 이들의 조합을 포함한다. 절연 특징부(228)는 얕은 트렌치 분리(STI) 구조체, 깊은 트렌치 분리(DTI) 구조체 및/또는 실리콘의 국부 산화(LOCOS) 구조체와 같은 상이한 구조체를 포함할 수 있다. 예를 들어, 절연 특징부(228)는 핀(222)을 형성하고 다른 능동 소자 영역(예, 핀) 및/또는 수동 소자 영역으로부터 전기적으로 절연하는 STI 특징부를 포함할 수 있다. STI 특징부는 기판(210)에 트렌치를 에칭하고(예, 건식 에칭 공정 및/또는 습식 에칭 공정을 이용하여), 트렌치를 절연체 재료로 충전하는 것(예, CVD 공정 또는 스핀-온 유리 공정을 이용하는 것에 의해)에 의해 형성될 수 있다. 과잉의 절연체 재료를 제거하고 및/또는 절연 특징부(228)의 상부 표면을 평탄화하기 위해 화학적 기계적 연마(CMP) 공정이 수행될 수 있다. 다른 예에서, 핀(222)을 형성한 후에 기판(210) 위에 절연 재료를 성막하고(일부 실시예에서, 절연체 재료층은 핀 사이의 갭(트렌치)을 채운다) 절연체 재료층을 에치백하여 절연 특징부(228)를 형성하는 것에 의해 STI 특징부가 형성될 수 있다. 일부 실시예에서, STI 특징부는 열산화 라이너 층 위에 배치된 실리콘 질화물 층과 같이 트렌치를 채우는 다층 구조체를 포함한다. 다른 예에서, STI 특징부는 도핑된 라이너 층(예, 붕소 실리케이트 유리(BSG) 또는 포스포실리케이트 유리(PSG) 포함) 위에 배치된 유전체 층을 포함한다. 또 다른 예에서, STI 특징부는 라이너 유전체 층 위에 배치된 벌크 유전체 층을 포함한다. 일부 실시예에서, 절연 특징부(228)는 예를 들어, 기판(210) 위에 유동성 재료(예, 액체 화합물)를 성막하고 열 어닐링 및/또는 자외선 처리와 같은 적절한 기술에 의해 유동성 재료를 고체 재료로 변환하는 것을 포함하는 유동성 CVD(FCVD) 공정에 의해 형성된다.
게이트 구조체(230)가 핀(222)의 일부 위에 형성된다. 예를 들어, Y-Z 평면에서, 게이트 구조체(230)는 핀(222)의 일부의 상부 표면 위에 배치되고, X-Z 평면에서, 게이트 구조체(230)는 핀(222)의 일부의 상부 표면 및 측벽면을 둘러싼다. 게이트 구조체(230)는 핀(222)의 길이 방향과 다른(예, 직교하는) 방향으로 길이 방향으로 연장된다. 예를 들어, 게이트 구조체(230)는 x-방향에 실질적으로 평행하게 연장됨으로써 x-방향으로 정의된 폭, y-방향으로 정의된 길이 및 z-방향으로 정의된 높이를 가진다. 예시된 실시예에서, 게이트 구조체(230)는 더미 게이트 전극 및 일부 실시예에서 더미 게이트 유전체를 포함하는 더미 게이트 스택(232)을 포함한다. 더미 게이트 전극은 폴리실리콘 층과 같은 적절한 더미 게이트 재료를 포함한다. 따라서, 더미 게이트 스택(232)은 폴리(PO) 게이트 스택으로 지칭될 수 있다. Y-Z 평면에서, 더미 게이트 스택(232)은 핀(222)의 채널 영역(224)의 상부 표면 상에 그리고 소스/드레인 영역(226) 사이에 배치된다. X-Z 평면에서, 더미 게이트 스택(232)은 핀(222)의 채널 영역(224)의 상부 표면과 측벽면을 둘러싼다. 더미 게이트 스택(232)이 더미 게이트 전극과 핀(222) 사이에 배치된 더미 게이트 유전체를 포함하는 실시예에서, 더미 게이트 유전체는 실리콘 산화물, 하이-k 유전체 재료, 다른 적절한 유전체 재료 또는 이들의 조합과 같은 유전체 재료를 포함한다. 일부 실시예에서, 더미 게이트 유전체는 더미 게이트 유전체 및/또는 더미 게이트 전극과 핀(222) 사이에 배치된 계면층(예, 실리콘 산화물을 포함)을 포함한다. 더미 게이트 스택(232)은 예를 들어, 캐핑층, 계면층, 확산층, 장벽층, 하드 마스크 층, 또는 이들의 조합과 같은 다수의 다른 층을 포함할 수 있다. 예를 들어, 더미 게이트 스택(232)은 더미 게이트 전극 위에 배치된 하드 마스크 층(예, 실리콘 질화물 하드 마스크)을 더 포함할 수 있다.
더미 게이트 스택(232)은 성막 공정, 리소그래피 공정, 에칭 공정, 다른 적절한 공정, 또는 이들의 조합에 의해 형성된다. 예를 들어, 핀(222) 및 절연 특징부(228) 위에 더미 게이트 전극층을 형성하기 위해 성막 공정이 수행된다. 일부 실시예에서, 더미 게이트 전극층의 형성 전에 핀(222) 및/또는 절연 특징부(228) 위에 더미 게이트 유전체 층을 형성하기 위해 성막 공정이 수행된다. 이러한 실시예에서, 더미 게이트 전극층은 더미 게이트 유전체 층 위에 성막된다. 일부 실시예에서, 하드 마스크 층이 더미 게이트 전극층 위에 성막된다. 성막 공정은 CVD, 물리적 기상 성막(PVD), 원자층 성막(ALD), 고밀도 플라즈마 CVD(HDPCVD), 유기 금속 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 플라즈마 강화 ALD(PEALD), 저압 CVD(LPCVD), 원자층 CVD(ALCVD), 대기압 CVD(APCVD), 다른 적절한 방법 또는 이들의 조합을 포함한다. 이후, 리소그래피 패턴화 및 에칭 공정이 수행되어 더미 게이트 전극층(및 일부 실시예에서 더미 게이트 유전체 층 및/또는 하드 마스크 층)을 패턴화하여 도 2에 예시된 바와 같이 더미 게이트 스택(232)을 형성한다. 리소그래피 패턴화 공정은 레지스트 코팅(예, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 레지스트 현상, 세정, 건조 (예, 하드 베이킹), 다른 적절한 리소그래피 공정 또는 이들의 조합을 포함한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 다른 에칭 방법 또는 이들의 조합을 포함한다.
게이트 구조체(230)는 더미 게이트 스택(232)에 인접하게(즉, 더미 게이트 스택의 측벽을 따라) 배치된 게이트 스페이서(236)를 더 포함한다. 각각의 게이트 스페이서(236)는 y-방향(예, 게이트 길이 또는 채널 길이 방향)을 따라 두께(t1)을 가진다. 일부 실시예에서, 두께(t1)는 약 6.5 nm 내지 약 8 nm이다. 게이트 스페이서(236)는 임의의 적절한 공정에 의해 형성되고 유전체 재료를 포함한다. 유전체 재료는 실리콘, 산소, 탄소, 질소, 다른 적절한 재료 또는 이들의 조합(예, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 탄화물, 실리콘 탄소 질화물(SiCN), 실리콘 산탄화물(SiOC), 실리콘 산탄질화물(SiOCN))을 포함할 수 있다. 예를 들어, 실리콘 및 질소를 포함하는 유전체 층(예, SiN, SiCN 또는 SiOCN과 같은 실리콘 질화물 층)이 더미 게이트 스택(232) 위에 성막되고(예, ALD에 의해), 후속으로 에칭(예, 이방성 에칭)되어 게이트 스페이서(236)를 형성한다. 일부 실시예에서, 게이트 스페이서(236)는 실리콘 질화물을 포함하는 제1 유전층 및 실리콘 산화물을 포함하는 제2 유전층과 같은 다층 구조체를 포함한다. 일부 실시예에서, 밀봉 스페이서, 오프셋 스페이서, 희생 스페이서, 더미 스페이서 및/또는 메인 스페이서와 같은 2세트 이상의 스페이서가 더미 게이트 스택(232)에 인접하게 형성된다. 이러한 구현예에서, 다양한 스페이서 세트는 에칭 속도가 상이한 재료를 포함할 수 있다. 예를 들어, 실리콘 및 산소를 포함하는 제1 유전체 층(예, 실리콘 산화물)이 성막 및 에칭되어 더미 게이트 스택(232)에 인접하게 제1 스페이서 세트를 형성할 수 있고, 실리콘 및 질소를 포함하는 제2 유전체 층(예, 실리콘 질화물)이 성막 및 에칭되어 제1 스페이서 세트에 인접하게 제2 스페이서 세트를 형성할 수 있다.
도 3을 참조하면, 소스/드레인 리세스(240A) 및 소스/드레인 리세스(240B)와 같은 소스/드레인 리세스(트렌치)를 형성하기 위해 변형된 소스/드레인(SSD) 에칭이 수행된다. 예를 들어, 핀(222)의 노출된 부분(즉, 게이트 구조체(230)에 의해 덮이지 않은 핀(222)의 소스/드레인 영역(226))이 적어도 부분적으로 제거되어 소스/드레인 리세스(240A, 240B)를 형성한다. SSD 에칭은 소스/드레인 리세스(240A, 240B)의 원하는 프로파일 및 FinFET 소자(200)의 원하는 채널 길이(l)를 달성하기 위해 조절(조정)된다. 예시된 실시예에서, SSD 에칭은 Y-Z 평면에서 그릇 형태(포트 형태)의 프로파일을 가지는 소스/드레인 리세스(240A, 240B)를 형성하도록 조절된다. 예를 들어, 소스/드레인 리세스(240A, 240B) 각각은 깊이(d)(핀(222)의 상부 표면과 소스/드레인 리세스(240A, 240B)의 최하부 지점 사이의 z-방향을 따라 정의됨), 폭(w1)을 가지는 제1 소스/드레인 리세스 부분 및 폭(w2)을 가지는 제2 소스/드레인 리세스 부분을 가지며, 여기서 제1 소스/드레인 리세스 부분은 제2 소스/드레인 리세스 부분 위에 배치된다. 제1 소스/드레인 리세스 부분의 폭(w1)은 실질적으로 선형인 측벽 사이에 정의되므로, 폭(w1)은 깊이(d)를 따라 실질적으로 동일하다. 제2 소스/드레인 리세스 부분의 폭(w2)은 곡선 측벽 사이에 정의되므로, 폭(w2)은 깊이(d)를 따라 변한다. 소스/드레인 리세스(240A)의 최대 폭은 소스/드레인 팁(v1) 사이에 정의되고, 소스/드레인 리세스(240B)의 최대 폭은 소스/드레인 팁(v2) 사이에 정의된다. 이러한 구성은 제2 소스/드레인 리세스 부분의 폭(w2)이 제1 소스/드레인 리세스 부분으로부터 소스/드레인 팁(v1, v2)까지 깊이(d)를 따라 테이퍼 방식으로 증가하고 소스/드레인 팁(v1, v2)으로부터 깊이(d)까지 깊이(d)를 따라 테이퍼 방식으로 감소하도록 한다. 따라서, 제2 소스/드레인 리세스 부분은 그릇 형상의 프로파일의 바디를 형성하고, 제1 소스/드레인 리세스 부분은 그릇 형상의 프로파일의 목부(neck) 및/또는 립(lip)을 형성한다.
SSD 에칭은 팁 깊이 및 소스/드레인 팁(v1, v2)의 팁 근접성을 달성하도록 조정될 수 있으며, 이는 후속으로 형성되는 게이트 구조체와 후속으로 형성되는 에피택셜 소스/드레인 특징부 사이의 기생 저항 및/또는 기생 커패시턴스를 최소화하고 및/또는 채널 영역(224)에 원하는 변형/응력을 유발하는 채널 길이를 형성하도록 팁 깊이 및 팁 근접성을 구성하는 것과 같이 FinFET 소자(200)의 성능을 최적화하기 위한 것이다. 팁 깊이는 통상적으로 게이트 스택(및/또는 핀의 상부 표면)과 게이트 스택에 최근접한 소스/드레인 특징부의 일부(즉, 소스/드레인 팁(v1, v2)) 사이의 수직 거리를 지칭하고, 팁 근접성은 통상적으로 게이트 스택의 측벽과 게이트 스택의 측벽에 최근접한 소스/드레인 특징부의 일부 사이의 측면 거리(즉, 소스/드레인 팁(v1, v2)과 게이트 스택 사이의 거리)를 지칭한다. 예시된 실시예에서, 소스/드레인 리세스(240A, 240B)는 소스/드레인 팁 중 하나(v1)가 각각의 게이트 스페이서(236) 아래에 배치되고 소스/드레인 팁 중 하나(v2)가 각각의 게이트 스페이서(236) 아래에 배치되도록 게이트 구조체(230) 아래로, 특히 게이트 스페이서(236) 아래로 연장된다. 채널 길이(l)는 게이트 스페이서(236) 아래에 배치된 소스/드레인 팁(v1, v2) 사이에 정의된다. 예시된 실시예에서, SSD 에칭은 채널 길이(l)를 정의하기 위해 소스/드레인 팁(v1, v2)의 위치를 조절한다.
SSD 에칭은 게이트 구조체(230)(즉, 더미 게이트 스택(232) 및 게이트 스페이서(236)) 및/또는 절연 특징부(228)에 대해 핀(222)을 선택적으로 제거한다. 즉, SSD 에칭은 핀(222)을 실질적으로 제거하지만, 더미 게이트 스택(232), 게이트 스페이서(236) 및/또는 절연 특징부(228)를 제거하지 않거나 실질적으로 제거하지 않는다. 예시된 실시예에서, SSD 에칭은 핀(222)에 의해 소스/드레인 리세스(240A, 240B)가 형성되도록 소스/드레인 영역(226)에서 핀(222)의 전부는 아니지만 일부를 제거한다. 일부 실시예에서, SSD 에칭은 소스/드레인 리세스(240A, 240B)를 연장하여 기판(210) 및/또는 절연 특징부(228)를 노출시킴으로써, 소스/드레인 리세스(240A, 240B)는 기판(210) 및/또는 절연 특징부(228)에 의해 형성된 바닥 및/또는 측벽을 가질 수 있다. 일부 실시예에서, 소스/드레인 리세스(240A, 240B)는 기판(210)의 최상부 표면 아래로 연장된다. SSD 에칭은 건식 에칭 공정, 습식 에칭 공정, 다른 적절한 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, SSD 에칭은 브롬 함유 에칭 가스(예, Br, HBr, CH3Br, CH2Br2, 및/또는 CHBr3), 수소 함유 에칭 가스(예, H2 및/또는 CH4), 질소 함유 에칭 가스(예, N2 및/또는 NH3), 염소 함유 에칭 가스(예, Cl2, CHCl3, CCl4 및/또는 BCl3), 산소 함유 에칭 가스(예, O2), 불소 함유 에칭 가스(예, F2, CH3F, CH2F2, CHF3, CF4, C2F6, SF6, 및/또는 NF3), 요오드 함유 에칭 가스, 다른 적절한 에칭 가스 또는 이들의 조합을 구현하는 건식 에칭 공정이다. 일부 실시예에서, 에칭 가스를 전달하기 위해 캐리어 가스가 사용된다. 캐리어 가스는 아르곤 함유 가스, 헬륨 함유 가스, 크세논 함유 가스, 다른 적절한 불활성 가스 또는 이들의 조합과 같은 불활성 가스일 수 있다. 에칭 가스의 유량, 에칭 가스의 농도, 캐리어 가스의 농도, 제1 에칭 가스의 농도 대 제2 에칭 가스의 농도의 비율, 캐리어 가스의 농도 대 에칭 가스의 농도의 비율, RF 소스의 전력, 바이어스 전압, 압력, 에칭 공정의 지속 시간, 다른 적절한 에칭 파라미터, 또는 이들의 조합과 같은 SSD 에칭의 다양한 파라미터는 소스/드레인 리세스(240A, 240B)의 원하는 프로파일 및 FinFET 소자(200)의 원하는 채널 길이(l)를 달성하도록 조절된다. 일부 실시예에서, SSD 에칭은 다단계 에칭 공정이다. 예를 들어, SSD 에칭은 소스/드레인 리세스(240A, 240B)의 원하는 프로파일을 달성하기 위해 이방성 소스/드레인 에칭, 즉, 수평 방향(여기서는 x-방향 및/또는 y-방향)으로는 재료가 최소로(최소에서 전혀) 제거되고 수직 방향(여기서는 z-방향)과 같이 실질적으로 한 방향으로 재료를 제거하도록 구성된 에칭 후에, 등방성 소스/드레인 에칭(즉, 수직 방향 및 수평 방향과 같은 여러 방향으로 재료를 제거하도록 구성된 에칭)을 수행할 수 있다. 일부 실시예에서, 이방성 소스/드레인 에칭은 브롬 함유 에칭 가스를 구현하는 건식 에칭 공정이고, 등방성 소스/드레인 에칭은 불소 및 염소 함유 에칭 가스를 구현하는 건식 에칭 공정이다. 일부 실시예에서, 게이트 구조체(230) 및/또는 절연 특징부(228)를 덮는 패턴화된 마스크 층을 형성하기 위해 본 명세서에 설명된 것과 같은 리소그래피 공정이 수행되고, SSD 에칭은 패턴화된 마스크를 에칭 마스크로 사용한다.
도 4를 참조하면, 에피택셜 소스/드레인 특징부(244)가 소스/드레인 리세스(240A, 240B)에 형성되어, 채널 길이(l)가 에피택셜 소스/드레인 특징부(244)의 각각의 소스/드레인 팁(v1, v2) 사이에 정의된다. 예를 들어, 반도체 재료는 핀(222)으로부터 에피택셜 성장되어 소스/드레인 리세스(240A, 240B)를 채우고 핀(222)의 소스/드레인 영역(226)에 에피택셜 소스/드레인 특징부(244)를 형성한다. 예시된 실시예에서, 반도체 재료는 소스/드레인 리세스(240A, 240B) 위로 과충전됨으로써 반도체 재료는 핀(222)의 상부 표면 위로 연장된다. 도 4에서, 반도체 재료가 소스/드레인 리세스(240A, 240B) 위로 과충전되기 때문에, 에피택셜 소스/드레인 특징부(244)는 깊이(d)보다 큰 두께(t2)를 가진다. 에피택셜 소스/드레인 특징부(240) 각각은 제2 부분(245B) 위에 배치된 제1 부분(245A)을 가지며, 여기서 제1 부분(245A)은 제1 소스/드레인 리세스 부분에 대응하고, 제2 부분(245B)은 제2 소스/드레인 리세스 부분에 대응한다. 예를 들어, 에피택셜 소스/드레인 특징부(244)는 Y-Z 평면에서 그릇형(또는 포트형) 프로파일을 가지며, 여기서 각각의 제2 부분(245B)은 그릇형 프로파일의 바디를 형성하고, 각각의 제1 부분(245A)은 그릇형 프로파일의 목부 및/또는 립을 형성한다. 제1 부분(245A)은 폭(w1)을 가지고, 제2 부분(245B)은 폭(w2)을 가진다. 제1 부분(245A)은 제1 소스/드레인 리세스 부분의 두께보다 큰 두께를 가지며(제1 부분(245A)의 상부 표면이 기판(210)의 상부 표면에 대해 핀(222)의 상부 표면 위에 배치되기 때문에), 제2 부분(245B)은 제2 소스/드레인 리세스 부분의 두께와 실질적으로 동일한 두께를 가진다.
에피택시 공정은 CVD 성막 기술(예, 기상 에피택시(VPE), 초고진공 CVD(UHV-CVD), LPCVD 및/또는 PECVD), 분자빔 에피택시, 다른 적절한 SEG 공정 또는 이들의 조합을 구현할 수 있다. 에피택시 공정은 기판(210)의 조성물과 상호 작용하는 기체 및/또는 액체 전구체를 사용할 수 있다. 에피택셜 소스/드레인 특징부(244)는 n-형 도펀트 및/또는 p-형 도펀트로 도핑된다. 일부 실시예에서, 에피택셜 소스/드레인 특징부(244)는 실리콘 및/또는 탄소를 포함하는 에피택셜 층이며, 여기서 실리콘 함유 에피택셜 층 또는 실리콘-탄소 함유 에피택셜 층은 인, 다른 n-형 도펀트 또는 이들의 조합으로 도핑된다. 일부 실시예에서, 에피택셜 소스/드레인 특징부(244)는 실리콘 및 게르마늄을 포함하는 에피택셜 층이며, 여기서 실리콘-게르마늄 함유 에피택셜 층은 붕소, 다른 p-형 도펀트 또는 이들의 조합으로 도핑된다. 일부 실시예에서, 에피택셜 소스/드레인 특징부는 다층 구조체를 가진다. 일부 실시예에서, 에피택셜 소스/드레인 특징부(244)는 채널 영역(224)에서 원하는 인장 응력 및/또는 압축 응력을 달성하는 재료 및/또는 도펀트를 포함한다. 일부 실시예에서, 에피택셜 소스/드레인 특징부(244)는 성막 중에 에피택시 공정의 소스 재료에 불순물을 첨가함으로써 도핑된다. 일부 실시예에서, 에피택셜 소스/드레인 특징부(244)는 성막 공정에 이은 이온 주입 공정에 의해 도핑된다. 일부 실시예에서, FinFET 소자(200)의 에피택셜 소스/드레인 특징부(244) 및/또는 다른 소스/드레인 영역(예, HDD 영역 및/또는 LDD 영역) 내의 도펀트를 활성화하기 위해 어닐링 공정이 수행된다.
도 5-18을 참조하면, 게이트 구조체(230)를 게이트 구조(250)(도 18 참조)로 대체하는 게이트 대체 공정이 수행된다. 게이트 구조체(250)는 게이트 유전체(예, 계면층(252) 및 하이-k 유전체 층(254) 포함) 및 게이트 전극(256)을 포함한다. 일부 실시예에서, 게이트 유전체 및 게이트 전극(256)은 집합적으로 하이-k/금속 게이트 스택으로 지칭될 수 있다. 아래에서 상세히 설명되는 바와 같이, 게이트 구조체(250)는 게이트 유전체(예, 하이-k 유전체 층(254))와 게이트 전극(256) 사이에 배치된 게이트 에어 스페이서(258)를 더 포함하며, 이 게이트 에어 스페이서는 게이트 전극(256)과 에피택셜 소스/드레인 특징부(244) 사이의 기생 커패시턴스와 게이트 전극(256)과 에피택셜 소스/드레인 특징부(244)에 대한 후속으로 형성되는 소스/드레인 접촉부 사이의 기생 커패시턴스를 감소시킴으로써 FinFET 소자(200)의 총 기생 커패시턴스를 감소시키는 것으로 관찰되었다. 이러한 기생 커패시턴스의 감소는 FinFET 소자(200)에 대해 게이트 에어 스페이서(258)가 없는 FinFET 소자의 동작 속도 및 교류(AC) 성능보다 빠르고 우수한 동작 속도 및 AC 성능 특성을 제공한다.
도 5 및 도 6을 참조하면, 게이트 스페이서(236)는 기판(210)(도 6) 위에 다층 상호 접속(MLI) 특징부(260)의 하나 이상의 절연층을 형성하기 전에 에칭 공정(도 5)에 의해 선택적으로 제거된다. 도 5에서, 더미 게이트 스택(232)은 에칭 공정 후에 에피택셜 소스/드레인 특징부(244)의 상부 부분(특히, 핀(222)의 최상부 표면 위에 배치된 에피택셜 소스/드레인 특징부(244)의 일부)으로부터 간격(d1)만큼 이격된다. 일부 실시예에서, 간격(d1)은 게이트 스페이서(236)의 두께(t1)와 실질적으로 동일하다(예, 간격(d1)은 일부 실시예에서 약 6.5 nm 내지 약 8 nm임). 일부 실시예에서, 간격(d1)은 게이트 스페이서(236)의 두께(t1)보다 크거나 작다. 에칭 공정은 더미 게이트 스택(232), 에피택셜 소스/드레인 특징부(244), 핀(222) 및/또는 절연 특징부(228)에 대해 게이트 스페이서(236)를 선택적으로 제거하도록 구성된다. 즉, 에칭 공정은 게이트 스페이서(236)를 실질적으로 제거하지만, 더미 게이트 스택(232), 에피택셜 소스/드레인 특징부(244), 핀(222) 및/또는 절연 특징부(228)를 제거하지 않거나 실질적으로 제거하지 않는다. 예를 들어, 에칭 공정에서는 더미 게이트 스택(232)(예, 폴리실리콘), 에피택셜 소스/드레인 특징부(244)(예, 실리콘, 게르마늄 또는 이들의 조합), 핀(222)(예, 실리콘) 및/또는 절연 특징부(228)(예, 실리콘 및 산소를 포함하는 로우-k 유전체 재료)의 재료보다 더 빠른 속도로 게이트 스페이서(236)(예, 실리콘 질화물)의 재료를 에칭하는 에칭액이 선택된다(즉, 에칭액은 게이트 스페이서(236)의 재료에 대해 높은 에칭 선택비를 가짐). 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 다른 적절한 에칭 공정, 또는 이들의 조합이다. 건식 에칭 공정은 수소 함유 에칭 가스(예, H2 및/또는 CH4), 질소 함유 에칭 가스(예, N2 및/또는 NH3), 염소 함유 에칭 가스(예, Cl2, CHCl3, CCl4 및/또는 BCl3), 산소 함유 에칭 가스(예, O2), 불소 함유 에칭 가스(예, F2, CH3F, CH2F2, CHF3, CF4, C2F6, SF6, 및/또는 NF3), 브롬 함유 에칭 가스(예, Br, HBr, CH3Br, CH2Br2, 및/또는 CHBr3), 요오드 함유 에칭 가스, 다른 적절한 에칭 가스 또는 이들의 조합을 구현할 수 있다. 일부 실시예에서, 건식 에칭 공정은 에칭 가스를 전달하기 위해 캐리어 가스를 사용한다. 캐리어 가스는 질소, 아르곤, 헬륨, 크세논, 다른 적절한 캐리어 가스 성분 또는 이들의 조합을 포함한다. 습식 에칭 공정은 희석된 불산(DHF), 수산화 칼륨(KOH), 수산화 암모늄(NH4OH), 암모니아(NH3), 불산(HF), 질산(HNO3), 아세트산(CH3COOH), 물, 다른 적절한 습식 에칭 용액, 또는 이들의 조합을 포함하는 습식 에칭 용액을 구현할 수 있다. 일부 실시예에서, 에칭 공정은 다중 단계를 포함한다. 일부 실시예에서, 에칭 공정은 패턴화된 마스크 층을 에칭 마스크로 사용하고, 여기서 패턴화된 마스크 층은 더미 게이트 스택(232), 에피택셜 소스/드레인 특징부(244), 핀(222) 및/또는 절연 특징부(228)를 덮지만, 게이트 스페이서(236)를 노출시키는 개구를 포함한다.
게이트 스페이서(236)의 선택적 에칭을 달성하기 위해 에칭 가스의 유량, 에칭 가스의 농도, 캐리어 가스의 농도, 제1 에칭 가스의 농도 대 제2 에칭 가스의 농도의 비율, 캐리어 가스의 농도 대 에칭 가스의 농도의 비율, RF 소스의 전력, 바이어스 전압, 압력, 에칭 공정의 지속 시간, 다른 적절한 에칭 파라미터, 또는 이들의 조합과 같은 에칭 공정의 다양한 파라미터를 조정할 수 있다. 예를 들어, 일부 실시예에서, 건식 에칭 공정은 폴리실리콘(예, 더미 게이트 스택(232)), 실리콘(예, 핀(222)), 에피택셜 소스/드레인 특징부(244)(예, 실리콘, 게르마늄, 또는 이들의 조합) 및/또는 실리콘 산화물(예, 절연 특징부(228))에 대해 실리콘 질화물(예, 게이트 스페이서(236))의 선택적 에칭을 달성하기 위해 CHF3 및 O2를 포함하는 에칭 가스를 구현할 수 있다. 이러한 실시예에서, 폴리실리콘, 실리콘 및/또는 실리콘 산화물 위에 실리콘 질화물의 원하는 에칭을 달성하기 위해 지속 시간, 에칭 가스의 유량, 온도 및 압력도 역시 조절될 수 있다. 일부 실시예에서, 건식 에칭 공정의 지속 시간은 약 50초 내지 약 120초이다. 일부 실시예에서, CHF3의 유량은 약 50 sccm 내지 약 100 sccm이고, O2의 유량은 약 1 sccm 내지 약 10 sccm이다. 일부 실시예에서, 건식 에칭 공정은 약 2 내지 약 4의 O2 유량에 대한 CHF3의 유량의 비를 구현한다. 일부 실시예에서, 건식 에칭 공정의 온도는 약 40 ℃ 내지 약 80 ℃이다. 일부 실시예에서, 건식 에칭 공정은 실리콘 질화물의 선택적 에칭을 달성하기 위해 CHF3, CH3F, O2 및/또는 SO2를 포함하는 에칭 가스를 구현할 수 있다.
도 6에서, 게이트 스페이서(236)를 제거한 후, MLI 특징부(260)의 접촉 에칭 정지층(CESL)(262) 및 층간 유전체(ILD) 층(264(ILD-0))이 기판(210) 위에 형성된다. 일부 실시예에서, ILD 층(264)(및 CESL(262)은 MLI 특징부(260)의 최하부 유전체 층을 형성합니다. MLI 특징부(260)는 다양한 소자(예, 트랜지스터, 저항, 커패시터 및/또는 인덕터) 및/또는 FinFET 소자(200)의 구성 요소(예, 게이트 구조체 및/또는 소스/드레인 특징부)가 FinFET 소자(200)의 설계 요건에 의해 지정된 바와 같이 동작할 수 있도록 다양한 소자 및/또는 FinFET 소자(200)의 구성 요소를 전기적으로 결합시킨다. MLI 특징부(260)는 다양한 상호 접속을 형성하도록 구성된 유전체 층(예, CESL(262) 및 ILD 층(264)) 및 도전층의 조합을 포함한다. 도전층은 소자-레벨 접촉부 및/또는 비아와 같은 수직 상호 접속부 및/또는 도전 라인과 같은 수평 상호 접속부를 형성하도록 구성된다. 수직 상호 접속부는 일반적으로 MLI 특징부(260)(예, M1 내지 M2)의 상이한 층(또는 상이한 평면)에서 수평 상호 접속부를 연결시킨다. 동작 중에, 상호 접속부는 소자 및/또는 FinFET 소자(200)의 구성 요소 사이에서 신호를 전송하고 및/또는 신호(예, 클록 신호, 전압 신호 및/또는 접지 신호)를 소자 및/또는 FinFET 소자(200)의 구성 요소로 분배한다. MLI 특징부(260)는 주어진 수의 유전체 층 및 도전층을 가지는 것으로 예시되어 있지만, 본 개시 내용은 설계 요건에 따라 더 많거나 더 적은 유전체 층 및/또는 도전층을 갖는 MLI 특징부(260)를 고려한다는 것을 알아야 한다.
핀(222), 절연 특징부(228), 더미 게이트 스택(232) 및 에피택셜 소스/드레인 특징부(244) 위에 CESL(262)이 형성된다. CESL(262) 위에 ILD 층(264)이 형성된다. 예시된 실시예에서, 게이트 스페이서(236)가 게이트 구조체(230)로부터 제거되었기 때문에, CESL(262)은 더미 게이트 스택(232)의 측벽 상에 직접 배치된다. CESL(232)은 더미 게이트 스택(232)의 측벽을 따라 두께(t3)를 가진다. 일부 실시예에서, y-방향을 따른 더미 게이트 스택(232)의 두께(t3) 및 길이(l1)는 더미 게이트 스택(232)의 측벽을 따라 배치된 CESL(262)의 총 두께(예, 총 CESL 두께 = t3 + t3) 및 y-방향을 따른 더미 게이트 스택(232)의 길이(l1)의 합이 채널 길이(l)와 실질적으로 동일하게 되도록 조절된다. 즉, FinFET 소자(200)의 더미 부분의 길이(l2)(게이트 개구를 형성하고 이어서 게이트 구조체(250)를 형성하도록 제거될 것임)는 채널 길이(l)와 실질적으로 동일하다. 일부 실시예에서, 두께(t3)는 CESL(262)의 측벽 부분의 엣지가 채널 길이(l)를 정의하는 에피택셜 소스/드레인 특징부(244)의 소스/드레인 팁(v1, v2)과 실질적으로 수직으로 정렬되도록 선택되어 게이트 구조체(250)의 게이트 길이는 채널 길이(l)와 실질적으로 동일하다. 이러한 실시예에서, 게이트 구조체(250)의 측벽(예, 하이-k 유전체 층(254)의 엣지)은 채널 길이(l)를 정의하는 에피택셜 소스/드레인 특징부(244)의 소스/드레인 팁(v1, v2)과 실질적으로 수직으로 정렬될 것이다. 일부 실시예에서, CESL(262)의 두께(t3)는 약 3 nm 내지 약 8 nm이고, ILD 층(264)의 두께는 약 50 nm 내지 약 100 nm이다. ILD 층(264)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 테트라에틸 오르소실리케이트(TEOS) 산화물, PSG, BPSG, 로우-k 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합을 포함하는 유전체 재료를 포함한다. 로우-k 유전체 재료는 일반적으로 이산화 실리콘의 유전율(k≒3.9)에 비해 유전율이 낮은 유전체 재료를 말한다. 예를 들어, 로우-k 유전체 재료는 유전율이 약 3.9 미만이다. 일부 예에서, 로우-k 유전체 재료는 약 2.5 미만의 유전율을 가지며, 이는 극저-k 유전체 재료로 지칭될 수 있다. 예시적인 로우-k 유전체 재료는 플루오로실리케이트 유리(FSG), 탄소 도핑된 실리콘 산화물, Black Diamond®(캘리포니아 산타클라라 소재의 Applied Materials 제품), 크세로겔, 에어로겔, 비정질 플루오르화 탄소, 파릴렌, BCB, SiLK(미시간 미드랜드 소재의 Dow Chemical사 제품), 폴리이미드, 다른 로우-k 유전체 재료 또는 이들의 조합을 포함한다. 예시된 실시예에서, ILD 층(264)은 로우-k 유전체 재료를 포함하고, 일반적으로 로우-k 유전체 층으로 지칭된다. CESL(262)은 ILD 층(264)의 유전체 재료와 상이한 유전체 재료와 같이 ILD 층(264)과 상이한 재료를 포함한다. ILD 층(264)이 실리콘-산소 함유 로우-k 유전체 재료를 포함하는 경우, CESL(262)은 실리콘 및 질소 및/또는 탄소(예, SiN, SiCN, SiCON, SiON, SiC 및/또는 SiCO)(예, 실리콘 질화물 또는 실리콘 탄화물 층)를 포함할 수 있다. ILD 층(264) 및/또는 CESL(262)은 설계 요건에 따라 다중 유전체 재료를 갖는 다층 구조체를 포함할 수 있다. CESL(262) 및/또는 ILD 층(264)은 CVD, FCVD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, PVD, ALD, PEALD, 다른 적절한 방법 또는 이들의 조합과 같은 성막 공정에 의해 기판(210) 위에 형성된다. 이후, CMP 공정 및/또는 다른 평탄화 공정이 수행되어 더미 게이트 스택(232)의 상부 표면을 노출시키고 실질적으로 평면인 상부 표면을 갖는 CESL(262), ILD 층(264) 및/또는 더미 게이트 스택(232)을 제공한다.
도 7을 참조하면, 에칭 공정은 핀(222)의 채널 영역(224)을 노출시키는 게이트 개구(트렌치)(270)를 ILD 층(264)에 형성하도록 더미 게이트 스택(232)을 제거한다. 예시된 실시예에서, 에칭 공정은 더미 게이트 스택(232)의 측벽을 따라 배치된 CESL(262)의 부분을 추가로 제거한다. 따라서, 게이트 개구(270)는 채널 길이(l)와 실질적으로 동일한 길이(l2)(예, l1 + t3 + t3)를 가진다. 게이트 개구(270)의 바닥은 핀(222)의 채널 영역(224)에 의해 정의되고, 게이트 개구(270)의 측벽은 ILD 층(264)에 의해 정의된 상부 부분과 CESL(262)에 의해 정의된 하부 부분을 가진다. 게이트 개구(270)의 측벽은 채널 길이(l)를 정의하는 에피택셜 소스/드레인 특징부(244)의 소스/드레인 팁(v1, v2)과 실질적으로 수직으로 정렬된다. 일부 실시예에서, 길이(l2)는 게이트 개구(270)의 측벽이 소스/드레인 팁(v1, v2)과 실질적으로 수직으로 정렬되지 않도록 채널 길이(l)보다 크거나 작다. 에칭 공정은 ILD 층(264)에 대해 더미 게이트 스택(232) 및 CESL(262)을 선택적으로 제거하도록 구성된다. 즉, 에칭 공정은 더미 게이트 스택(232) 및 CESL(262)을 실질적으로 제거하지만, ILD 층(264)을 제거하지 않거나 실질적으로 제거하지 않는다. 예를 들어, 에칭 공정에서는 더미 게이트 스택(232)의 재료 및 CESL(262)의 재료(예, 각각 폴리실리콘 및 실리콘 질화물)를 ILD 층(264)의 재료(예, 실리콘 및 산소를 포함하는 로우-k 유전체 재료)보다 더 높은 속도로 에칭하는 에칭액이 선택된다(즉, 에칭액은 더미 게이트 스택(232) 및 CESL(262)의 재료에 대해 높은 에칭 선택비를 가진다). 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 다른 적절한 에칭 공정, 또는 이들의 조합이다. 건식 에칭 공정은 수소 함유 에칭 가스(예, H2 및/또는 CH4), 질소 함유 에칭 가스(예, N2 및/또는 NH3), 염소 함유 에칭 가스(예, Cl2, CHCl3, CCl4 및/또는 BCl3), 산소 함유 에칭 가스(예, O2), 불소 함유 에칭 가스(예, F2, CH3F, CH2F2, CHF3, CF4, C2F6, SF6, 및/또는 NF3), 브롬 함유 에칭 가스(예, Br, HBr, CH3Br, CH2Br2, 및/또는 CHBr3), 요오드 함유 에칭 가스, 다른 적절한 에칭 가스 또는 이들의 조합을 구현할 수 있다. 일부 실시예에서, 건식 에칭 공정은 에칭 가스를 전달하기 위해 캐리어 가스를 사용한다. 캐리어 가스는 질소, 아르곤, 헬륨, 크세논, 다른 적절한 캐리어 가스 성분 또는 이들의 조합을 포함한다. 습식 에칭 공정은 DHF, KOH, NH4OH, NH3, HF, HNO3, CH3COOH, H2O, 다른 적절한 습식 에칭 용액 성분, 또는 이들의 조합을 포함하는 습식 에칭 용액을 구현할 수 있다. 일부 실시예에서, 에칭 공정은 다중 단계를 포함한다. 예를 들어, 일부 실시예에서, 에칭 공정은 더미 게이트 스택(232)을 제거하기 위한 제1 에칭액 및 CESL(262)을 제거하기 위한 제2 에칭액을 구현한다. 일부 실시예에서, 에칭 공정은 패턴화된 마스크 층을 에칭 마스크로 사용하고, 여기서 패턴화된 마스크 층은 ILD 층(264)을 덮고, 더미 게이트 스택(232) 및 더미 게이트 스택(232)의 측벽을 따라 배치된 CESL(262)의 부분을 노출시키는 개구를 가진다.
더미 게이트 스택(232) 및 CESL(262)의 선택적 에칭을 달성하기 위해 에칭 가스의 유량, 에칭 가스의 농도, 캐리어 가스의 농도, 제1 에칭 가스의 농도 대 제2 에칭 가스의 농도의 비율, 캐리어 가스의 농도 대 에칭 가스의 농도의 비율, RF 소스의 전력, 바이어스 전압, 압력, 에칭 공정의 지속 시간, 다른 적절한 에칭 파라미터, 또는 이들의 조합과 같은 에칭 공정의 다양한 파라미터를 조정할 수 있다. 예를 들어, 일부 실시예에서, 건식 에칭 공정은 로우-k 유전체 재료(예, ILD 층(264))에 대해 폴리실리콘(예, 더미 게이트 스택(232)) 및 실리콘 질화물(예, CESL(262))의 선택적 에칭을 달성하기 위해 CF4 및 O2를 포함하는 에칭 가스를 구현할 수 있다. 이러한 실시예에서, 폴리실리콘, 로우-k 유전체 재료에 대한 폴리실리콘 및/또는 실리콘 질화물의 원하는 에칭을 달성하기 위해 지속 시간, 에칭 가스의 유량, 온도 및 압력도 역시 조절될 수 있다. 일부 실시예에서, 건식 에칭 공정의 지속 시간은 약 50초 내지 약 100초이다. 일부 실시예에서, CF4의 유량은 약 50 sccm 내지 약 100 sccm이고, O2의 유량은 약 1 sccm 내지 약 10 sccm이다. 일부 실시예에서, 건식 에칭 공정은 약 2 내지 약 4의 O2 유량에 대한 CF4의 유량의 비를 구현한다. 일부 실시예에서, 건식 에칭 공정은 5 mTorr 내지 100 mTorr의 압력으로 수행된다. 일부 실시예에서, 건식 에칭 공정의 온도는 약 50 ℃ 내지 약 100 ℃이다. 일부 실시예에서, 건식 에칭 공정의 다양한 파라미터는 건식 에칭 공정에 의해 더미 게이트 스택(232) 및 CESL(262)이 동시에 제거되도록 CESL(262)의 재료의 에칭 속도와 실질적으로 동일한 더미 게이트 스택(232)의 재료의 에칭 속도를 달성하도록 구성된다. 일부 실시예에서, 건식 에칭 공정의 다양한 파라미터는 건식 에칭 공정에 의해 더미 게이트 스택(232) 및 CESL(262)이 선택적으로 제거되도록 CESL(262)의 재료의 에칭 속도와 상이한 더미 게이트 스택(232)의 재료의 에칭 속도를 달성하도록 구성된다. 따라서, 건식 에칭 공정은 예를 들어, 상이한 재료의 선택적 에칭을 달성하도록 에칭 가스 및/또는 에칭 가스의 유량을 변경하는 것에 의해 2개 이상의 에칭 단계를 가지도록 구성될 수 있다.
도 8 및 도 9를 참조하면, FinFET 소자(200)의 게이트 구조체(250)의 게이트 유전체가 게이트 개구(270)에 형성된다. 계면층(252) 및 하이-k 유전체 층(254)을 포함하는 게이트 유전체는 게이트 개구(270)를 부분적으로 채운다. Y-Z 평면(도 8 및 도 9)에서, 게이트 유전체는 게이트 개구(270)에 의해 노출된 핀(222)의 채널 영역(224)의 상부 표면 상에 배치된다. X-Z 평면에서, 게이트 유전체는 게이트 유전체가 핀(222)의 채널 영역(224)의 상부 표면 및 측벽 표면 상에 배치되도록 핀(222)의 채널 영역(224)을 둘러싼다. 도 8에서, 두께(t4)를 갖는 계면층(252)이 핀(222)의 채널 영역(224) 위에 형성된다. 두께(t4)는 CESL(262)의 두께보다 크거나, 작거나, 실질적으로 동일할 수 있다. 일부 실시예에서, 두께(t4)는 약 2 nm 내지 약 10 nm이다. 계면층(252)은 SiO2, HfSiO, SiON, 다른 실리콘 함유 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합과 같은 유전체 재료를 포함한다. 계면층(252)은 열 산화, 화학적 산화, ALD, CVD, 다른 적절한 공정, 또는 이들의 조합과 같은 본 명세서에 설명된 임의의 공정에 의해 형성된다. 일부 실시예에서, 계면층(252)은 핀(222)의 노출된 표면을 불화수소 산에 노출시키는 화학적 산화 공정에 의해 형성된다. 일부 실시예에서, 계면층(252)은 핀(222)의 노출된 표면을 산소 및/또는 공기 분위기에 노출시키는 열 산화 공정에 의해 형성된다. 일부 실시예에서, 계면층(252)의 원하는 두께를 달성하기 위해 계면층(252)에 대해 에치백 공정이 수행된다. 일부 실시예에서, 계면층(252)은 하이-k 유전체 층(254)을 형성한 후에 형성된다. 예를 들어, 일부 실시예에서, 하이-k 유전체 층(254)을 형성한 후, FinFET 소자(200)는 산소 및/또는 질소 분위기(예, 아산화 질소)에서 어닐링되어 핀(222)과 하이-k 유전체 층(254) 사이에 계면층(252)을 형성할 수 있다.
도 9에서, 하이-k 유전체 층(254)은 계면층(252) 위에 형성되고 게이트 개구(270)를 부분적으로 채운다. 하이-k 유전체 층(254)은 ILD 층(264)의 상부 표면, 핀(222)의 채널 영역(224)에 의해 형성된 게이트 개구(270)의 바닥 및 ILD 층(264) 및/또는 CESL(262)에 의해 형성된 게이트 개구(270)의 측벽 위에 추가로 형성된다. 하이-k 유전체 층(254)은 ALD, CVD, PVD, 산화 기반 성막 공정, 다른 적절한 공정 또는 이들의 조합과 같은 여기에 설명된 임의의 공정에 의해 형성된다. 예를 들어, ALD 공정에 의해 FinFET 소자(200) 위에 두께(t5)를 갖는 하이-k 유전체 층(254)이 성막된다. 일부 실시예에서, ALD 공정은 FinFET 소자(200)의 다양한 표면(예, ILD 층(264) 및 계면층(262)의 표면)에 걸쳐 두께(t5)가 실질적으로 균일한(동형인) 동형(conformal) 성막 공정이다. 일부 실시예에서, 두께(t5)는 약 1.5 nm 내지 약 3 nm이다. ILD 층(264) 및/또는 CESL(262)을 형성하기 전에 게이트 스페이서(236)가 제거되었기 때문에, 하이-k 유전체 층(254)은 게이트 개구(270)의 측벽을 형성하는 ILD 층(264) 및/또는 CESL(262)의 부분과 물리적으로 접촉한다. 예시된 실시예에서, 계면층(252)은 핀(222)의 채널 영역(224)과 하이-k 유전체 층(254) 사이에 배치된다. 하이-k 유전체 층(254)은 HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3(BTO), (Ba, Sr)TiO3(BST), 이산화 하프늄-알루미나(HfO2-Al2O3), 다른 적절한 하이-k 유전체 재료, 또는 이들의 조합과 같은 하이-k 유전체 재료를 포함한다. 하이-k 유전체 재료는 일반적으로 예를 들어, 이산화 실리콘의 유전율(k≒3.9)보다 큰 유전율을 가지는 유전 재료를 지칭한다. 예를 들어, 하이-k 유전체 재료는 약 3.9보다 큰 유전율을 가진다.
도 10을 참조하면, 더미(희생) 게이트 스페이서 층(272)이 하이-k 유전체 층(254) 위에 형성되고 게이트 개구(270)를 부분적으로 채운다. 예시된 실시예에서, 더미 게이트 스페이서 층(272)은 상부 부분(272T), 측벽 부분(272S)(게이트 개구(270)의 측면을 따라 배치됨) 및 바닥 부분(272B)(게이트 개구(270)의 바닥을 따라 배치됨)을 포함한다. 상부 부분(272T)은 ILD 층(264)의 최상부 표면 위에 배치되는 하이-k 유전체 층(254)의 최상부 표면 상에 배치된다. 측벽 부분(272S)은 하이-k 유전체 층(254)의 성막 전에 게이트 개구(270)의 측벽을 정의하는 ILD 층(264) 및/또는 CESL(262)의 측벽 표면 위에 배치되는 게이트 개구(270)의 측벽을 형성하는 하이-k 유전체 층(254)의 상부 측벽 표면 상에 배치된다. 바닥 부분(272B)은 하이-k 유전체 층(254)의 성막 전에 게이트 개구(270)의 바닥을 정의하는 계면층(252)의 상부 표면 위에 배치되는 게이트 개구(270)의 바닥을 형성하는 하이-k 유전체 층의 상부 표면 상에 배치된다. 예시된 실시예에서, 바닥 부분(272B)은 핀(222)의 채널 영역(224)의 상부 표면 및 측벽 표면 위에 배치된다. 더미 게이트 스페이서 층(272)의 성막 후에, 게이트 개구(270)는 측벽 부분(272S) 및 바닥 부분(272B)에 의해 형성되며, 여기서 바닥 부분(272B)은 측벽 부분(272S) 사이에서 연장되고, 바닥 부분(272B)은 핀(222)의 채널 영역(224)을 둘러싼다. 더미 게이트 스페이서 층(272)은 ALD, CVD, PVD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 스핀 코팅, 도금, 다른 성막 공정 또는 이들의 조합과 같은 본 명세서에 설명된 임의의 공정에 의해 형성된다. 예를 들어, ALD 공정에 의해 FinFET 소자(200) 위에 두께(t6)를 가지는 더미 게이트 스페이서 층(272)이 성막된다. 일부 실시예에서, ALD 공정은 동형 성막 공정이므로, FinFET 소자(200)의 다양한 표면(예, 하이-k 유전체 층(254)의 표면)에 걸쳐 두께(t6)가 실질적으로 균일하다. 예를 들어, 일부 실시예에서, 상부 부분(272A)의 두께(t6), 측벽 부분(272B)의 두께(t6) 및 바닥 부분(272B)의 두께(t6)는 동일하다. 두께(t6)는 게이트 유전체(예, 하이-k 유전체 층(254))와 게이트 전극(256) 사이의 게이트 에어 스페이서(258)의 원하는 폭(두께)에 따라 선택된다. 일부 실시예에서, 두께(t6)는 약 6.5 nm 내지 약 8 nm이다. 일부 실시예에서, 측벽 부분(272S)의 두께(t6)는 상부 부분(272B)의 두께(t6)보다 작다. 일부 실시예에서, 측벽 부분(272S)의 두께(t6)는 바닥 부분(272B)의 두께(t6)보다 작다.
게이트 에어 스페이서(258)의 형성에 사용되는 것과 같은 후속 에칭 공정 중의 에칭 선택비를 달성하기 위해 더미 게이트 스페이서 층(272)의 조성은 게이트 구조체(250)의 다른 층(즉, 게이트 유전체(예, 하이-k 유전체 층(254)) 및 게이트 전극(256)) 및/또는 ILD 층의 조성과 상이하다. 즉, 더미 게이트 스페이서 층(272) 및 게이트 구조체(250)의 다른 층은 주어진 에칭액에 대해 뚜렷한 에칭 감도를 갖는 재료를 포함할 것이다. 예를 들어, 더미 게이트 스페이서 층(272)은 에칭 공정 중에 더미 게이트 스페이서 층(272)과 하이-k 유전체 층(254) 사이의 에칭 선택비를 달성하기 위해 하이-k 유전체 재료와 다른 재료를 포함함으로써, 더미 게이트 스페이서 층(272)은 하이-k 유전체 층(254)의 에칭을 최소화(내지 에칭 없이)하여 선택적으로 에칭될 수 있으며, 그 반대도 마찬가지이다. 더미 게이트 스페이서 층(272)의 재료는 또한 에칭 공정 중에 더미 게이트 스페이서 층(272)과 게이트 전극(256) 사이의 에칭 선택비를 달성하기 위해 게이트 전극 재료(예, p-형 일함수 층의 p-형 일함수 재료, n-형 일함수 층의 n-형 일함수 재료, 금속 게이트 벌크층의 재료 등 - 이들 모두는 게이트 전극(256)의 일부로 형성될 수 있음)와 상이하므로, 더미 게이트 스페이서 층(272)은 게이트 전극(256)의 에칭을 최소화(내지 애칭 없이)하여 선택적으로 에칭될 수 있으며, 그 반대도 마찬가지이다. 더미 게이트 스페이서 층(272)의 재료는 또한 에칭 공정 중에 더미 게이트 스페이서 층(272)과 ILD 층(264) 사이의 에칭 선택비를 달성하기 위해 로우-k 유전체 재료와 상이할 수 있으므로, 더미 게이트 스페이서 층(272)은 ILD 층(264)의 에칭을 최소화(내지 에칭 없이)하여 선택적으로 애칭될 수 있거나, 그 반대도 마찬가지이다. 더미 게이트 스페이서 층(272)은 실리콘, 게르마늄, 다른 적절한 성분, 또는 이들의 조합을 포함한다. 예시된 실시예에서, 더미 게이트 스페이서 층(272)은 실리콘 층이다. 일부 실시예에서, 실리콘 층은 에칭 선택비를 향상시키기 위해 적절한 도펀트로 도핑된다. 일부 실시예에서, 더미 게이트 스페이서 층(272)은 게르마늄 층 또는 실리콘 게르마늄 층이며, 일부 실시예에서 원하는 에칭 선택비를 달성하기 위해 적절한 도펀트로 도핑된다. 일부 실시예에서, 더미 게이트 스페이서 층(272)은 비정질 실리콘 층이다. 일부 실시예에서, 더미 게이트 스페이서 층(272)은 폴리실리콘 층이다. 일부 실시예에서, 더미 게이트 스페이서 층(272)은 알루미늄 및 산소(예, AlOx)와 같은 금속 및 산소를 포함한다(따라서 금속 산화물 층으로 지칭될 수 있음). 일부 실시예에서, 더미 게이트 스페이서 층(272)은 예를 들어, 고밀도 실리콘 질화물 층 또는 고밀도 실리콘 산화물 층으로 구성될 수 있는 ILD 층(264) 및/또는 CESL(262)에 비해 저밀도 실리콘 질화물 층 또는 저밀도 실리콘 산화물 층이다. "고밀도" 및 "저밀도"를 달성하기 위한 밀도의 정도는 후속 에칭 공정에 대해 원하는 에칭 선택비를 달성하도록 구성될 수 있다. 일부 실시예에서, 더미 게이트 스페이서 층(272)은 BSG 층 또는 PSG 층이다. 본 개시 내용은 본 명세서에 설명된 바와 같이 원하는 에칭 선택비를 제공할 수있는 다른 반도체, 유전체 및/또는 금속 재료를 포함하는 더미 게이트 스페이서 층(272)을 고려한다. 일부 실시예에서, 더미 게이트 스페이서 층(272)은 다중 층을 포함한다.
도 11 및 도 12를 참조하면, 더미 게이트 스페이서 층(272)은 핀(222)의 채널 영역(224) 위에 배치된 하이-k 유전체 층(254)의 일부를 노출시키기 위해 에칭 공정(280)에 의해 게이트 개구(270)의 바닥으로부터 제거된다. 예를 들어, 에칭 공정(280)은 게이트 개구(270)에서 하이-k 유전체 층(254)을 노출시키기 위해 더미 게이트 스페이서 층(272)의 바닥 부분(272B)을 제거한다. 에칭 공정(280)은 하이-k 유전체 층(254)에 대해 더미 게이트 스페이서 층(272)을 선택적으로 제거하도록 구성된다. 즉, 에칭 공정(280)은 더미 게이트 스페이서 층(272)을 실질적으로 제거하지만, 하이-k 유전체 층(254)을 제거하지 않거나 실질적으로 제거하지 않는다. 예를 들어, 에칭 공정(280)에서는 더미 게이트 스페이서 층(272)(예, 실리콘)의 재료를 하이-k 유전체 층(254)의 재료(예, 하이-k 유전체 재료)보다 높은 속도로 에칭하는 에칭액이 선택된다(즉, 에칭액은 더미 게이트 스페이서 층(272)의 재료에 대해 높은 에칭 선택바를 가진다). 예시된 실시예에서, 에칭 공정(280)은 더미 게이트 스페이서 층(272)의 측벽 부분(272S)(즉, 게이트 개구(270)의 측벽을 정의하는 부분) 위에 패시베이션(중합체) 층(282)을 형성하여 더미 게이트 스페이서 층의 측면 에칭을 방지(또는 최소화)한다. 패시베이션 층(282)은 측벽 부분(272S)을 따라 두께(t7)를 가진다. 예시된 실시예에서, 두께(t7)는 측벽 부분(272S)을 따라 불균일하다(즉, 변한다). 예를 들어, 두께(t7)는 게이트 개구(270)의 상부에서 하부로 감소하여, 게이트 개구(270)의 상부에서의 두께(t7)가 게이트 개구(270)의 하부에서의 두께(t7)보다 더 두껍다. 패시베이션 층(282)은 측벽 부분(272S)을 보호 및 보존하는 에칭 방지 패시베이션 층이다. 따라서, 에칭 공정(280)은 더미 게이트 스페이서 층(272)의 바닥 부분(272B)을 제거하는 한편, 후속으로 형성되는 게이트 에어 스페이서(258)의 위치 및 치수를 정의하는 더미 게이트 스페이서 층(272)의 측벽 부분(272S)을 보호할 수 있다. 일부 실시예에서, 패시베이션 층(282)은 또한 예시된 바와 같이 더미 게이트 스페이서 층(272)의 상부 부분(272T) 위에 형성된다. 본 개시 내용은 상부 부분(272T) 및/또는 측벽 부분(272S) 위의 패시베이션 층(282)의 두께가 균일한 실시예를 고려하지만, 상부 부분(272T) 위의 패시베이션 층(282)은 불균일한 두께를 가지기도 한다. 일부 실시예에서, 패시베이션 층(282)은 상부 부분(272T) 상에 형성되지 않는다. 일부 실시예에서, 패시베이션 층(282)은 상부 부분(272T)의 일부 상에 형성된다.
에칭 공정(280)은 건식 에칭 공정, 습식 에칭 공정, 다른 적절한 에칭 공정, 또는 이들의 조합이다. 건식 에칭 공정은 수소 함유 에칭 가스(예, H2 및/또는 CH4), 질소 함유 에칭 가스(예, N2 및/또는 NH3), 염소 함유 에칭 가스(예, Cl2, CHCl3, CCl4 및/또는 BCl3), 산소 함유 에칭 가스(예, O2), 불소 함유 에칭 가스(예, F2, CH3F, CH2F2, CHF3, CF4, C2F6, SF6, 및/또는 NF3), 브롬 함유 에칭 가스(예, Br, HBr, CH3Br, CH2Br2, 및/또는 CHBr3), 요오드 함유 에칭 가스, 다른 적절한 에칭 가스 또는 이들의 조합을 구현할 수 있다. 일부 실시예에서, 건식 에칭 공정은 에칭 가스를 전달하기 위해 캐리어 가스를 사용한다. 캐리어 가스는 질소, 아르곤, 헬륨, 크세논, 다른 적절한 캐리어 가스 성분 또는 이들의 조합을 포함한다. 습식 에칭 공정은 DHF, KOH, NH4OH, NH3, HF, HNO3, CH3COOH, H2O, 다른 적절한 습식 에칭 용액 성분, 또는 이들의 조합을 포함하는 습식 에칭 용액을 구현할 수 있다. 일부 실시예에서, 에칭 공정은 다중 단계 및/또는 스테이지를 포함한다. 더미 게이트 스페이서 층(272)의 바닥 부분(272B)의 선택적 에칭 및 패시베이션 층(282)의 형성을 달성하기 위해 에칭 가스의 유량, 에칭 가스의 농도, 캐리어 가스의 농도, 제1 에칭 가스의 농도 대 제2 에칭 가스의 농도의 비율, 캐리어 가스의 농도 대 에칭 가스의 농도의 비율, RF 소스의 전력, 바이어스 전압, 압력, 에칭 공정의 지속 시간, 다른 적절한 에칭 파라미터, 또는 이들의 조합과 같은 에칭 공정의 다양한 파라미터를 조정할 수 있다.
일부 실시예에서, 에칭 공정(280)의 지속 시간은 약 50초 내지 약 100초이다. 일부 실시예에서, 에칭 공정(280) 중에 공정 챔버의 압력은 약 5 mTorr 내지 약 100 mTorr이다. 일부 실시예에서, 에칭 공정(280)을 위한 플라즈마를 생성하는 데 사용되는 전력은 약 2W 내지 약 10W이다. 일부 실시예에서, 플라즈마는 RF 전력원에 의해 생성되므로 전력은 RF 전력이다. 일부 실시예에서, 에칭 공정(280)은 실리콘(예, 더미 게이트 스페이서 층(272))의 선택적 에칭 및 측벽 부분(272S)과 일부 실시예의 경우는 상부 부분(272T)을 따른 패시베이션 층(282)의 형성을 달성하기 위해 HBr과 같은 수소-브롬 함유 전구체 및 O2와 같은 산소 함유 전구체를 사용하는 건식 에칭 공정이다. 일부 실시예에서, 수소-브롬 함유 전구체 및 산소 함유 전구체는 플라즈마-여기 수소, 브롬 및/또는 산소 함유 화학종을 포함하는 수소-브롬-산소 함유 플라즈마를 생성하는 데 사용된다. 플라즈마 여기된 수소, 브롬 및/또는 산소 함유 화학종은 중성 분자, 이온화된 분자, 원자 및/또는 HBr+, Br2 +, O2 + 및/또는 H2O+와 같은 수소, 브롬 및/또는 산소를 포함하는 이온화된 원자를 포함할 수 있다. 일부 실시예에서, HBr+와 같은 수소-브롬 이온은 z-방향에 실질적으로 평행한(따라서 바닥 부분(272B)에 실질적으로 수직인) 방향을 따라 게이트 개구(270)로 이동하고 바닥 부분(272B)에 부딪쳐 바닥 부분(272B)의 일부를 충격 및 제거한다. 일부 실시예에서, 더미 게이트 스페이서 층(272)(여기서, 실리콘 층)은 바닥 부분(272B)을 플라즈마 여기된 화학종으로 충격을 가함으로써 생성된 SiBr4 휘발성 화학종에 의해 추가로 에칭될 수 있으며, 이는 다음 반응으로부터 발생할 수 있다:
HBr → H + Br
Br + Si → SiBr4.
에칭 공정(280) 중에, SiBrx 부산물이 기상으로 방출되어 측벽 부분(272S) 및 상부 부분(272T) 위에 성막된다. 수소-브롬-산소 함유 플라즈마로부터의 플라즈마 여기된 산소 함유 화학종은 측벽 부분(272S), 상부 부분(272T) 및/또는 측벽 부분(272S) 및/또는 상부 부분(272T) 상에 성막된 SiBrx 부산물과 반응하여 패시베이션 층(282)을 형성할 수 있다. 이러한 실시예에서, 패시베이션 층(282)은 실리콘, 산소 및 브롬을 포함한다. 예를 들어, 패시베이션 층(282)은 SiBrxOy 중합체 층이며, 여기서 x는 SiBrxOy 중합체 층에서 Br 원자의 수이고, y는 SiBrxOy 중합체 층에서 산소 원자의 수이며, x와 y는 1 이상이다. 게이트 개구(270)의 바닥에 형성된 임의의 SiBrxOy는 브롬 이온, 수소 이온 및/또는 SiBr4 휘발성 화학종에 의해 연속적으로 제거될 수 있다. 일부 실시예에서, 에칭 공정(280)은 약 1:1 내지 약 2:1의 O2의 유량에 대한 HBr의 유량의 비율을 구현한다. 일부 실시예에서, 에칭 공정(280)은 CH4와 같은 수소-탄소 함유 전구체를 사용하여 더미 게이트 스페이서 층(272)의 선택적 에칭 및 측벽 부분(272S)과 일부 실시예의 경우 상부 부분(272T)을 따른 패시베이션 층(282)의 형성을 달성하는 건식 에칭 공정이다. 일부 실시예에서, 수소-탄소 함유 전구체는 플라즈마 여기된 수소 및/또는 탄소 함유 화학종을 포함하는 수소-탄소 함유 플라즈마를 생성하는 데 사용된다. 플라즈마 여기된 수소 및/또는 탄소 함유 화학종은 중성 분자, 이온화된 분자, 원자 및/또는 수소 및/또는 탄소를 포함하는 이온화된 원자를 포함할 수 있다. 일부 실시예에서, 수소 및/또는 탄소 함유 이온은 z-방향에 실질적으로 평행한(따라서 바닥 부분(272B)에 실질적으로 수직한) 방향을 따라 게이트 개구(270)로 이동하고 바닥 부분(272B)에 충돌하여 바닥 부분(272B)의 일부를 충격 및 제거한다. 일부 실시예에서, 더미 게이트 스페이서 층(272)은 플라즈마 여기된 수소 및/또는 탄소 함유 화학종으로 바닥 부분(272B)을 충격하는 것으로부터 생성된 휘발성 화학종에 의해 에칭되고, 기상으로 방출된 부산물은 측벽 부분(272S) 및 상부 부분(272T) 위에 성막될 수 있다. 따라서, 일부 실시예에서, 패시베이션 층(282)은 탄소 및 수소를 포함한다. 예를 들어, 패시베이션 층(282)은 CjHk 중합체 층이고, 여기서 j는 CjHk 중합체 층에있는 탄소 원자의 수이고, k는 CjHk 중합체 층에 있는 수소 원자의 수이고, j와 k는 1 이상이다. 게이트 개구(270)의 바닥에 형성된 임의의 CjHk는 수소 및/또는 탄소 함유 이온에 의해 연속적으로 제거될 수 있다.
이후, 도 12에서, 패시베이션 층(282)은 클린 공정에 의해 FinFET 소자(200)로부터 제거되어 상부 부분(272T) 및 측벽 부분(272S)을 노출시킨다. 클린 공정은 클린 용액을 FinFET 소자(200)에 전달한다. 일부 실시예에서, FinFET 소자(200)는 클린 용액에 침지된다. 일부 실시예에서, 클린 용액은 예를 들어, 노즐 및/또는 브러시에 의해 FinFET 소자(200)의 노출된 표면으로 전달된다. 클린 용액은 H2SO4(황산), H2O2(과산화수소), NH4OH(수산화 암모늄), HCl(염산), HF(불화수소산), DHF(희석 HF), HNO3(질산), H3PO4(인산), H2O(물)(탈이온수(DIW) 또는 오존화 탈이온수(DIWO3)일 수 있음), 오존(O3), 다른 적절한 화학 물질 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 클린 공정은 NH4OH, H2O2 및 H2O의 혼합물을 포함하는 클린 용액을 구현한다. H2O 농도 대 H2O2 농도 대 NH4OH 농도의 비는 약 2:2:1 일 수 있다. 일부 실시예에서, 클린 공정은 HCl, H2O2 및 H2O의 혼합물을 포함하는 클린 용액을 구현한다. H2O 농도 대 H2O2 농도 대 HCl 농도의 비는 약 2:1:1 일 수 있다. 일부 실시예에서, 클린 공정은 다단계 공정이다. 예를 들어, 예시된 실시예에서, 클린 공정은 FinFET 소자(200)를 NH4OH, H2O2 및 H2O의 혼합물에 노출시키는 제1 클린 단계(표준 클린 1(SC1)로 지칭됨)와 FinFET 소자(200)를 HCl, H2O2 및 H2O의 혼합물에 노출시키는 제2 클린 단계(표준 클린 2(SC2)로 지칭됨)를 포함하는 2-단계 공정이다. 일부 실시예에서, 클린 공정은 FinFET 소자를 HF에 노출시키는 클린 단계를 구현한다. 일부 실시예에서, 클린 공정은 당업계에 공지된 바와 같이 구현 및/또는 변형될 수 있는 RCA 클린으로 구현될 수 있다. 일부 실시예에서, 클린 용액의 온도는 약 50 ℃ 내지 약 100 ℃이다. 일부 실시예에서, 클린 공정은 FinFET 소자(200)를 클린 용액에 노출시킨 후 세정 공정 및/또는 건조 공정을 수행하는 것을 포함한다.
도 13을 참조하면, 게이트 전극층(290)이 더미 게이트 스페이서 층(272) 및 하이-k 유전체 층(254) 위에 형성되고 게이트 개구(270)의 나머지를 채운다. 게이트 전극층(290)을 형성한 후, 게이트 개구(270)는 계면층(252), 하이-k 유전체 층(254), 더미 게이트 스페이서 층(272) 및 게이트 전극층(290)에 의해 채워지며, 여기서 더미 게이트 스페이서 층(272)의 측벽 부분(272S)은 게이트 전극층(290)과 하이-k 유전체 층(254)의 측벽 사이에 배치된다. 예시된 실시예에서, 게이트 전극층(290)은 더미 게이트 스페이서 층(272)의 상부 부분(272T), 더미 게이트 스페이서 층의 측벽 부분(272S) 및 핀(222)의 채널 영역(224) 위에 배치된 하이-k 유전체 층(254)의 상부 표면 상에 배치된다. 게이트 전극층(290)은 ALD, CVD, PVD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 스핀 코팅, 도금, 다른 성막 공정, 또는 이들의 조합과 같은 본 명세서에 설명된 임의의 공정에 의해 성막된다. 게이트 전극층(290)은 폴리실리콘, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 다른 도전 재료 또는 이들의 조합과 같은 전기 전도성 재료를 포함한다. 일부 구현예에서, 게이트 전극층(290)은 하나 이상의 캐핑층, 일함수 층, 접착/장벽층 및/또는 금속 충전(또는 벌크)층과 같은 다중 층을 포함한다. 캐핑층은 게이트 유전체(예, 하이-k 유전체 층(254))와 게이트 전극(256)의 층 사이의 성분의 확산 및/또는 반응을 방지 및/또는 제거하는 재료를 포함할 수 있다. 일부 구현예에서, 캐핑층은 TiN, TaN, W2N, TiSiN, TaSiN, 또는 이들의 조합과 같은 금속 및 질소를 포함한다. 일함수 층은 n-형 일함수 재료 및/또는 p-형 일함수 재료와 같이 원하는 일함수(예, n-형 일함수 또는 p-형 일함수)를 갖도록 조정된 도전 재료를 포함한다. p-형 일함수 층은 TiN, TaN, TaSN, Ru, Mo, Al, WN, WCN ZrSi2, MoSi2, TaSi2, NiSi2, 다른 p-형 일함수 재료 또는 이들의 조합과 같은 임의의 적절한 p-형 일함수 재료를 포함한다. n-형 일함수 층은 Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TiAlSiC, TaC, TaCN, TaSiN, TaAl, TaAlC, TaSiAlC, TiAlN, 다른 n-형 일함수 재료 또는 이들의 조합과 같은 임의의 적절한 n-형 일함수 재료를 포함한다. 접착/장벽층은 일함수 층 및 금속 충전층과 같은 인접한 층 사이의 접착을 촉진하는 재료 및/또는 일함수 층 및 금속 충전층과 같은 게이트 층 사이의 확산을 차단 및/또는 감소시키는 재료를 포함할 수 있다. 예를 들어, 접착/장벽층은 금속(예, W, Al, Ta, Ti, Ni, Cu, Co, 다른 적절한 금속 또는 이들의 조합), 금속 산화물, 금속 질화물(예, TiN) 또는 이들의 조합을 포함한다. 금속 충전층은 Al, W, Co, Ru 및/또는 Cu와 같은 적절한 도전 재료를 포함할 수 있다.
도 14를 참조하면, FinFET 소자(200)로부터 과잉의 게이트 재료를 제거하기 위해 평탄화 공정이 수행된다. 예를 들어, 게이트 구조체(250)의 상부 표면과 ILD 층(264)의 상부 표면이 실질적으로 평면이 되도록 ILD 층(264)의 상부 표면에 도달(노출)될 때까지 CMP 공정이 수행된다. 예시된 실시예에서, CMP 공정 후, 게이트 구조체(250)는 계면층(252), 하이-k 유전체 층(254) 및 게이트 전극(256)을 포함하며, 게이트 전극은 게이트 전극층(290)의 나머지 부분으로부터 형성된다. CMP 공정은 ILD 층(264)의 상부 표면 위에 배치된 게이트 전극층(290) 및 하이-k 유전체 층(254)의 일부를 제거한다. CMP 공정은 또한 OLD 층(264)의 상부 표면 너머로(위로) 연장되는 더미 게이트 스페이서 층(272)의 상부 부분(272T) 및 측벽 부분(272S)의 임의의 부분을 제거한다 따라서, 더미 게이트 스페이서 층(272)의 나머지 측벽 부분(272S)은 하이-k 유전체 층(254)과 게이트 전극(256)의 측벽 사이에 배치되는 게이트 구조체(250)의 더미 게이트 스페이서(272S')를 형성한다.
도 15를 참조하면, 게이트 전극(256)의 상부 표면이 핀(222)의 상부 표면에 대해 더미 게이트 스페이서(272S')의 상부 표면보다 낮도록 게이트 전극(256)에 대해 에치백 공정이 수행된다. 예를 들어, 게이트 전극(256)의 상부 표면과 더미 게이트 스페이서(272S')의 상부 표면 사이에서 z-방향을 따른 거리(d2)는 약 5 nm 내지 약 5 nm이다. 에치백 공정은 더미 게이트 스페이서(272S'), ILD 층(264) 및 하이-k 유전체 층(254)에 대해 게이트 전극(256)을 선택적으로 제거하도록 구성된다. 즉, 에치백 공정은 게이트 전극(256)을 실질적으로 제거하지만, 더미 게이트 스페이서(272S'), ILD 층(264) 및 하이-k 유전체 층(254)을 제거하지 않거나 실질적으로 제거하지 않는다. 예를 들어, 에칭 공정에서는 더미 게이트 스페이서(272S'), ILD 층(264) 및 하이-k 유전체 층(254)의 재료(예, 실리콘 및 산소를 포함하는 반도체 재료 및 유전체 재료)보다 더 빠른 속도로 게이트 전극(256)(예, 금속)의 재료를 에칭하는 에칭액이 선택된다(즉, 에칭액은 게이트 전극(256)의 재료에 대해 높은 에칭 선택비를 가진다). 에치백 공정은 건식 에칭 공정, 습식 에칭 공정, 다른 적절한 에칭 공정, 또는 이들의 조합이다. 예시된 실시예에서, 에치백 공정은 실리콘 재료, 하이-k 유전체 재료 및 로우-k 유전체 재료를 실질적으로 제거하지 않고 금속 재료를 제거하는 습식 에칭액을 구현하는 습식 에칭 공정이다. 예를 들어, 습식 에칭 용액은 NH4OH, H2O2 및 H2O의 혼합물을 포함한다. H2O 농도 대 H2O2 농도 대 NH4OH 농도의 비는 약 2:2:1 일 수 있다. 일부 실시예에서, 습식 에칭 용액은 DHF, KOH, NH4OH, H2O2, NH3, HF, HNO3, H2SO4, H3PO4, HCl, CH3COOH, H2O(DIW 또는 DIWO3 일 수 있음), O3, 다른 적절한 습식 에칭 용액 성분 또는 이들의 조합을 포함한다. 일부 실시예에서, 에치백 공정은 수소 함유 에칭 가스(예, H2 및/또는 CH4), 질소 함유 에칭 가스(예, N2 및/또는 NH3), 염소 함유 에칭 가스(예, Cl2, CHCl3, CCl4 및/또는 BCl3), 산소 함유 에칭 가스(예, O2), 불소 함유 에칭 가스(예, F2, CH3F, CH2F2, CHF3, CF4, C2F6, SF6, 및/또는 NF3), 브롬 함유 에칭 가스(예, Br, HBr, CH3Br, CH2Br2, 및/또는 CHBr3), 요오드 함유 에칭 가스, 다른 적절한 에칭 가스 또는 이들의 조합을 구현하는 건식 에칭 공정이다. 일부 실시예에서, 건식 에칭 공정은 에칭 가스를 전달하기 위해 캐리어 가스를 사용한다. 캐리어 가스는 질소, 아르곤, 헬륨, 크세논, 다른 적절한 캐리어 가스 성분 또는 이들의 조합을 포함한다. 일부 실시예에서, 에칭 공정은 다중 단계를 포함한다. 일부 실시예에서, 에칭 공정은 패턴화된 마스크 층을 에칭 마스크로 사용하며, 여기서 패턴화된 마스크 층은 더미 게이트 스페이서(272S'), ILD 층(264) 및 하이-k 유전체 층(254)을 덮고, 게이트 전극(256)을 노출시키는 개구를 가진다.
도 16을 참조하면, 에칭 공정에 의해 게이트 구조체(250)로부터 더미 게이트 스페이서(272S')가 선택적으로 제거되어 게이트 에어 스페이서(258)가 형성된다. 게이트 에어 스페이서(258)는 하이-k 유전체 층(254)과 게이트 전극(256)의 측벽 사이에 형성되고 분리된다. 예시된 실시예에서, 게이트 에어 스페이서(258)는 u-형 프로파일을 가지고 게이트 전극(256)을 둘러싸기 때문에 게이트 에어 스페이서(258)는 게이트 전극(256)의 상부 및 측벽과 물리적으로 접촉한다. 예를 들어, 게이트 에어 스페이서(258)는 하이-k 유전체 층(254)의 각각의 측벽과 게이트 전극(256)의 측벽 사이에 형성된 제1 측벽 부분 및 제2 측벽 부분과 해당 제1 측벽 부분과 제2 측벽 부분 사이에서 연장되는 상부 부분을 포함하며, 여기서 상부 부분은 하이-k 유전체 층(254)의 측벽 사이에 형성된다. 제1 측벽 부분 및 제2 측벽 부분은 각각 하이-k 유전체 층(254)에 의해 형성된 바닥을 가지는 반면, 상부 부분은 게이트 전극(256)에 의해 형성된 바닥을 가진다. 제1 측벽 부분 및 제2 측벽 부분은 각각 하이-k 유전체 층(254)과 게이트 전극(256) 사이에서 y-방향을 따라 형성된 폭(w3)을 가진다. 예시된 실시예에서, 폭(w3)은 더미 게이트 스페이서(272S')의 두께(t6)와 실질적으로 동일하다. 예를 들어, 폭(w3)은 약 6.5 nm 내지 약 8 nm이다. 일부 실시예에서, 폭(w3)은 예를 들어, 두께(t6)보다 크며, 이 경우 더미 게이트 스페이서(272S')의 에칭에 의해 하이-k 유전체 층(254) 및/또는 게이트 전극(256)이 부분적으로 에칭된다. 일부 실시예에서, 폭(w3)은 예를 들어, 두께(t6)보다 작으며, 이 경우 더미 게이트 스페이서 층(272)의 바닥 부분(272B)의 에칭에 의해 더미 게이트 스페이서 층(272)의 측벽 부분(272B)이 부분적으로 에칭된다. 이러한 실시예에서, 폭(w3)은 예를 들어 게이트 구조체(250)의 상부에서 하부로 감소하도록 테이퍼질 수 있다.
에칭 공정은 하이-k 유전체 층(254), 게이트 전극(256) 및 ILD 층(264)에 대해 더미 게이트 스페이서(272S')를 선택적으로 제거하도록 구성된다. 즉, 에칭 공정은 실질적으로 더미 게이트 스페이서(272S')를 제거하지만, 하이-k 유전체 층(254), 게이트 전극(256) 및 ILD 층(264)을 제거하지 않거나 실질적으로 제거하지 않는다. 예를 들어, 에칭 공정에는 하이-k 유전체 층(254)(예, 하이-k 유전체 재료), 게이트 전극(256)(예, 다양한 금속 재료) 및 ILD 층(264)(예, 로우-k 유전체 재료)의 재료보다 높은 속도로 더미 게이트 스페이서(272S')(예, 실리콘)의 재료를 에칭하는 에칭액이 선택된다(즉, 에칭액은 더미 게이트 스페이서(272S')의 재료에 대해 높은 에칭 선택비를 가진다). 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 다른 적절한 에칭 공정, 또는 이들의 조합이다. 건식 에칭 공정은 수소 함유 에칭 가스(예, H2 및/또는 CH4), 질소 함유 에칭 가스(예, N2 및/또는 NH3), 염소 함유 에칭 가스(예, Cl2, CHCl3, CCl4 및/또는 BCl3), 산소 함유 에칭 가스(예, O2), 불소 함유 에칭 가스(예, F2, CH3F, CH2F2, CHF3, CF4, C2F6, SF6, 및/또는 NF3), 브롬 함유 에칭 가스(예, Br, HBr, CH3Br, CH2Br2, 및/또는 CHBr3), 요오드 함유 에칭 가스, 다른 적절한 에칭 가스 또는 이들의 조합을 구현할 수 있다. 일부 실시예에서, 건식 에칭 공정은 에칭 가스를 전달하기 위해 캐리어 가스를 사용한다. 캐리어 가스는 질소, 아르곤, 헬륨, 크세논, 다른 적절한 캐리어 가스 성분 또는 이들의 조합을 포함한다. 습식 에칭 공정은 DHF, KOH, NH4OH, NH3, HF, HNO3, CH3COOH, H2O, 다른 적절한 습식 에칭 용액 성분, 또는 이들의 조합을 포함하는 습식 에칭 용액을 구현할 수 있다. 일부 실시예에서, 에칭 공정은 다중 단계 및/또는 스테이지를 포함한다. 더미 게이트 스페이서(272S')의 선택적 에칭을 달성하기 위해 에칭 가스의 유량, 에칭 가스의 농도, 캐리어 가스의 농도, 제1 에칭 가스의 농도 대 제2 에칭 가스의 농도의 비율, 캐리어 가스의 농도 대 에칭 가스의 농도의 비율, RF 소스의 전력, 바이어스 전압, 압력, 에칭 공정의 지속 시간, 다른 적절한 에칭 파라미터, 또는 이들의 조합과 같은 에칭 공정의 다양한 파라미터를 조정할 수 있다. 일부 실시예에서, 에칭 공정은 HBr과 같은 수소-브롬 함유 전구체 및 O2와 같은 산소 함유 전구체를 사용하는 건식 에칭 공정이다. 일부 실시예에서, 수소-브롬 함유 전구체 및 산소 함유 전구체는 플라즈마-여기된 수소, 브롬 및/또는 산소 함유 화학종을 포함하는 수소-브롬-산소 함유 플라즈마를 생성하는 데 사용된다. 일부 실시예에서, 건식 에칭 공정은 산소 함유 전구체를 포함하지 않고, 수소-브롬 함유 플라즈마를 생성할 수 있다. 일부 실시예에서, 에칭 공정은 CH4와 같은 수소-탄소 함유 전구체를 사용하는 건식 에칭 공정이다. 일부 실시예에서, 수소-탄소 함유 전구체는 수소-탄소 함유 플라즈마를 생성하는 데 사용된다. 일부 실시예에서, 에칭 공정의 지속 시간은 약 50초 내지 약 100초이다. 일부 실시예에서, 에칭 공정 중에 공정 챔버의 압력은 약 5 mTorr 내지 약 100 mTorr이다. 일부 실시예에서, 에칭 공정을 위한 플라즈마를 생성하는 데 사용되는 전력은 약 2W 내지 약 10W이다. 일부 실시예에서, 플라즈마는 RF 전력원에 의해 생성되므로 전력은 RF 전력이다. 일부 실시예에서, 에칭 공정은 도 11을 참조하여 전술한 바와 같이 더미 게이트 스페이서 층(272)의 바닥 부분(272B)을 에칭하는 데 사용되는 에칭 공정과 유사하다. 이러한 실시예에서, 에칭 공정은 ILD 층(264) 상에 패시베이션 층을 형성하거나 형성하지 않을 수 있다.
도 17, 도 18 및 도 20(도 18에 대응하는 제조 단계에서의 FinFET 소자(200)의 사시도)을 참조하면, 게이트 에어 스페이서(258)를 밀봉(폐쇄)하는 게이트 에어 스페이서 밀봉부(296')를 형성하는 것으로 처리가 계속된다. 게이트 에어 스페이서 밀봉부(296')는 후속 처리 중에 게이트 구조체(250) 위에 형성된 재료(예, MLI 특징부(260)의 절연층 및/또는 도전층의 재료)가 게이트 에어 스페이서(258)로 스며들거나 들어가서 게이트 에어 스페이서(258)에 의해 제공되는 FinFET 소자(200)의 감소된 커패시턴스 및/또는 저항 특성을 저하시키거나 변경하지 않도록 게이트 에어 스페이서(258)의 최상부 부분을 채운다. 도 17에서, ALD, CVD, PVD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 스핀 코팅, 도금, 다른 성막 공정 또는 이들의 조합과 같은 본 명세서에 기술된 임의의 공정에 의해 FinFET 소자(200) 위에 게이트 에어 스페이서 밀봉층(296)이 성막된다. 예시된 실시예에서, 게이트 에어 스페이서 밀봉층(296)은 하이-k 유전체 층(254)과 게이트 전극(256)의 측벽 사이의 게이트 에어 스페이서(258)의 일부로 스며들어 채운다. 일부 실시예에서, 게이트 에어 스페이서(258)의 폭(w3)은 게이트 에어 스페이서 밀봉층(296)이 하이-k 유전체 층(254)과 게이트 전극(256)의 측벽 사이의 게이트 에어 스페이서(258)의 임의의 부분으로 스며드는 것을 방지한다(즉, 폭(w3)은 충분히 작다). 게이트 에어 스페이서 밀봉층(296)은 임의의 적절한 재료를 포함한다. 예시된 실시예에서, 게이트 에어 스페이서 밀봉층(296)은 실리콘 질화물(따라서, 실리콘 질화물 층으로 지칭될 수 있음)과 같은 실리콘 및 질소를 포함하는 유전체 재료를 포함한다. 일부 실시예에서, 게이트 에어 스페이서 밀봉층(296)은 실리콘 탄질화물 층과 같은 탄소를 포함한다. 일부 실시예에서, 게이트 에어 스페이서 밀봉층(296)은 일반적으로 비결정질 형태(즉, 무질서한 원자 구조를 갖는)의 실리콘을 지칭하는 비정질 실리콘(a-Si)을 포함한다.
도 18에서, ILD 층(264)의 상부 표면 위에 배치된 게이트 에어 스페이서 밀봉층(296)의 일부와 같은 FinFET 소자(200)로부터 과잉의 게이트 에어 스페이서 밀봉층(296)을 제거하여 게이트 에어 스페이서 밀봉부(296')를 형성하도록 평탄화 공정이 수행된다. 예를 들어, 게이트 에어 스페이서 밀봉부(296')의 상부 표면(및 그에 따라 게이트 구조체(250)의 상부 표면)이 ILD 층(264)의 상부 표면과 실질적으로 평면이 되도록 ILD 층(264)의 상부 표면에 도달(노출)될 때까지 CMP 공정이 수행된다. 게이트 스페이서 밀봉층(296)이 하이-k 유전체 층(254)과 게이트 전극(256)의 측벽 사이의 게이트 에어 스페이서(258)의 일부로 스며들어 채워지기 때문에, 게이트 에어 스페이서 밀봉부(296')는 B 부분 사이에서 연장되는 A 부분을 가지며, 여기서 A 부분은 게이트 전극(256)의 상부 표면 위로 연장되어 물리적으로 접촉하고, 각각의 B 부분은 하이-k 유전체 층(254)의 각각의 상부 부분과 A 부분 사이에 그리고 하이-k 유전체 층(254)의 각각의 상부 부분과 게이트 전극(256) 사이에 배치된다. y-방향을 따른 A 부분의 폭은 y-방향을 따른 게이트 전극(256)의 폭과 실질적으로 동일하며, 양측 폭 모두 폭(w4)으로 지정된다. 각각의 B 부분은 폭(w5)을 가지며, 이 폭은 폭(w3)과 실질적으로 동일하다. 일부 실시예에서, 폭(w4)은 약 20 nm 내지 약 50 nm이고, 폭(w5)은 약 6.5 nm 내지 약 8 nm이다. 일부 실시예에서, 폭(w5)은 폭(w3)보다 크거나 작다. z-방향을 따른 A 부분의 두께(t8)는 z-방향을 따른 B 부분의 두께(t9)보다 작다. 일부 실시예에서, 두께(t8)는 거리(d2)와 실질적으로 동일하다. 일부 실시예에서, 두께(t8)는 약 5 nm 내지 약 10 nm이고, 두께(t9)는 약 8 nm 내지 약 15 nm이다. 일부 실시예에서, 두께(t9)는 두께(t8)와 실질적으로 동일하며, 여기서 게이트 스페이서 밀봉층(296)은 하이-k 유전체 층(254)과 게이트 전극(256)의 측벽 사이의 게이트 에어 스페이서(258)의 부분으로 스며들어 채우지 않는다. 이러한 실시예에서, B 부분은 하이-k 유전체 층(254)의 각각의 상부 부분과 게이트 전극(256) 사이에 배치되지 않으며, 게이트 에어 스페이서(258)는 게이트 전극(256)의 전체 측벽을 따라 배치된다.
따라서, 도 18 및 도 20에서, 게이트 구조체(250)는 게이트 유전체(예, 계면층(252) 및 하이-k 유전체 층(254)), 게이트 전극(256), 게이트 에어 스페이서(258) 및 게이트 에어 스페이서 밀봉부(296')를 포함한다. 게이트 에어 스페이서(258)는 하이- 유전체 층(254), 게이트 전극(256) 및 게이트 에어 스페이서 밀봉부(296')에 의해 둘러싸여 있다. 예시된 실시예에서, 게이트 에어 스페이서(258) 및 게이트 에어 스페이서 밀봉부(296')는 모두 하이-k 유전체 층(254)과 게이트 전극(256)의 측벽 사이에 배치되어 이들을 분리시킨다. 게이트 에어 스페이서(258)는 하이-k 유전체 층(254)의 하부 부분을 게이트 전극(256)의 측벽으로부터 분리하고, 게이트 에어 스페이서 밀봉부(296')는 하이-k 유전체 층(254)의 상부 부분을 게이트 전극(256)의 측벽으로부터 분리한다. 게이트 에어 스페이서(258)는 또한 핀(222)의 채널 영역(224)을 둘러싼다. 게이트 전극(256)은 z-방향을 따른 두께(t10)를 가지며, 게이트 에어 스페이서(258)는 z-방향을 따른 두께(t11)를 가진다. 예시된 실시예에서, 게이트 에어 스페이서 밀봉부(296')는 하이-k 유전체 층(254)의 상부 부분을 게이트 전극(256)의 측벽으로부터 분리하기 때문에, 두께(t11)는 두께(t10)보다 작다. 일부 실시예에서, 두께(t10)는 약 20 nm 내지 약 30 nm이고, 두께(t11)는 약 15 nm 내지 약 20 nm이다. 게이트 에어 스페이서 밀봉부(296')가 게이트 전극(256)의 측벽으로부터 하이-k 유전체 층(254)의 상부 부분을 분리하지 않는 실시예에서, 두께(t11)는 두께(t10)와 실질적으로 동일하다. 또한, 예시된 실시예에서, 게이트 구조체(250)의 게이트 길이(즉, 게이트 길이 = (두께(t5) x 2) + (폭(w5) x 2) + w4)는 채널 길이(l)와 실질적으로 동일하다는 것을 알아야 한다. 따라서, 하이-k 유전체 층(254) 및 계면층(252)에 의해 형성된 게이트 구조체(250)의 엣지는 에피택셜 소스/드레인 특징부(244)의 각각의 소스/드레인 팁(v1, v2)과 실질적으로 수직으로 정렬된다. 또한, MLI 특징부(260)(여기서, ILD 층(264) 및 CESL(262))의 유전체 층을 형성하기 전에 게이트 스페이서(236)가 제거 되었기 때문에, 유전체 층은 에피택셜 소스/드레인 특징부(244)의 측벽과 게이트 구조체(250)의 게이트 유전체(여기서, 계면층(252)의 측벽 사이에 배치되어 물리적으로 접촉한다. 일부 실시예에서, MLI 특징부(260)의 유전체 층은 에피택셜 소스/드레인 특징부(244)와 게이트 구조체(250)의 게이트 유전체 사이의 폭(w6)을 가진다. 예시된 실시예에서, CESL(262)의 측벽 부분이 게이트 개구(270)를 형성할 때 제거되므로, 폭(w6)은 간격(d1)보다 작다. 일부 실시예에서, 폭(w6)은 약 5 nm 내지 약 8 nm이다. CESL(262)의 측벽 부분이 제거되지 않은 실시예에서, 폭(w6)은 간격(d1)과 실질적으로 동일하다.
도 19를 참조하면, 제조는 FinFET 소자(200)의 동작을 가능케 하기 위해 MLI 특징부(260)의 다양한 상호 접속부를 형성하는 것으로 진행될 수 있다. 일부 실시예에서, CES (262)과 유사한 CESL(300)과 같은 하나 이상의 CESL 및 하나 이상의 ILD 층, 예컨대 ILD 층(264)과 유사한 ILD 층(302)이 기판(210) 위에(특히, ILD 층(264) 및 게이트 구조체(250) 위에) 형성된다. 일부 실시예에서, MLI 특징부(260)의 소자-레벨 접촉부, 비아 및/또는 도전 라인이 CESL 및 ILD 층(예, CESL(262, 300) 및 ILD 층(264, 302)))에 형성된다. 소지-레벨 접촉부(로컬 상호 접속부 또는 로컬 접촉부로도 지칭됨)는 IC 소자 특징부를 MLI 특징부(260)의 다른 도전 특징부(예, 비아)에 전기적으로 및/또는 물리적으로 결합시킨다. 소자-레벨 접촉부(로컬 상호 접속부 또는 로컬 접촉부로도 지칭됨)는 일반적으로 폴리 게이트 구조체 또는 금속 게이트 구조체와 같은 게이트 구조체에 대한 접촉부를 나타내는 금속-폴리(MP) 접촉부 및 일반적으로 소스/드레인 영역과 같은 IC 소자(200)의 도전 영역에 대한 접촉부를 지칭하는 금속-소자(MD) 접촉부를 포함한다. 도 19에서, MLI 특징부(260)는 소스/드레인 접촉부(310)와 같은 MD 접촉부 및 게이트 접촉부(320)와 같은 MP 접촉부로 예시된다. 소스/드레인 접촉부(310)는 ILD 층(264) 및 CESL(262)을 통해 각각의 에피택셜 소스/드레인 특징부로 연장되며, 게이트 접촉부(320)는 ILD 층(302), CESL(300) 및 게이트 에어 스페이서 밀봉부(296')를 통해 게이트 구조체(250)의 게이트 전극(256)으로 연장된다. 비아는 MLI 특징부(260)의 상이한 레벨(또는 층)의 상호 접속 특징부(예, 각각의 도전 라인에 대한 소자-레벨 접촉부(MLI 특징부(260)의 접촉층에 배치됨))를 전기적으로 및/또는 물리적으로 결합시킨다. 도 19에서, 비아(330)는 ILD 층(302) 및 CESL(300)을 통해 수직으로 연장되어 소스/드레인 접촉부(310)를 각각의 도전 라인(일부 실시예에서, MLI 특징부(260)의 금속-1(M1) 층에 배치됨)에 물리적으로 및/또는 전기적으로 결합시킨다. 이후, 제조는 MLI 특징부(260)의 제조를 완료하도록 계속될 수 있다. 예를 들어, M2 층 내지 Mn 층과 같은 M1 층 위에 MLI 특징부(260)의 추가 레벨이 형성될 수 있으며, 여기서 n은 MLI 특징부(260)의 금속층의 수를 나타내고, M2 층 내지 Mn 층 각각은 유전체 재료에 배치된 비아 및 도전 라인을 포함한다. 비아(330)와 유사한 비아가 M2 층 내지 M3 층 등과 같은 인접한 금속층을 연결하도록 형성될 수 있다. 일부 실시예에서, 하나 이상의 비아는 인접하지 않은 금속층을 연결할 수 있다.
소스/드레인 접촉부(310), 게이트 접촉부(320), 비아(330) 및 도전 라인은 ILD 층 및/또는 CESL(예, ILD 층(264, 302) 및/또는 CESL(262, 300))을 패턴화함으로써 형성된다. 예를 들어, ILD 층(264, 302) 및/또는 CESL(262, 300)을 패턴화하는 것은 리소그래피 공정 및/또는 에칭 공정을 포함하여 각각의 ILD 층(264, 302) 및/또는 CESL(262, 300)에 접촉 개구, 비아 개구 및/또는 라인 개구와 같은 개구(트렌치)를 형성할 수 있다. 일부 구현예에서, 리소그래피 공정은 각각의 ILD 층(264, 302) 및/또는 CESL(262, 300) 위에 레지스트 층(또는 그 위에 배치된 하드 마스크 층)을 형성하고, 레지스트 층을 패턴화된 조사에 노출시키고, 노노출된 레지스트 층을 현상하여 각각의 ILD 층(264, 302) 및/또는 CESL(262, 300) 내의 개구를 에칭하기 위한 마스킹 요소로 사용될 수 있는 패턴화된 레지스트 층(또는 나중에 각각의 ILD 층(264, 302) 및/또는 CESL(262, 300)) 내의 개구(들)를 에칭하기 위한 마스크로서 사용되도록 상부에 배치된 하드 마스크 층)을 형성하는 것을 포함한다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 다른 에칭 공정, 또는 이들의 조합을 포함한다. 이후, 개구(들)는 텅스텐, 루테늄, 코발트, 구리, 알루미늄, 이리듐, 팔라듐, 백금, 니켈, 다른 저 저항 금속 성분, 이들의 합금, 또는 이들의 조합과 같은 하나 이상의 전기 전도성 도전 재료로 채워진다. 도전 재료(들)는 PVD, CVD, ALD, 전기 도금, 무전해 도금, 다른 적절한 성막 공정, 또는 이들의 조합에 의해 성막될 수 있다. 일부 실시예에서, 소스/드레인 접촉부(310), 게이트 접촉부(320), 비아(330) 및/또는 도전 라인은 벌크층(도전 플러그로도 지칭됨)을 포함한다. 일부 실시예에서, 소스/드레인 접촉부(310), 게이트 접촉부(320), 비아(330) 및/또는 도전 라인은 벌크층과 각각의 ILD 층(264, 302)(각 CESL 262, 300)과 함께) 사이에 배치된 장벽층, 접착층 및/또는 다른 적절한 층을 포함한다. 이러한 실시예에서, 장벽층 및/또는 접착층은 접촉 개구에 일치하므로, 장벽층 및/또는 접착층은 각각의 ILD 층(264, 302)(각각의 CESL(262, 300)과 함께) 상에 배치되고, 벌크층은 장벽층 및/또는 접착층 상에 배치된다. 일부 실시예에서, 장벽층, 접착층 및/또는 다른 적절한 층은 티타늄, 티타늄 합금(예, TiN), 탄탈, 탄탈 합금(예, TaN), 다른 적절한 구성 성분, 또는 이들의 조합을 포함한다. 일부 실시예에서, 비아(220) 및 도전 라인(230)은 상이한 벌크층 및/또는 상이한 장벽층을 포함한다. 일부 실시예에서, 소스/드레인 접촉부(310), 게이트 접촉부(320), 비아(330) 및/또는 도전 라인은 동일한 벌크층 및/또는 동일한 장벽층을 포함한다. 일부 실시예에서, 소스/드레인 접촉부(310), 게이트 접촉부(320), 비아(330) 및/또는 도전 라인은 상이한 벌크층 및/또는 상이한 장벽층을 포함한다. 일부 실시예에서, 소스/드레인 접촉부(310), 게이트 접촉부(320), 비아(330) 및/또는 도전 라인은 이중 다마신 공정에 의해 형성된다. 이후, CMP 공정과 같은 평탄화 공정에 의해 임의의 과잉의 도전 재료(들)를 제거하여 ILD 층(264, 302) 및/또는 CESL(262, 300)의 상부 표면, 소스/드레인 접촉부(310), 게이트 접촉부(320), 비아(330) 및/또는 도전 라인을 평탄화할 수 있다.
전술한 설명으로부터, 본 개시 내용에서 설명된 바와 같이 게이트 에어 스페이서(258)를 게이트 구조체(250)에 통합하는 것과 같이, 게이트 에어 스페이서를 FinFET의 게이트 구조체에 통합하는 것은 종래의 FinFET에 비해 여러 가지 장점을 제공한다는 것을 알 수 있다. 그러나, 다른 실시예는 추가적인 장점을 제공할 수 있고 모든 장점이 본 명세서에서 반드시 개시되는 것은 아니며 모든 실시예에 대해 특별한 장점이 요구되지 않는다는 것이 이해된다. 공기는 게이트 스페이서(예, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 탄화물과 같이, 실리콘, 산소, 질소 및/또는 탄소를 포함하는 유전 재료)에 일반적으로 구현된 절연 재료의 유전율보다 낮은 약 1(k≒1)의 유전율을 가지기 때문에, 게이트 에어 스페이서(258)는 게이트 전극(256)과 에피택셜 소스/드레인 특징부(244) 사이의 커패시턴스 및 게이트 전극(256)과 소스/드레인 접촉부(310) 사이의 커패시턴스를 감소시킨다. 특히, 커패시턴스는 커패시터의 유전체 재료의 유전율(k)에 비례하므로, 커패시턴스는 게이트 전극(256)과 에피택셜 소스/드레인 특징부 및 게이트 전극(256)과 소스/드레인 접촉부(310) 사이의 유전체 재료의 유전율을 감소시키는 것에 의해(여기서는 게이트 유전체 스페이서를 게이트 에어 스페이서(258)로 대체하는 것에 의해) 감소된다. 커패시턴스의 감소는 AC 성능을 향상시키고 RC 지연을 감소시키며 항복 전압(예, 게이트 전극(256)과 에피택셜 소스/드레인 특징부(244) 및 게이트 전극(256)과 소스/드레인 접촉부(310) 사이의 유전체 재료가 전기적으로 전도성이되도록 하는 최소 전압)을 증가시킴으로써 FinFET 소자(200)의 AC 성능 및 신뢰성을 개선한다. 일부 예에서, 게이트 에어 스페이서(258)는 또한 하이-k 유전체 층(254)으로부터 발생하는 기생 커패시턴스를 상쇄 및/또는 보상할 수 있다. 게이트 에어 스페이서(258)의 제조는 현재의 게이트 대체 공정 및/또는 CMOS 공정에 무난하게 통합되며, 에피택셜 소스/드레인 특징부(244)의 형성 중에 기생 커패시턴스를 최소화하기 위한 바람직한 채널 길이(l)가 달성될 수 있다(예를 들어, 소스/드레인 리세스의 깊이 및/또는 폭을 조정하고 채널 길이를 정하도록 SSD 에칭을 조절하는 것에 의해). 제안된 통합 게이트 에어 스페이서 및 해당 제조 방법은 많은 장점을 제공한다.
예시적인 트랜지스터는 핀 및 제1 에피택셜 소스/드레인 특징부와 제2 에피택셜 소스/드레인 특징부 사이에서 상기 핀 위에 배치된 게이트 구조체를 포함한다. 상기 게이트 구조체는 게이트 전극, 게이트 유전체 및 상기 게이트 유전체와 상기 게이트 전극의 측벽 사이에 배치된 게이트 에어 스페이서를 포함한다. 상기 게이트 구조체는 상기 게이트 전극의 측벽을 따라 게이트 유전체 스페이서가 존재하지 않는다. 일부 실시예에서, 상기 게이트 에어 스페이서는 상기 게이트 유전체와 상기 게이트 전극의 측벽의 제1 부분 사이에 배치된다. 이러한 실시예에서, 트랜지스터는 상기 게이트 유전체와 상기 게이트 전극의 측벽의 제2 부분 사이에 배치된 게이트 에어 스페이서 밀봉부를 더 포함한다. 상기 게이트 전극의 측벽의 상기 제2 부분은 상기 게이트 전극의 측벽의 상기 제1 부분 위에 배치된다. 일부 실시예에서, 상기 게이트 에어 스페이서 밀봉부는 상기 게이트 전극의 상부 표면 위에 추가로 배치된다. 일부 실시예에서, 트랜지스터는 상기 게이트 에어 스페이서 밀봉부를 통해 상기 게이트 전극까지 연장되는 게이트 접촉부를 더 포함한다. 일부 실시예에서, 상기 게이트 유전체의 상부 표면은 상기 핀의 상부 표면에 대해 상기 게이트 전극의 상부 표면보다 높다. 일부 실시예에서, 트랜지스터는 상기 핀, 상기 제1 에피택셜 소스/드레인 특징부 및 상기 제2 에피택셜 소스/드레인 특징부 위에 배치된 유전체 층을 더 포함하며, 상기 유전체 층은 상기 게이트 유전체의 측벽과 물리적으로 접촉한다. 일부 실시예에서, 상기 유전체 층은 접촉 에칭 정지층 위에 배치된 층간 유전체 층을 포함한다. 일부 실시예에서, 상기 접촉 에칭 정지층의 제1 부분은 상기 게이트 유전체와 상기 제1 에피택셜 소스/드레인 특징부 사이에 물리적으로 접촉되게 배치되고, 상기 접촉 에칭 정지층의 제2 부분은 상기 게이트 유전체와 상기 제2 에피택셜 소스/드레인 특징부 사이에 물리적으로 접촉되게 배치된다.
다른 예시적인 트랜지스터는 핀, 상기 핀의 제1 소스/드레인 영역에 배치된 제1 에피택셜 소스/드레인 특징부, 상기 핀의 제2 소스/드레인 영역에 배치된 제2 에피택셜 소스/드레인 특징부 및 상기 제1 에피택셜 소스/드레인 특징부와 상기 제2 에피택셜 소스/드레인 특징부 사이에서 상기 핀 위에 배치된 게이트 구조체를 포함한다. 상기 게이트 구조체는 게이트 전극, 게이트 유전체 및 게이트 에어 스페이서 밀봉부를 포함한다. 상기 게이트 구조체는 상기 게이트 유전체, 상기 게이트 전극의 제1 측벽 및 상기 게이트 에어 스페이서 밀봉부 사이에 형성된 제1 게이트 에어 스페이서 및 상기 게이트 유전체, 상기 게이트 전극의 제2 측벽 및 상기 게이트 에어 스페이서 밀봉부 사이에 형성된 제2 게이트 에어 스페이서를 더 포함한다. 트랜지스터는 상기 게이트 에어 스페이서 밀봉부를 통해 상기 게이트 전극까지 연장되는 게이트 접촉부를 더 포함한다. 일부 실시예에서, 상기 게이트 구조체의 제1 엣지 및 제2 엣지가 상기 게이트 유전체에 의해 형성된다. 상기 제1 엣지는 상기 제1 에피택셜 소스/드레인 특징부의 제1 소스/드레인 팁과 실질적으로 수직으로 정렬된다. 상기 제2 엣지는 상기 제1 에피택셜 소스/드레인 특징부의 제2 소스/드레인 팁과 실질적으로 수직으로 정렬된다. 일부 실시예에서, 상기 제1 게이트 에어 스페이서 및 상기 제2 게이트 에어 스페이서는 제1 두께를 가지고, 상기 게이트 전극은 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께보다 작아서 상기 제1 게이트 에어 스페이서는 상기 게이트 전극의 제1 측벽의 일부를 따라 배치되고, 상기 제2 게이트 에어 스페이서는 상기 게이트 전극의 제2 측벽의 일부를 따라 배치된다. 일부 실시예에서, 상기 게이트 전극의 제1 측벽의 상기 일부는 상기 게이트 전극의 제1 측벽의 하부이고, 상기 게이트 전극의 제2 측벽의 상기 일부는 상기 게이트 전극의 제2 측벽의 하부이다. 이러한 실시예에서, 상기 게이트 에어 스페이서 밀봉부는 상기 게이트 전극의 제1 측벽의 상부 부분과 상기 게이트 전극의 제2 측벽의 상부 부분 사이에 이들을 분리하도록 배치될 수 있다. 일부 실시예에서, 상기 제1 게이트 에어 스페이서 및 상기 제2 게이트 에어 스페이서는 제1 두께를 가지고, 상기 게이트 전극은 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께와 실질적으로 동일하여, 상기 제1 게이트 에어 스페이서는 상기 게이트 전극의 제1 측벽 전체를 따라 배치되고, 상기 제2 게이트 에어 스페이서는 상기 게이트 전극의 제2 측벽 전체를 따라 배치된다. 일부 실시예에서, 트랜지스터는 상기 핀, 상기 제1 에피택셜 소스/드레인 특징부, 상기 제2 에피택셜 소스/드레인 특징부 및 상기 게이트 구조체 위에 배치된 다층 상호 접속 특징부의 유전체 층을 더 포함한다. 상기 유전체 층은 상기 제1 에피택셜 소스/드레인 특징부와 상기 게이트 유전체 사이에 물리적으로 접촉되게 배치되고, 상기 유전체 층은 추가로 상기 제2 에피택셜 소스/드레인 특징부와 상기 게이트 유전체 사이에 물리적으로 접촉되게 배치된다.
예시적인 방법은, 제1 에피택셜 소스/드레인 특징부 및 제2 에피택셜 소스/드레인 특징부를 형성한 후, 상기 제1 에피택셜 소스/드레인 특징부와 상기 제2 에피택셜 소스/드레인 특징부 사이에서 핀 위에 배치된 더미 게이트 스택의 측벽을 따라 게이트 스페이서를 제거하는 단계를 포함한다. 방법은 상기 더미 게이트 스택을 금속 게이트 스택으로 대체하는 단계를 더 포함한다. 상기 금속 게이트 스택은 게이트 유전체 위에 배치된 게이트 전극과 상기 게이트 유전체와 상기 게이트 전극의 측벽 사이에 배치된 더미 스페이서를 포함한다. 방법은 상기 게이트 유전체와 상기 게이트 전극의 측벽 사이에서 상기 금속 게이트 스택에 게이트 에어 스페이서를 형성하도록 상기 금속 게이트 스택으로부터 상기 더미 스페이서를 제거하는 단계를 더 포함한다. 방법은 상기 게이트 에어 스페이서 위에 게이트 에어 스페이서 밀봉부를 형성하는 단계를 더 포함한다. 일부 실시예에서, 상기 더미 게이트 스택을 상기 금속 게이트 스택으로 대체하는 단계는 상기 핀을 노출시키도록 유전체 층에 형성된 게이트 개구를 형성하도록 상기 유전체 층으로부터 상기 더미 게이트 스택을 제거하는 단계와, 상기 게이트 개구를 부분적으로 채우는 게이트 유전체 층을 형성하는 단계를 포함한다. 상기 게이트 유전체 층은 상기 유전체 층 및 상기 핀 위에 배치된다. 이러한 실시 예에서, 더미 게이트 스택을 금속 게이트 스택으로 대체하는 것은 게이트 개구를 부분적으로 채우는 더미 스페이서 층을 형성하고 게이트 개구의 나머지 부분을 채우는 게이트 전극 층을 형성하는 것을 더 포함 할 수있다. 더미 스페이서 층은 게이트 유전체 층 위에 배치되고, 게이트 전극 층은 더미 스페이서 층 위에 배치된다. 이러한 실시예에서, 상기 더미 게이트 스택을 상기 금속 게이트 스택으로 대체하는 단계는 상기 게이트 개구를 부분적으로 채우는 더미 스페이서 층을 형성하는 단계와, 상기 게이트 개구의 나머지 부분을 채우는 게이트 전극층을 형성하는 단계를 더 포함할 수 있다. 상기 더미 스페이서 층은 상기 게이트 유전체 층 위에 배치되고, 상기 게이트 전극층은 상기 더미 스페이서 층 위에 배치된다. 이러한 실시예에서, 상기 더미 게이트 스택을 상기 금속 게이트 스택으로 대체하는 단계는 상기 게이트 전극층, 상기 더미 스페이서 층 및 상기 게이트 유전체 층에 대해 평탄화 공정을 수행하는 단계를 더 포함할 수 있다. 일부 실시예에서, 방법은 상기 게이트 에어 스페이서를 형성하도록 상기 금속 게이트 스택으로부터 상기 더미 스페이서를 제거하기 전에 상기 게이트 전극을 에치백하는 단계를 더 포함한다. 일부 실시예에서, 상기 더미 스페이서 층을 형성하는 단계는 상기 게이트 유전체 층 위에 상기 더미 스페이서 층을 성막하는 단계를 포함하여, 상기 더미 스페이서 층은 상기 유전체 층에 의해 형성된 상기 게이트 개구의 측벽 위에 그리고 상기 핀에 의해 형성된 상기 게이트 개구의 바닥 위에 배치된다. 이러한 실시예에서, 상기 더미 스페이서 층을 형성하는 단계는 상기 유전체 층에 의해 형성된 상기 게이트 개구의 측벽 위에 배치된 상기 더미 스페이서 층 위에 패시베이션 층을 형성하는 단계와 상기 핀에 의해 형성된 상기 게이트 개구의 바닥 위에 배치된 상기 게이트 유전체 층의 일부를 노출시키도록 상기 핀에 의해 형성된 상기 게이트 개구의 바닥 위에 배치된 상기 더미 스페이서 층을 제거하는 단계를 더 포함할 수 있다. 이러한 실시예에서, 상기 더미 스페이서 층을 형성하는 단계는 상기 패시베이션 층을 제거하는 단계를 더 포함할 수 있다. 일부 실시예에서, 상기 패시베이션 층을 형성하고 상기 더미 스페이서 층을 제거하는 단계는 건식 에칭 공정을 수행하는 단계를 포함한다. 일부 실시예에서, 상기 패시베이션 층을 제거하는 단계는 습식 에칭 공정을 수행하는 단계를 포함한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
트랜지스터로서,
핀; 및
제1 에피택셜 소스/드레인 특징부와 제2 에피택셜 소스/드레인 특징부 사이에서 상기 핀 위에 배치된 게이트 구조체
를 포함하고,
상기 게이트 구조체는,
게이트 전극;
게이트 유전체; 및
상기 게이트 유전체와 상기 게이트 전극의 측벽과의 사이에 배치된 게이트 에어 스페이서
를 포함하는 것인, 트랜지스터.
[실시예 2]
실시예 1에 있어서,
상기 게이트 구조체는 상기 게이트 전극의 측벽을 따라 게이트 유전체 스페이서가 존재하지 않는 것인, 트랜지스터.
[실시예 3]
실시예 1에 있어서,
상기 게이트 에어 스페이서는 상기 게이트 유전체와 상기 게이트 전극의 측벽의 제1 부분과의 사이에 배치되고, 상기 트랜지스터는 상기 게이트 유전체와 상기 게이트 전극의 측벽의 제2 부분과의 사이에 배치된 게이트 에어 스페이서 밀봉부를 더 포함하며, 상기 게이트 전극의 측벽의 상기 제2 부분은 상기 게이트 전극의 측벽의 상기 제1 부분 위에 배치되는 것인, 트랜지스터.
[실시예 4]
실시예 3에 있어서,
상기 게이트 에어 스페이서 밀봉부는 또한 상기 게이트 전극의 상부 표면 위에 배치되는 것인, 트랜지스터.
[실시예 5]
실시예 3에 있어서,
상기 게이트 에어 스페이서 밀봉부를 통해 상기 게이트 전극까지 연장되는 게이트 접촉부를 더 포함하는, 트랜지스터.
[실시예 6]
실시예 1에 있어서,
상기 게이트 유전체의 상부 표면은 상기 핀의 상부 표면에 대해 상기 게이트 전극의 상부 표면보다 높은 것인, 트랜지스터.
[실시예 7]
실시예 1에 있어서,
상기 핀, 상기 제1 에피택셜 소스/드레인 특징부 및 상기 제2 에피택셜 소스/드레인 특징부 위에 배치된 유전체 층을 더 포함하며, 상기 유전체 층은 상기 게이트 유전체의 측벽과 물리적으로 접촉하는 것인, 트랜지스터.
[실시예 8]
실시예 7에 있어서,
상기 유전체 층은 접촉 에칭 정지층 위에 배치된 층간 유전체 층(interlevel dielectric layer)을 포함하는 것인, 트랜지스터.
[실시예 9]
실시예 8에 있어서,
상기 접촉 에칭 정지층의 제1 부분은 상기 게이트 유전체와 상기 제1 에피택셜 소스/드레인 특징부 사이에서 상기 게이트 유전체 및 상기 제1 에피택셜 소스/드레인 특징부와 물리적으로 접촉되게 배치되고, 상기 접촉 에칭 정지층의 제2 부분은 상기 게이트 유전체와 상기 제2 에피택셜 소스/드레인 특징부 사이에서 상기 게이트 유전체 및 상기 제2 에피택셜 소스/드레인 특징부와 물리적으로 접촉되게 배치되는 것인, 트랜지스터.
[실시예 10]
트랜지스터로서,
핀;
상기 핀의 제1 소스/드레인 영역에 배치된 제1 에피택셜 소스/드레인 특징부 및 상기 핀의 제2 소스/드레인 영역에 배치된 제2 에피택셜 소스/드레인 특징부;
상기 제1 에피택셜 소스/드레인 특징부와 상기 제2 에피택셜 소스/드레인 특징부 사이에서 상기 핀 위에 배치된 게이트 구조체 - 상기 게이트 구조체는,
게이트 전극,
게이트 유전체,
게이트 에어 스페이서 밀봉부,
상기 게이트 유전체와 상기 게이트 전극의 제1 측벽과 상기 게이트 에어 스페이서 밀봉부와의 사이에 한정된(confined) 제1 게이트 에어 스페이서, 및
상기 게이트 유전체와 상기 게이트 전극의 제2 측벽과 상기 게이트 에어 스페이서 밀봉부와의 사이에 한정된 제2 게이트 에어 스페이서
를 포함함 -; 및
상기 게이트 에어 스페이서 밀봉부를 통해 상기 게이트 전극까지 연장되는 게이트 접촉부
를 포함하는, 트랜지스터.
[실시예 11]
실시예 10에 있어서,
상기 게이트 구조체의 제1 엣지 및 제2 엣지는 상기 게이트 유전체에 의해 규정되고,
상기 제1 엣지는 상기 제1 에피택셜 소스/드레인 특징부의 제1 소스/드레인 팁과 실질적으로 수직으로 정렬되고,
상기 제2 엣지는 상기 제1 에피택셜 소스/드레인 특징부의 제2 소스/드레인 팁과 실질적으로 수직으로 정렬되는 것인, 트랜지스터.
[실시예 12]
실시예 10에 있어서,
상기 제1 게이트 에어 스페이서 및 상기 제2 게이트 에어 스페이서는 제1 두께를 가지고,
상기 게이트 전극은 제2 두께를 가지며,
상기 제1 두께는 상기 제2 두께보다 작아서 상기 제1 게이트 에어 스페이서는 상기 게이트 전극의 제1 측벽의 일부를 따라 배치되고, 상기 제2 게이트 에어 스페이서는 상기 게이트 전극의 제2 측벽의 일부를 따라 배치되는 것인, 트랜지스터.
[실시예 13]
실시예 12에 있어서,
상기 게이트 전극의 제1 측벽의 일부는 상기 게이트 전극의 제1 측벽의 하부이고, 상기 게이트 전극의 제2 측벽의 일부는 상기 게이트 전극의 제2 측벽의 하부이고,
상기 게이트 에어 스페이서 밀봉부는 상기 게이트 전극의 제1 측벽의 상부와 상기 게이트 전극의 제2 측벽의 상부 사이에 배치되고 상기 제1 측벽의 상부와 상기 제2 측벽의 상부를 분리하는 것인, 트랜지스터.
[실시예 14]
실시예 10에 있어서,
상기 제1 게이트 에어 스페이서 및 상기 제2 게이트 에어 스페이서는 제1 두께를 가지고,
상기 게이트 전극은 제2 두께를 가지며,
상기 제1 두께는 상기 제2 두께와 실질적으로 동일하여, 상기 제1 게이트 에어 스페이서는 상기 게이트 전극의 제1 측벽 전체를 따라 배치되고, 상기 제2 게이트 에어 스페이서는 상기 게이트 전극의 제2 측벽 전체를 따라 배치되는 것인, 트랜지스터.
[실시예 15]
실시예 10에 있어서,
상기 핀, 상기 제1 에피택셜 소스/드레인 특징부, 상기 제2 에피택셜 소스/드레인 특징부 및 상기 게이트 구조체 위에 배치된 다층 상호 접속 특징부의 유전체 층을 더 포함하고,
상기 유전체 층은 상기 제1 에피택셜 소스/드레인 특징부와 상기 게이트 유전체 사이에서 상기 제1 에피택셜 소스/드레인 특징부 및 상기 게이트 유전체와 물리적으로 접촉되게 배치되고,
상기 유전체 층은 또한 상기 제2 에피택셜 소스/드레인 특징부와 상기 게이트 유전체 사이에서 상기 제2 에피택셜 소스/드레인 특징부 및 상기 게이트 유전체와 물리적으로 접촉되게 배치되는 것인, 트랜지스터.
[실시예 16]
방법으로서,
제1 에피택셜 소스/드레인 특징부 및 제2 에피택셜 소스/드레인 특징부를 형성한 후, 상기 제1 에피택셜 소스/드레인 특징부와 상기 제2 에피택셜 소스/드레인 특징부 사이에서 핀 위에 배치된 더미 게이트 스택의 측벽을 따라 게이트 스페이서를 제거하는 단계;
상기 더미 게이트 스택을 금속 게이트 스택으로 대체하는 단계 - 상기 금속 게이트 스택은 게이트 유전체 위에 배치된 게이트 전극 및 상기 게이트 유전체와 상기 게이트 전극의 측벽과의 사이에 배치된 더미 스페이서를 포함함 -;
상기 게이트 유전체와 상기 게이트 전극의 측벽과의 사이에서 상기 금속 게이트 스택에 게이트 에어 스페이서를 형성하도록 상기 금속 게이트 스택으로부터 상기 더미 스페이서를 제거하는 단계; 및
상기 게이트 에어 스페이서 위에 게이트 에어 스페이서 밀봉부를 형성하는 단계
를 포함하는, 방법.
[실시예 17]
실시예 16에 있어서,
상기 더미 게이트 스택을 금속 게이트 스택으로 대체하는 단계는,
상기 핀을 노출시키는 유전체 층에 규정된 게이트 개구를 형성하도록 상기 유전체 층으로부터 상기 더미 게이트 스택을 제거하는 단계;
상기 게이트 개구를 부분적으로 채우는 게이트 유전체 층을 형성하는 단계 - 상기 게이트 유전체 층은 상기 유전체 층 및 상기 핀 위에 배치됨 -;
상기 게이트 개구를 부분적으로 채우는 더미 스페이서 층을 형성하는 단계 - 상기 더미 스페이서 층은 상기 게이트 유전체 층 위에 배치됨 -;
상기 게이트 개구의 나머지 부분을 채우는 게이트 전극층을 형성하는 단계 - 상기 게이트 전극층은 상기 더미 스페이서 층 위에 배치됨 -; 및
상기 게이트 전극층, 상기 더미 스페이서 층 및 상기 게이트 유전체 층에 대해 평탄화 공정을 수행하는 단계
를 포함하는 것인, 방법.
[실시예 18]
실시예 17에 있어서,
상기 더미 스페이서 층을 형성하는 단계는,
상기 게이트 유전체 층 위에 상기 더미 스페이서 층을 성막하는 단계 - 상기 더미 스페이서 층은 상기 유전체 층에 의해 규정된 상기 게이트 개구의 측벽 위에 그리고 상기 핀에 의해 규정된 상기 게이트 개구의 바닥 위에 배치됨 -;
상기 유전체 층에 의해 규정된 상기 게이트 개구의 측벽 위에 배치된 상기 더미 스페이서 층 위에 패시베이션 층을 형성하는 단계;
상기 핀에 의해 규정된 상기 게이트 개구의 바닥 위에 배치된 상기 게이트 유전체 층의 일부를 노출시키도록 상기 핀에 의해 규정된 상기 게이트 개구의 바닥 위에 배치된 상기 더미 스페이서 층을 제거하는 단계; 및
상기 패시베이션 층을 제거하는 단계
를 포함하는 것인, 방법.
[실시예 19]
실시예 18에 있어서,
상기 패시베이션 층을 형성하는 단계 및 상기 더미 스페이서 층을 제거하는 단계는 건식 에칭 공정을 수행하는 단계를 포함하고;
상기 패시베이션 층을 제거하는 단계는 습식 에칭 공정을 수행하는 단계를 포함하는 것인, 방법.
[실시예 20]
실시예 16에 있어서,
상기 게이트 에어 스페이서를 형성하도록 상기 금속 게이트 스택으로부터 상기 더미 스페이서를 제거하기 전에 상기 게이트 전극을 에치백하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 트랜지스터로서,
    핀; 및
    제1 에피택셜 소스/드레인 특징부와 제2 에피택셜 소스/드레인 특징부 사이에서 상기 핀 위에 배치된 게이트 구조체
    를 포함하고,
    상기 게이트 구조체는,
    게이트 전극;
    게이트 유전체; 및
    상기 게이트 유전체와 상기 게이트 전극의 측벽과의 사이에 배치된 게이트 에어 스페이서
    를 포함하며,
    상기 게이트 유전체는 상기 게이트 전극의 측벽으로부터 완전히 분리되어, 상기 게이트 유전체가 상기 게이트 전극의 측벽과 물리적으로 접촉하지 않는 것인, 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 구조체는 상기 게이트 전극의 측벽을 따라 게이트 유전체 스페이서가 존재하지 않는 것인, 트랜지스터.
  3. 제1항에 있어서,
    상기 게이트 에어 스페이서는 상기 게이트 유전체와 상기 게이트 전극의 측벽의 제1 부분과의 사이에 배치되고, 상기 트랜지스터는 상기 게이트 유전체와 상기 게이트 전극의 측벽의 제2 부분과의 사이에 배치된 게이트 에어 스페이서 밀봉부를 더 포함하며, 상기 게이트 전극의 측벽의 상기 제2 부분은 상기 게이트 전극의 측벽의 상기 제1 부분 위에 배치되는 것인, 트랜지스터.
  4. 제3항에 있어서,
    상기 게이트 에어 스페이서 밀봉부는 또한 상기 게이트 전극의 상부 표면 위에 배치되는 것인, 트랜지스터.
  5. 제3항에 있어서,
    상기 게이트 에어 스페이서 밀봉부를 통해 상기 게이트 전극까지 연장되는 게이트 접촉부를 더 포함하는, 트랜지스터.
  6. 제1항에 있어서,
    상기 게이트 유전체의 상부 표면은 상기 핀의 상부 표면에 대해 상기 게이트 전극의 상부 표면보다 높은 것인, 트랜지스터.
  7. 제1항에 있어서,
    상기 핀, 상기 제1 에피택셜 소스/드레인 특징부 및 상기 제2 에피택셜 소스/드레인 특징부 위에 배치된 유전체 층을 더 포함하며, 상기 유전체 층은 상기 게이트 유전체의 측벽과 물리적으로 접촉하는 것인, 트랜지스터.
  8. 제7항에 있어서,
    상기 유전체 층은 접촉 에칭 정지층 위에 배치된 층간 유전체 층(interlevel dielectric layer)을 포함하는 것인, 트랜지스터.
  9. 트랜지스터로서,
    핀;
    상기 핀의 제1 소스/드레인 영역에 배치된 제1 에피택셜 소스/드레인 특징부 및 상기 핀의 제2 소스/드레인 영역에 배치된 제2 에피택셜 소스/드레인 특징부;
    상기 제1 에피택셜 소스/드레인 특징부와 상기 제2 에피택셜 소스/드레인 특징부 사이에서 상기 핀 위에 배치된 게이트 구조체 - 상기 게이트 구조체는,
    게이트 전극,
    게이트 유전체,
    게이트 에어 스페이서 밀봉부,
    상기 게이트 유전체와 상기 게이트 전극의 제1 측벽과 상기 게이트 에어 스페이서 밀봉부와의 사이에 한정된(confined) 제1 게이트 에어 스페이서, 및
    상기 게이트 유전체와 상기 게이트 전극의 제2 측벽과 상기 게이트 에어 스페이서 밀봉부와의 사이에 한정된 제2 게이트 에어 스페이서
    를 포함함 -; 및
    상기 게이트 에어 스페이서 밀봉부를 통해 상기 게이트 전극까지 연장되는 게이트 접촉부
    를 포함하며,
    상기 게이트 유전체는 상기 게이트 전극의 제1 및 제2 측벽으로부터 완전히 분리되어, 상기 게이트 유전체가 상기 게이트 전극의 제1 및 제2 측벽과 물리적으로 접촉하지 않는 것인, 트랜지스터.
  10. 방법으로서,
    제1 에피택셜 소스/드레인 특징부 및 제2 에피택셜 소스/드레인 특징부를 형성한 후, 상기 제1 에피택셜 소스/드레인 특징부와 상기 제2 에피택셜 소스/드레인 특징부 사이에서 핀 위에 배치된 더미 게이트 스택의 측벽을 따라 게이트 스페이서를 제거하는 단계;
    상기 더미 게이트 스택을 금속 게이트 스택으로 대체하는 단계 - 상기 금속 게이트 스택은 게이트 유전체 위에 배치된 게이트 전극 및 상기 게이트 유전체와 상기 게이트 전극의 측벽과의 사이에 배치된 더미 스페이서를 포함함 -;
    상기 게이트 유전체와 상기 게이트 전극의 측벽과의 사이에서 상기 금속 게이트 스택에 게이트 에어 스페이서를 형성하도록 상기 금속 게이트 스택으로부터 상기 더미 스페이서를 제거하는 단계; 및
    상기 게이트 에어 스페이서 위에 게이트 에어 스페이서 밀봉부를 형성하는 단계
    를 포함하는, 방법.
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