CN114975264A - 半导体结构的形成方法 - Google Patents

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CN114975264A
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China
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layer
dielectric
fin
drain
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CN202210292174.4A
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苏焕杰
游力蓁
谌俊元
庄正吉
程冠伦
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本文公开了半导体结构的形成方法，包括提供结构，结构包括长度方向沿第一方向且宽度方向沿垂直于第一方向的第二方向的鳍片；邻近鳍片侧壁的隔离结构；在鳍片上方的第一和第二源极/漏极部件；形成蚀刻遮罩，露出第一源极/漏极部件下方鳍片的第一部分，且覆盖第二源极/漏极部件下方鳍片的第二部分；去除鳍片的第一部分，形成第一沟槽；在第一沟槽中形成第一介电部件；去除鳍片的第二部分以形成第二沟槽，其中隔离结构形成第二沟槽的多个第二侧壁；横向蚀刻第二沟槽的第二侧壁以延伸第二沟槽；在横向蚀刻之后在第二沟槽中形成导孔结构。

Description

半导体结构的形成方法
技术领域
本发明实施例涉及半导体装置的形成方法，特别涉及具有背侧电源轨 和背侧导孔的半导体装置的形成方法。
背景技术
传统上，集成电路(integrated circuits,IC)以堆叠方式构建，晶体管在 最低层且互连(interconnect)(导孔和导线)在晶体管的顶部，以提供连接 到晶体管。电源轨(例如用于电压源和接地面的金属线)也位于晶体管上 方，且可以是互连的一部分。随着集成电路的尺寸持续向下微缩，电源轨 也在微缩。这不可避免地导致电源轨的电压降增加，集成电路的功耗增加。 因此，尽管现有的半导体制造方法已经大致能满足其预期目的，但并非在 所有方面都令人满意。感兴趣的领域是如何在集成电路(IC)背侧形成具 有低电阻的电源轨和导孔。
发明内容
本发明实施例提供一种半导体结构的形成方法，包括：提供结构，上 述结构包括：鳍片，上述鳍片的长度方向沿着第一方向，宽度方向沿着垂 直于第一方向的第二方向；隔离结构，邻近鳍片的侧壁；及第一源极/漏极 部件和第二源极/漏极部件，在鳍片上方；形成蚀刻遮罩(掩膜)，露出第一 源极/漏极部件下方的鳍片的第一部分，且覆盖第二源极/漏极部件下方的鳍 片的第二部分；通过蚀刻遮罩，去除鳍片的第一部分，形成第一沟槽；在 第一沟槽中形成第一介电部件；去除鳍片的第二部分以形成第二沟槽，其 中第一介电部件形成第二沟槽的多个第一侧壁，且隔离结构形成第二沟槽 的多个第二侧壁；横向蚀刻第二沟槽的第二侧壁，以沿着第二方向延伸第 二沟槽；以及在所述横向蚀刻之后，在第二沟槽中形成导孔结构。
本发明实施例提供一种半导体结构的形成方法，包括：提供结构，上 述结构包括：基板；鳍片，在该基板上方；隔离结构，在基板上方且邻近 鳍片的侧壁；及第一源极/漏极部件和第二源极/漏极部件，在鳍片上方；向 下薄化基板直至露出该鳍片；形成蚀刻遮罩，露出第一源极/漏极部件下方 的鳍片的第一部分，且覆盖第二源极/漏极部件下方的鳍片的一第二部分； 通过蚀刻遮罩，去除鳍片的第一部分，形成一第一沟槽；在第一沟槽中形 成第一介电部件；去除鳍片的第二部分，形成第二沟槽，其中第一介电部 件形成第二沟槽的多个第一侧壁，隔离结构形成第二沟槽的多个第二侧壁， 且第二沟槽的第一侧壁和第二侧壁包括不同的材料；横向蚀刻第二沟槽的 第二侧壁，其中所述横向蚀刻被调整为选择性蚀刻第二沟槽的第二侧壁的 材料，而不蚀刻第二沟槽的第一侧壁的材料；以及在所述横向蚀刻之后， 在第二沟槽中露出的第二源极/漏极部件的表面上形成硅化物部件。
本发明实施例提供一种半导体结构，包括：电源轨；隔离结构，在电 源轨上方；第一源极/漏极部件和第二源极/漏极部件，在隔离结构上方，其 中从第一源极/漏极部件到第二源极/漏极部件定义为第一方向；一或多个通 道层，在隔离结构上方，且连接第一和第二源极/漏极部件；第一导孔结构， 延伸穿过隔离结构并且电性连接第一源极/漏极部件和电源轨；以及第一介 电部件，延伸穿过隔离结构并且实体接触第二源极/漏极部件和电源轨，其 中第一导孔结构在垂直于第一方向的第一剖面具有第一宽度，第一介电部 件在平行于第一剖面的第二剖面具有第二宽度，且第一宽度大于第二宽度。
附图说明
以下将配合说明书附图详述本发明实施例。应注意的是，依据在业界 的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可 任意地放大或缩小单元的尺寸，以清楚地表现出本发明实施例的特征。
图1A和1B根据本公开的各个面向，示出形成具有背侧电源轨和背侧 导孔的半导体装置的方法的流程图。
图2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A和 14A根据一些实施例，示出半导体装置的部分上视图。
图2B、3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B和14B 根据一些实施例，示出分别沿着图2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A和14A中的B—B线的半导体装置的部分剖面图。
图2C、3C、4C、5C、6C、7C、8C、9C、10C、11C、11C-1、12C、 12C-1、12C-2、13C和14C根据一些实施例，示出分别沿着图2A、3A、4A、 5A、6A、7A、8A、9A、10A、11A、12A、13A和14A中的C—C线的半 导体装置的部分剖面图。
附图标记说明：
100：方法
102,104,106,108,110,112,114,116,118,120,122,124：操作
200：装置
201：基板
203：盖层、阻挡层
204：半导体鳍片
215：通道层
229：介电鳍片
230：隔离部件、隔离结构
230'：顶面
240：栅极堆叠
247：栅极间隔物、外侧栅极间隔物
255：内部间隔物、内部间隔层
260：源极/漏极(S/D)部件
269,269'：接触蚀刻停止层
270,270'：层间介电层
272：沟槽
273：硅化物部件
275：源极/漏极接触件
276：介电层、介电填充物
277：互连层
278：导孔通孔
279：介电部件
280：硅化物部件
282：导孔
284：背侧电源轨
286：互连层
304：介电层、介电衬层
305：层
331：空隙、气隙
349：栅极介电层
350：栅极电极
352：自对准盖层、牺牲层
356：源极/漏极盖层、盖层
357：胶层
358：源极/漏极接触导孔、导孔
359：栅极导孔、导孔
360：蚀刻遮罩、遮罩
361：图案化的硬遮罩、遮罩
363：图案化的阻抗
370：载板
B—B,C—C：线
d1,d1',d1”：厚度
d2,d3,d3',d4,d4'：宽度
d5,d5',d6：距离、深度
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不 同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说 明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙 述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接 接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得 它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参 考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示 所讨论的不同实施例及/或配置之间的关系。
再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、 “较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个 (些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词 用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。 当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相 对形容词也将依转向后的方位来解释。
另外，当使用“约”、“近似”和类似的用语描述数字或数字范围时， 所属技术领域中技术人员可以理解，此类用语用于涵盖在合理范围内的数 字，合理范围内包含所描述的数字。例如，数字的数量或范围涵盖了包括 所描述数字的合理范围，例如在所描述数字的+/-10％之内，除非另有规定。 举例来说，术语“约5nm”涵盖4.5nm至5.5nm的尺寸范围、4.0nm至5.0nm 的尺寸范围等。
本公开涉及半导体结构和制造工艺，特别涉及具有背侧电源轨和背侧 导孔的半导体装置。如上所述，需要进一步改进集成电路(IC)中的电源 轨，以提供所需的性能提升以及降低功耗。本公开的对象包括在包含晶体 管(例如全绕式栅极(gate all around,GAA)晶体管及/或鳍式场效应晶体管 (fin field effect transistor,FinFET))的结构的背侧(或背面)上提供电源轨 (或电源布线)以及在上述结构的前侧(或正面)上提供互连结构(也可 以包括电源轨)。这增加了结构中可以用于直接连接到源极/漏极接触件和导 孔的金属轨道(metal track)的数量。相较于没有背侧电源轨的现有结构， 它还增加了栅极密度，实现更大的装置整合(integration)。背侧电源轨可以 具有比正面结构的第一金属层(first level metal)(M0)轨道更宽的尺寸， 这有利于降低电源轨电阻。本公开还提供用于将背侧电源轨连接到正面源 极/漏极部件的背侧导孔结构。在一些方法中，背侧导孔为窄而高的，因为 它们的轮廓类似于半导体鳍片。根据本公开，背侧导孔结构具有沿着平行 于金属栅极且垂直于晶体管通道方向(即沿着半导体鳍片的宽度方向)的 扩展尺寸(expanded dimension)。这增加了背侧导孔的体积，降低导孔电阻。 根据本公开，背侧导孔结构不像其他导孔一样具有介电衬层(例如氮化硅 衬层)。这进一步增加了背侧导孔的体积。在一些实施例中，本公开的背侧 导孔的体积以及背侧导孔与正面源极/漏极部件之间的界面面积与其他导孔 结构相比可以增加约10％至20％。下面结合说明书附图描述本公开的结构 和制造方法的细节，说明书附图根据一些实施例，示出全绕式栅极(GAA) 装置的制造工艺。全绕式栅极(GAA)装置是指具有垂直堆叠水平方向的 多通道晶体管的器装置，例如纳米线晶体管和纳米片晶体管。由于全绕式 栅极(GAA)装置具有更好的栅极控制能力、更低的漏电流和与鳍式场效 应晶体管(FinFET)装置的布局完全相容性，它们是将互补式金属氧化物 半导体(complementary metal-oxide semiconductor,CMOS)带入下一阶段蓝图展望的候选。本公开还可以用于制造具有背侧电源轨和背侧自对准导 孔的鳍式场效应晶体管(FinFET)装置。为了简化，本公开以全绕式栅极 (GAA)装置为例，并指出全绕式栅极(GAA)和鳍式场效应晶体管(FinFET) 实施例在工艺上的某些差异。本发明所属技术领域中技术人员应理解，可 轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在 此介绍的实施例相同的目的及/或优势。
图1A和1B是根据本公开的各个面向用于制造半导体装置的方法100 的流程图。本公开考量额外的工艺。可以在方法100之前、期间和之后提 供额外的操作，且对于方法100的额外实施例，可以移动、替换或删去所 描述的一些操作。
根据方法100的一些实施例，下面结合图2A至11C描述方法100，图 2A至11C示出各个制造步骤中的半导体装置(或半导体结构)200的各个 上视图、剖面图和透视图。在一些实施例中，装置200是集成电路(IC) 芯片的一部分、系统单芯片(system on chip,SoC)或其一部分，包括各种 被动和主动微电子装置，例如电阻器、电容器、电感器、二极管、p型场效 应晶体管(p-type field effect transistor,PFET)、n型场效电应晶体(n-type fieldeffect transistor,NFET)、鳍式场效应晶体管(FinFET)、纳米片场效应晶体 管(nanosheet FET)、纳米线场效应晶体管(nanowire FET)、其他类型的多 栅极场效应晶体管(multi-gate FET)、金属氧化物半导体场效应晶体管 (metal-oxide semiconductorfield effect transistor,MOSFET)、互补式金属氧 化物半导体(CMOS)晶体管、双极性接面晶体管(bipolar junction transistor, BJT)、横向扩散金属氧化物半导体场效(Laterally diffused MOS,LDMOS) 晶体管、高压晶体管、高频晶体管、存储器、其他合适的元件或其组合。 简化图2A至13C，以清楚且更好地理解本公开的发明构念。装置200可以 增加额外部件，且一些所述部件在不同实施例中可以被替换、修改或删去。
在操作102中，方法100(图1A)提供具有基板201的半导体装置200 和构建在基板201的前侧上的晶体管。图2A示出装置200的上视图，图 2B和2C分别沿着图2A中的B—B线和C—C线示出装置200的部分剖面 图。特别是，B—B线沿着半导体鳍片204的长度方向(“X”方向)切割， C—C线切割晶体管的源极/漏极区并且平行于栅极堆叠240的长度方向(“Y” 方向)。栅极堆叠240和半导体鳍片204的长度方向相互垂直。在图3A至 14A中，配置类似的B—B线和C—C线。
参照图2A-2C，半导体装置200包括基板201和构建在基板201的前 侧上的各个元件。在所描绘的实施例中，半导体装置200包括基板201上 方的隔离部件230(或隔离结构230)、半导体鳍片204从基板201延伸并 且邻近隔离部件230、以及源极/漏极(S/D)部件260在半导体鳍片204上 方的源极/漏极(S/D)区中。半导体装置200还包括在隔离部件230上方并 且平行于半导体鳍片204延伸的介电鳍片229。源极/漏极(S/D)部件260 的侧壁由邻近的介电鳍片229所限制。在所描绘的实施例中，半导体装置 200包括由源极/漏极(S/D)部件260、介电鳍片229和隔离结构230围绕 的空隙(气隙)331。
半导体装置200还包括悬置在半导体鳍片204上方并且沿着“X”方向 连接源极/漏极(S/D)部件260的一或多个通道半导体层215；在源极/漏极 (S/D)部件260之间且环绕每个通道层215的栅极堆叠240；以及设置在 半导体鳍片204与通道层215和栅极堆叠240之间的底部介电盖(或阻挡) 层203。半导体装置200还包括在源极/漏极(S/D)和栅极堆叠240之间的 内部间隔物255；以及在栅极堆叠240上方且在最顶的通道层215的栅极间 隔物(或外侧栅极间隔物)247。在装置200是鳍式场效应晶体管(FinFET) 装置的实施例中，通道层215合并为一通道层(半导体鳍式通道)，并且省 略了内部间隔物255。此外，在这样的鳍式场效应晶体管(FinFET)实施例 中，栅极堆叠240接合半导体鳍式通道的顶部和侧壁，并且在图2B的剖面 中，栅极堆叠240仅在半导体鳍式通道的顶部。
在所描绘的实施例中，半导体装置200还包括邻近栅极间隔物247且 在外延源极/漏极(S/D)部件260和隔离部件230上方的接触蚀刻停止层 (contact etch stop layer,CESL)269；位于接触蚀刻停止层(CESL)269上 方的层间介电(inter-layer dielectric,ILD)层270；位于层间介电(inter-layer dielectric,ILD)层270上方的另一个接触蚀刻停止层(CESL)269'；位于 接触蚀刻停止层(CESL)269'上方的另一个层间介电(ILD)层270'。在 栅极堆叠240上方，半导体装置200还包括自对准盖层352。在一些实施方 式中(如图2B中所示)，可以沉积胶层357在栅极堆叠240上方，以提高 在栅极堆叠240和栅极导孔359之间的黏附力，以降低其电阻。在源极/漏 极(S/D)部件260上方，半导体装置200还包括硅化物部件273、源极/ 漏极(S/D)接触件275、介电源极/漏极(S/D)盖层356和源极/漏极(S/D)接触导孔358。在所描绘的实施例中，设置介电源极/漏极(S/D)盖层356 在源极部件260上方(在图2B-2C中标记为“260(S)”)，且设置源极/漏 极(S/D)接触导孔358在漏极部件260上方(在图2B-2C中标记为“260 (D)”)。在替代实施例中，可以设置源极/漏极(S/D)盖层356在漏极部 件260上方，且可以设置源极/漏极(S/D)接触导孔358在源极部件260 上方。在一些实施例中，可以设置源极/漏极(S/D)盖层356在源极和漏极 部件260上方。在一些实施例中，可以设置源极/漏极(S/D)接触导孔358 在源极和漏极部件260上方。
参照图3A、3B和3C，倒置半导体装置200，半导体装置200还包括 一或多个互连层(以277表示)，其中嵌入布线和导孔在介电层之中。一或 多个互连层连接各个晶体管的栅极、源极和漏极以及装置200中的其他电 路，以部分或整体形成集成电路。半导体装置200还可以包括钝化层、粘 合层及/或建立在半导体装置200前侧的其他层。这些层和一或多个互连层 共同以符号277表示。下面进一步描述半导体装置200的各个部件。
在一实施例中，基板201是硅块体基板(bulk silicon substrate)(即包 括块体单晶硅)。在不同的实施例中，基板201可以包括其他半导体材料， 例如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、SiGe、GaAsP、 AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、或其组合。在替代实施例中， 基板201是绝缘体上半导体基板，例如绝缘体上硅(silicon-on-insulator,SOI) 基板、绝缘体上硅锗(silicon germanium-on-insulator,SGOI)基板或绝缘 体上锗(germanium-on-insulator,GOI)基板。
在一些实施例中，半导体鳍片204包括硅、硅锗、锗或其他合适的半 导体，并且可以是未掺杂的、非刻意掺杂的(unintentionally doped)或轻微 掺杂n型或p型掺杂剂。可以图案化鳍片204通过任何合适的方法。举例 来说，图案化鳍片204可以使用一或多种微影(光刻)工艺，包括双重图 案化或多重图案化工艺。一般来说，双重图案化或多重图案化工艺结合微 影和自对准工艺，允许创建具有例如比使用单个直接微影工艺可获得的间 距更小的间距的图案。举例来说，在一实施例中，形成牺牲层在基板上方 并且图案化使用微影工艺。使用自对准工艺形成间隔物在图案化的牺牲层 旁边。接着去除牺牲层，且剩余的间隔物或心轴(mandrel)可以作为用于 图案化鳍片204的遮罩元件。举例来说，遮罩元件可以用于在基板201上 方或之中的半导体层中蚀刻凹槽，在基板201上留下鳍片204。蚀刻工艺可 以包括干蚀刻、湿蚀刻、反应式离子蚀刻(reactive ion etching,RIE)及/或 其他合适的工艺。举例来说，干蚀刻工艺可以实施含氧气体、含氟气体(例 如CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如HBr及/或CHBr3)、含碘气体、其他合适的 气体及/或等离子体、及/或其组合。举例来说，湿蚀刻工艺可以包括在稀氢 氟酸(diluted hydrofluoric acid,DHF)；氢氧化钾(KOH)溶液；氨；含有 氢氟酸(HF)、硝酸(HNO3)及/或乙酸(CH3COOH)的溶液；或其他合 适的湿蚀刻剂中蚀刻。形成鳍片204可以使用数种其他实施例合适的方法。
隔离部件230可以包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离 材料(例如，包括硅、氧、氮、碳或其他合适的隔离成分)或其组合。隔 离部件230可以包括不同的结构，例如浅沟槽隔离(shallow trench isolation, STI)结构及/或深沟槽隔离(deep trenchisolation,DTI)结构。在一实施例 中，隔离部件230可以通过使用绝缘材料填充鳍片204之间的沟槽(例如， 通过使用化学气相沉积(chemical vapor deposition,CVD)工艺或旋涂玻璃 工艺)；执行化学机械平坦化(chemical mechanical planarization,CMP)工 艺以去除过多的绝缘体材料及/或平坦化绝缘材料层的顶面，并且回蚀绝缘 材料层以形成隔离部件230。
介电鳍片229可以包括多层介电材料。举例来说，每个介电鳍片229 可以包括作为外层的介电衬层和作为内层的介电填充层。举例来说，介电 衬层包括低介电常数(low-k)介电材料(例如k<7)，例如包括Si、O、N 和C的介电材料(例如SiCN、SiOC和SiOCN)。示例性低介电常数(low-k) 介电材料包括氟硅玻璃(Fluorinated Silica Glass,FSG)、碳掺杂的氧化硅 (例如SiCOH)、BLACK
Figure BDA0003560704950000103
(应用材料公司，加州圣塔克拉拉； AppliedMaterials,Santa Clara,California)、干凝胶(Xerogel)、气凝胶 (Aerogel)、非晶氟化碳、聚对二甲苯(Parylene)、苯并环丁烯 (bis-benzocyclobutenes,BCB)、
Figure BDA0003560704950000104
(道氏化学公司，密西根州密得兰； Dow Chemical,Midland,Michigan)、聚酰亚胺(polyimide)及/或其组合。 沉积介电衬层可以使用化学气相沉积(CVD)、物理气相沉积(physical vapordeposition,PVD)、原子层沉积(atomic layer deposition,ALD)、高密度等离 子体化学气相沉积(high-density plasma CVD,HDPCVD)、金属有机化学气 相沉积(metalorganicCVD,MOCVD)、远端等离子体化学气相沉积(remote plasma CVD,RPCVD)、等离子体化学气相沉积(plasma-enhanced CVD, PECVD)、低压化学气相沉积(low pressure CVD,LPCVD)、原子层学气相 沉积(atomic layer CVD,ALCVD)、常压化学气相沉积(atmospheric pressurechemical vapor deposition,APCVD)、其他合适的方法或其组合。举例来说， 介电填充层包括氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(TEOS)氧化 物、磷硅玻璃(PhosphoSilicateGlass,PSG)、硼磷硅玻璃(BoroPhosphoSilicate Glass,BPSG)、低介电常数(low-k)介电材料、其他合适的介电材料或其 组合。沉积介电填充层可以使用流动式化学气相沉积(flowable CVD,FCVD) 工艺，上述工艺包括例如在装置200上方沉积可流动的材料(例如液体化 合物)并且通过合适的技术将可流动的材料转化为固体材料，例如热退火 及/或紫外线辐射处理。沉积介电填充层可以使用其他类型的方法。在一些 实施例中，介电鳍片229还可以包括设置在介电衬层和介电填充层上方的 高介电常数(high-k)帽层(例如k>7)。以此种方式，介电填充层的底部 和侧壁以及顶部分别被介电衬层以及高介电常数(high-k)帽层完全围绕。 高介电常数(high-k)帽层可以包括La2O3、Al2O3、ZnO、ZrN、Zr2Al3O9、 TiO2、TaO2、ZrO2、HfO2、Y2O3、AlON、TaCN、ZrSi或其他合适的材料。
源极/漏极(S/D)部件260包括外延成长的半导体材料，例如外延成长 的硅、锗或硅锗。可以形成源极/漏极(S/D)部件260通过任何外延工艺， 包括化学气相沉积(CVD)技术(例如，气相外延及/或超高真空化学气相 沉积)、分子束外延(molecular beam epitaxy)、其他合适的外延成长工艺或 组合。源极/漏极(S/D)部件260可以掺杂n型掺杂剂及/或p型掺杂剂。 在一些实施例中，对于n型晶体管，源极/漏极(S/D)部件260包括硅，并 且可以掺杂碳、磷、砷、其他n型掺杂剂或其组合(例如形成Si：C外延 源极/漏极(S/D)部件、Si：P源极/漏极(S/D)部件或Si：C：P源极/漏 极(S/D)部件)。在一些实施例中，对于p型晶体管，源极/漏极(S/D)部 件260包括硅锗或锗，并且可以掺杂硼、其他p型掺杂剂或其组合(例如，形成Si：Ge：B外延源极/漏极(S/D)部件)。源极/漏极(S/D)部件260 可以包括具有不同掺杂浓度水平的多个外延半导体层。在一些实施例中， 执行退火工艺(例如，快速热退火(rapidthermal anneal,RTA)及/或激光退 火(laser anneal))以活化外延源极/漏极(S/D)部件260中的掺杂剂。
在实施例中，通道层215包括适用于晶体管通道的半导体材料，例如 硅、硅锗或其他半导体材料。在各个实施例中，通道层215可以呈棒状、 条状、片状或其他形状。在一实施例中，通道层215最初是包括通道层215 和其他(牺牲)半导体层交替逐层堆叠的半导体层堆叠的一部分。牺牲半 导体层和通道层215包括不同的材料成分(例如不同的半导体材料、不同 的成分原子百分比及/或不同的成分重量百分比)以实现蚀刻选择性。在形 成栅极堆叠240的栅极替换工艺期间，去除牺牲半导体层，留下悬置于半 导体鳍片204上方的通道层215。在一些实施例中，例如，装置200可以包 括3至8个通道层215。
在一些实施例中，内部间隔物255包括低介电常数(low-k)介电材料 (例如，k<7)，包括硅、氧、碳、氮、其他合适的材料或其组合(例如氧 化硅、氮化硅、氧氮化硅、碳化硅或氮碳氧化硅(silicon oxycarbonitride))。 可以形成内间隔物255通过沉积和蚀刻工艺。举例来说，在蚀刻源极/漏极 (S/D)沟槽之后并且在于源极/漏极(S/D)沟槽中外延成长源极/漏极(S/D) 部件260之前，可以使用蚀刻工艺凹蚀位于邻近通道层215之间的牺牲半 导体层以形成垂直间隙。接着，沉积(例如使用化学气相沉积(CVD)或 原子层沉积(ALD))一或多种介电材料以填充间隙。执行另一蚀刻工艺以 去除间隙外的介电材料，以形成内部间隔层255。
在一些实施例中，介电阻挡层(或底部介电盖层)203包括低介电常数 (low-k)介电材料(例如，k<7)，例如包括Si、O、N和C的介电材料， 其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅、 氮碳化硅、碳氧化硅或氮碳氧化硅)。在一些实施例中，介电阻挡层203可 以包括高介电常数(high-k)材料(例如，k>7)，例如La2O3、Al2O3、ZnO、 ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Y2O3、AlON、TaCN、ZrSi或 其他合适的材料。沉积介电阻挡层203可以使用化学气相沉积(CVD)、原 子层沉积(ALD)、物理气相沉积(PVD)或氧化。在一实施例中，首先沉 积介电阻挡层203在半导体鳍片204上，并且对其图案化使用与图案化半导体鳍片204相同的工艺。在另一实施例中，首先沉积牺牲半导体层(例 如SiGe)在半导体鳍片204上，并且对其图案化使用与图案化半导体鳍204 相同的工艺。在形成栅极堆叠240的栅极替换工艺期间，去除牺牲层并以 介电阻挡层203取代。介电阻挡层203用于将通道层215和栅极堆叠240 与后续工艺形成的背侧导孔隔离。在一些实施例中，介电阻挡层203可以 具有厚度d1在5nm至约30nm的范围。在一些实施例中，如果介电阻挡层 203太薄(例如小于5nm)，则可能无法为通道层215和栅极堆叠240提供 足够的隔离。在一些实施例中，如果介电阻挡层203太厚(例如超过30nm)， 则背侧导孔会过长，且电阻会过高，这将在之后进一步讨论。
在所描绘的实施例中，每个栅极堆叠240包括栅极介电层349和栅极 电极350。栅极介电层349可以包括高介电常数(high-k)介电材料，例如 HfO2、HfSiO、HfSiO4、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、 ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、 Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3(BTO)、(Ba,Sr)TiO3(BST))、 二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高介电常数(high-k)介 电材料或其组合。可以形成栅极介电层349通过化学氧化、热氧化、原子 层沉积(ALD)、化学气相沉积(CVD)及/或其他合适的方法。在一些实 施例中，栅极堆叠240还包括位于栅极介电层349和通道层215之间的界 面层。界面层可以包括二氧化硅、氮氧化硅或其他合适的材料。在一些实 施例中，栅极电极层350包括n型或p型功函数层和金属填充层。举例来 说，n型功函数层可以包括具有足够低的有效功函数的金属，例如钛、铝、 碳化钽、氮碳化钽、氮硅化钽或其组合。举例来说，p型功函数层可以包括 具有足够大的有效功函数的金属，例如氮化钛、氮化钽、钌、钼、钨、铂或其组合。举例来说，金属填充层可以包括铝、钨、钴、铜及/或其他合适 的材料。可以形成栅极电极层350通过化学气相沉积(CVD)、物理气相沉 积(PVD)、电镀及/或其他合适的工艺。由于栅极堆叠240包括高介电常数 (high-k)介电层和金属层，所以它也被称为高介电常数(high-k)金属栅 极。
在一实施例中，栅极间隔物247包括介电材料，例如包括硅、氧、碳、 氮的介电材料、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧 化硅(SiON)、碳化硅、氮碳化硅(SiCN)、碳氧化硅(SiOC)、氮碳氧化 硅(SiOCN))。在实施例中，栅极间隔物247可以包括La2O3、Al2O3、ZnO、 ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Y2O3、AlON、TaCN、ZrSi或 其他合适的材料。举例来说，可以沉积包括硅和氮的介电层，例如氮化硅 层，在虚设栅极堆叠(随后被高介电常数(high-k)金属栅极240取代)上 方并且随后被蚀刻(例如，非等向性蚀刻)以形成栅极间隔物247。在一些 实施例中，栅极间隔物247包括多层结构，例如包括氮化硅的第一介电层 和包括氧化硅的第二介电层。在一些实施例中，在栅极堆叠240的邻近形 成多于一组的间隔物，例如密封间隔物(seal spacer)、偏置间隔物(offset spacer)、牺牲间隔物、虚设间隔物及/或主间隔物。在实施例中，栅极间隔 物247可以具有厚度例如在约1nm至约40nm。
在一些实施例中，牺牲(sacrificial,SAC)层352包括La2O3、Al2O3、 SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、 ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合适的材料。牺牲 (SAC)层352保护栅极堆叠240免于受到用于蚀刻源极/漏极(S/D)接触导孔的蚀刻和化学机械平坦化(CMP)工艺的影响。可以形成牺牲(SAC) 层352通过凹蚀栅极堆叠240并且可选地凹蚀栅极侧壁247；在凹蚀的栅极 堆叠240上方和在可选地凹蚀的栅极侧壁247上方沉积一或多种介电材料； 并且对一或多种介电材料执行化学机械平坦化(CMP)工艺。在一些实施 例中，牺牲(SAC)层352可以具有厚度在0nm(不存在)至大约50nm。
在实施例中，接触蚀刻停止层(CESL)269和269'可以各自包括La2O3、 Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、 TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi或其他合适的材料； 并且可以形成通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层 沉积(ALD)或其他合适的方法。层间介电(ILD)层270和270'可以各自 包括四乙氧基硅烷(TEOS)氧化物、未掺杂硅酸玻璃或掺杂氧化硅，例如 硼磷硅玻璃(BPSG)、氟硅玻璃(FSG)、磷硅玻璃(PSG)、硼掺杂硅酸玻 璃(boron doped silicon glass,BSG)、低介电常数(low-k)介电材料、其他 合适的介电材料或其组合。可以各自形成层间介电(ILD)层270和270' 通过等离子体化学气相沉积(PECVD)、流动式化学气相沉积(FCVD)或 其他合适的方法。
在一些实施例中，硅化物部件273可以包括硅化钛(TiSi)、硅化镍 (NiSi)、硅化钨(WSi)、镍铂硅化物(NiPtSi)、镍铂锗硅化物(NiPtGeSi)、 镍锗硅化物(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、 硅化铒(ErSi)、硅化钴(CoSi)或其他合适的化合物。
在一实施例中，源极/漏极(S/D)接触件275可以包括导电阻障层和在 导电阻障层上方的金属填充层。导电阻障层可以包括钛(Ti)、钽(Ta)、钨 (W)、钴(Co)、钌(Ru)或导电氮化物，例如氮化钛(TiN)、氮化钛铝 (TiAlN)、氮化钨(WN)、氮化钽(TaN)或其组合，且可以形成通过化 学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)及/或其 他合适的工艺。金属填充层可以包括钨(W)、钴(Co)、钼(Mo)、钌(Ru)、 镍(Ni)、铜(Cu)或其他金属，并且可以形成通过化学气相沉积(CVD)、 物理气相沉积(PVD)、原子层沉积(ALD)、电镀或其他合适的工艺。在 一些实施例中，省略源极/漏极(S/D)接触件275中的导电阻障层。在一些 实施例中，源极/漏极(S/D)接触件可以具有厚度例如在大约1nm至大约 50nm的范围。
在一些实施例中，盖层356包括La2O3、Al2O3、SiOCN、SiOC、SiCN、 SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、 AlON、TaCN、ZrSi或其他合适的材料。盖层356保护源极/漏极(S/D)接 触件275免于受到蚀刻和化学机械平坦化(CMP)工艺的影响，并且将源 极/漏极(S/D)接触件275与形成在其上的互连结构隔离。在一些实施例中， 牺牲(SAC)层352和盖层356包括不同的材料以实现蚀刻选择性，举例 来说，在形成盖层356的期间。在一些替代实施例中，装置200包括牺牲 (SAC)层352，但不包括盖层356。在一些其他替代实施例中，装置200 包括盖层356，但不包括牺牲(SAC)层352。在一些实施例中，盖层356可以具有厚度例如在0nm(不存在)至大约50nm的范围。
在一实施例中，源极/漏极(S/D)接触导孔358和栅极导孔359均可以 包括导电阻障层和导电阻障层上方的金属填充层。导电阻障层可以包括钛 (Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，例如氮化 钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN)或其组合， 并且可以形成通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层 沉积(ALD)及/或其他合适的工艺。金属填充层可以包括钨(W)、钴(Co)、 钼(Mo)、钌(Ru)、镍(Ni)、铜(Cu)或其他金属，并且可以形成通过 化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀 或其他合适的工艺。在一些实施例中，在源极/漏极(S/D)接触导孔358 及/或栅极导孔359中省略导电阻障层。在一些实施例中，胶层357可以包 括钛(Ti)、钽(Ta)、钨(W)、钴(Co)、钌(Ru)或导电氮化物，例如 氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钨(WN)、氮化钽(TaN或其组 合，并且可以形成通过化学气相沉积(CVD)、物理气相沉积(PVD)、原 子层沉积(ALD)。在一些实施例中，举例来说，导孔358和359可以各自 具有厚度在约1nm至约50nm的范围内。
在操作104中，方法100(图1A)将装置200倒置并且将装置200的 前侧接着到载板370，如图3B和3C中所示。这使得装置200可以从其背 侧接近(access)以进行进一步工艺。操作104可以使用任何合适的接着工 艺，例如直接结合、混合结合、使用黏合剂或其他结合方法。操作104还 可以包括对准、退火及/或其他工艺。在一些实施例中，载板370可以为硅芯片。在图2A-14C中，“z”方向从装置200的背侧指向装置200的前侧， 而“-z”方向从装置200的前侧指向装置200的背侧。
在操作106中，方法100(图1A)从装置200的背侧薄化直到半导体 鳍片204和隔离部件230从装置200的背侧露出。根据一实施例，所得的 结构在图4A-4C中示出。为了简化，图4B至14C省略图3B-3C已经示出 的一些部件，特别是层277和载板370。薄化工艺可以包括机械研磨工艺 (mechanical grinding process)及/或化学薄化工艺(chemical thinningprocess)。在机械研磨工艺期间，首先可以从基板201去除大量基板材料。 之后，化学薄化工艺可以施加蚀刻化学物到基板201的背侧以进一步薄化 基板201。
在操作108中，方法100(图1A)在装置200的背侧上方形成图案化 的蚀刻遮罩360。蚀刻遮罩360覆盖连接到背侧导孔的源极/漏极(S/D)部 件260下方的区域，并且露出具有开口362的另一区域。根据一实施例， 所得的结构示于图5A-5C中。在所描绘的实施例中，蚀刻遮罩360覆盖源 极部件(例如260(S))的背侧，并且露出漏极部件(例如260(D))的背 侧。在一些替代实施例中，蚀刻遮罩360覆盖漏极部件(例如260(D)) 的背侧，并且露出源极部件(例如260(S))的背侧。在一些其他替代实施 例中，蚀刻遮罩360覆盖一些源极部件和漏极部件的背侧，并且露出其他 源极部件和漏极部件。在各个实施例中，蚀刻遮罩360可以是任何合适的 尺寸和任何合适的形状，例如卵形(oval)、圆形(round)、矩形、方形或 其他形状。被蚀刻遮罩360覆盖的半导体鳍片204的区域对应于之后要形 成的背侧导孔(例如图12A-12C中的导孔282)，但可以具有与背侧导孔不 同的形状和尺寸，如之后所讨论。蚀刻遮罩360包括与半导体鳍片204的 材料不同的材料以实现蚀刻选择性。在所描绘的实施例中，蚀刻遮罩360 包括图案化的阻抗363，在图案化的硬遮罩361上方(例如具有氮化硅的图 案化遮罩)。在一些实施例中，蚀刻遮罩360还包括在图案化的阻抗363和 硬遮罩361之间的抗反射涂层(anti-reflective coating,ARC)层或其他层。 本公开考虑能够在蚀刻半导体鳍片204期间实现蚀刻选择性，用于蚀刻遮 罩360的其他材料。在一些实施例中，在装置200的背侧上方沉积硬遮罩 层(例如氮化硅层)(举例来说，使用化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或其他方法)之后，操作108执行微影工 艺，包括在硬遮罩层上形成阻抗(例如通过旋转涂布)；执行预曝光烘烤工 艺；执行曝光工艺使用遮罩；执行曝光后烘烤工艺；以及执行显影工艺。 在曝光工艺期间，阻抗层暴露于辐射能量(例如紫外光(ultra-violet light, UV)、深紫外光(deep ultraviolet light,DUV)或极紫外光(extreme ultraviolet light,EUV))，其中遮罩根据遮罩图案阻挡、透射及/或反射辐射至阻抗层。 遮罩及/或遮罩类型(例如，二元式遮罩(binary mask)、相位偏移遮罩(phaseshift mask)或极紫外光(EUV)遮罩)，投影图像到与遮罩图案对应的阻抗 层上。由于阻抗层对辐射能量敏感，因此阻抗层的曝光部分发生化学变化， 并且阻抗层的曝光(或未曝光)部分在显影过程中溶解，取决于阻抗层的 特性和显影工艺中使用溶液显影的特性。在显影之后，图案化阻抗层为与 遮罩对应的图案化的阻抗363。或者，曝光工艺可以通过其他方法实施或替 代，例如无遮罩微影(maskless lithography)、电子束写入(e-beam writing)、离子束写入(ion-beam writing)或其组合。然后通过图案化的阻抗363蚀 刻硬遮罩层以产生图案化的硬遮罩361。
在操作110中，方法100(图1A)通过蚀刻遮罩360选择性地蚀刻半 导体鳍片204以在栅极堆叠240的背侧上方形成沟槽272。根据一实施例， 装置200所得的结构示于图6A-6C中。沟槽272在隔离结构230的顶面230' 沿“y”方向具有宽度d2。隔离结构230的顶面230'也是隔离结构230和介 电鳍片229之间的界面。在蚀刻工艺期间或在蚀刻工艺完成之后，去除图 案化的阻抗363。在蚀刻工艺期间，图案化的硬遮罩361可能被部分地消耗。 在本实施例中，操作110施加蚀刻工艺，上述蚀刻工艺被调整为选择性蚀 刻半导体鳍片204的材料，并且不蚀刻(或极少蚀刻)隔离部件230和内 部间隔物255。在一些实施例中，进一步调整蚀刻工艺以最小化对阻挡层 203的蚀刻。在本实施例中，操作110施加非等向性(垂直)蚀刻工艺以去 除半导体鳍片204的露出部分。使用非等向性蚀刻有助于保持由蚀刻遮罩 360覆盖的半导体鳍片204的部分的形状和尺寸，上述形状和尺寸对应于后 续步骤中形成的背侧导孔的形状和尺寸。如果蚀刻是等向性的，被遮罩 360/361覆盖的半导体鳍片204的一些部分也可能被蚀刻，在一些情况下， 反而会劣化背侧导孔结构。在本实施例中，非等向性蚀刻可以消耗部分的 阻挡层203，阻挡层203的厚度d1'可以略小于其原始厚度d1(图2B)。此 外，在本实施例中，宽度d2大约等于蚀刻前半导体鳍片204的原始宽度(在 相同位置测量时)，因为蚀刻工艺可以被调整为选择性蚀刻半导体鳍片204 的材料，而不蚀刻隔离部件230的材料。在各个实施例中，宽度d2可以在 大约6nm至大约40nm的范围。在各个实施例中，阻挡层203和内部间隔 物255保护栅极堆叠240免于受到操作110的蚀刻工艺的影响。上述蚀刻 工艺可以实施含氧气体、含氟气体(例如CF4、SF6、CH2F2、CHF3及/或 C2F6)、含氯气体(例如Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如 HBr及/或CHBr3)、含碘气体、其他合适的气体及/或等离子体、及/或其组 合。
在所描绘的实施例中，也部分地凹蚀漏极部件260(D)至与隔离结 构230的顶面230'齐平或略低于隔离结构230的顶面的水平。在各个实施 例中，以倒置的视角观察装置200时，凹蚀的漏极部件260(D)的底(或 背侧)表面低于阻挡层203的底(或背侧)表面距离d5，如图6B所示。 在一些实施例中，距离d5可以在0nm至大约35nm的范围。凹蚀漏极部件260(D)以及用介电材料(例如图7B和7C中的介电层304和276)填充 凹槽进一步降低了漏极部件260(D)和附近导体之间的耦合电容，例如背 侧电源轨和背侧导孔。因为漏极部件260(D)离背侧导体更远，所以更改 善了装置200的时间相依介电崩溃(Time DependentDielectric Breakdown, TDDB)性能。然而，如果凹槽太大(例如，如果距离d5大于35nm)，则在一些情况下，漏极部件260(D)的剩余部分可能没有足够的体积满足前 侧性能的目标。因此，在各个实施例中，通常期望具有距离d5在0nm至约 35nm的范围。在一些实施例中，操作110可以施加多于一道蚀刻工艺。举 例来说，可以施加第一蚀刻工艺以选择性地去除半导体鳍片204的露出部 分，然后施加第二蚀刻工艺以选择性地凹蚀源极/漏极(S/D)部件至期望的 水平，其中第一蚀刻工艺和第二蚀刻工艺使用不同的蚀刻参数，例如根据 半导体鳍片204和源极/漏极(S/D)部件260中的材料使用不同的蚀刻剂。
在操作112中，根据一实施例，方法100(图1A)形成一或多个介电 层以填充沟槽272，如图7A-7C所描绘。在本实施例中，操作112在结构 200的背侧沉积介电衬层304，并且在介电衬层304上方沉积介电填充层(或 介电填充物)276并且填充沟槽272。在一实施例中，介电衬层304沿着阻 挡层203、隔离部件230、内部间隔物255和任何剩余部分的图案化的硬遮 罩361的各个表面沉积至大致均匀的厚度。在一些实施例中，介电衬层304 包括介电材料，例如包括硅、氧、碳、氮的介电材料、其他合适的材料或 其组合(例如氧化硅、氮化硅、氮氧化硅(SiON)、碳化硅、氮碳化硅(SiCN))、 碳氧化硅(SiOC)、氮碳氧化硅(SiOCN))。在一些实施例中，介电衬层 304可以包括La2O3、Al2O3、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Y2O3、AlON、TaCN、ZrSi或其他合适的材料。可以沉积介电衬层 304使用原子层沉积(ALD)、化学气相沉积(CVD)或其他合适的方法。 在一些实施例中，对于装置200而言，介电衬层304是可选的并且可以被 省略。在一些实施例中，介电衬层304的厚度可以高达10nm。介电填料276 可以包括低介电常数(low-k)介电材料，例如包括Si、O、N和C的介电 材料、其他合适的低介电常数(low-k)介电材料或其组合(例如氧化硅、 氮化硅、氮氧化硅(SiON)、碳化硅、氮碳化硅(SiCN)、碳氧化硅(SiOC)、 氮碳氧化硅(SiOCN))。沉积介电填料276可以使用化学气相沉积(CVD)、 流动式化学气相沉积(FCVD)、物理气相沉积(PVD)、原子层沉积(ALD)、 高密度等离子体化学气相沉积(HDPCVD)、金属有机化学气相沉积 (MOCVD)、远端等离子体化学气相沉积(RPCVD)、等离子体化学气相 沉积(PECVD)、低压化学气相沉积(LPCVD)、原子层学气相沉积(ALCVD)、 常压化学气相沉积(APCVD)、其他合适的方法或其组合。在沉积介电衬层 304和介电填充物276之后，操作112对介电填充物276、介电衬层304和图案化的硬遮罩361执行化学机械平坦化(CMP)工艺以将它们从隔离部 件230和半导体鳍片204的背侧表面去除。参照图8A-8C，半导体鳍片204 露出于装置200的背侧以进一步工艺。介电衬层304的剩余部分和介电填 充物276变成填充沟槽272的介电部件279。在省略介电衬层304的实施例 中，介电部件279仅包括介电填充物276。
在操作114中，方法100(图1B)去除半导体鳍片204并且凹蚀一些 源极/漏极(S/D)部件260(包括本实施例中的源极部件260(S))，以形成 导孔通孔278。根据一实施例，所得到的结构示于图9A-9C。在所描绘的实 施例中，导孔通孔278从装置200的背侧露出源极部件260(S)(明确来说， 源极部件260(S)的背侧表面)。在各个实施例中，在“yz”剖面中(参见图9C)，导孔通孔278可以或可以不露出气隙331。
导孔通孔278在隔离结构230的顶面230'沿“y”方向具有宽度d3。宽 度d3大约等于蚀刻前的半导体鳍片204的宽度d2。换言之，宽度d3大约 等于沟槽272的宽度d2(图6A、6C)。在各个实施例中，宽度d3可以在大 约6nm至大约40nm的范围。导孔通孔278具有沿“x”方向的宽度d4，其 由蚀刻遮罩360(图5B)沿着“x”方向的宽度定义。在介电衬层304存在 的实施例中，图9B所示的导孔通孔278的侧壁包括介电衬层304的材料。 在介电衬层304不存在的实施例中，导孔通孔278的侧壁包括介电填料物 276的材料。图9c所示的导孔通孔278的侧壁包括隔离结构230的材料。
在本实施例中，操作114施加蚀刻工艺，调整蚀刻工艺以选择性蚀刻 半导体鳍片204的材料，并且不蚀刻(或极少蚀刻)隔离部件230、介电衬 层304(如果存在)、介电填充物276、阻挡层203和内部间隔物255。这种 蚀刻工艺是自对准的(不使用蚀刻遮罩)，因为其受限于隔离结构230、介 电衬层304(如果存在)、以及介电填充物276。在一些实施例中，操作114 施加非等向性蚀刻工艺，以相对于阻挡层203和内部间隔物255，高度蚀刻 选择性去除半导体鳍片204的露出部分(即，调整非等向性蚀刻工艺为选 择性蚀刻半导体鳍片204的材料，而不蚀刻(或极少)阻挡层203和内部 间隔物255)。在这样的实施例中，可以消耗部分的阻挡层203，且其厚度 d1”可以略小于其原始厚度d1(图2B)。然而，其厚度d1”大于其厚度d1' (图6B)，因为操作110中的蚀刻工艺是等向性的，而操作114中的蚀刻工 艺是非等向性的且具有高蚀刻选择性。基于相同原因，相较于沟槽272中 阻挡层203的角落(或边缘)，导孔通孔278中阻挡层203的角落(或边缘) 更不弯曲(或更不圆滑)。在导孔通孔278中的阻挡层203更厚且更不弯曲， 进一步降低了背侧导孔(例如图12B中的导孔282)和栅极堆叠240之间 的耦合电容。在一些实施例中，操作114包括非等向性蚀刻工艺(或组件) 和等向性蚀刻工艺(或组件)。举例来说，操作114首先施加非等向性蚀刻 工艺以蚀刻半导体鳍片204直到露出阻挡层203，接着施加等向性蚀刻工艺 以去除半导体鳍片204的剩余部分。设计等向性蚀刻工艺以最小化阻挡层 203的损失。在各个实施例中，阻挡层203和内部间隔物255保护栅极堆叠 240免于受到操作114的蚀刻工艺的影响。蚀刻工艺可以包括干蚀刻、湿蚀 刻、反应式离子蚀刻(RIE)及/或其他合适的工艺。举例来说，干蚀刻工艺 可以实施含氧气体、含氟气体(例如CF4、SF6、CH2F2、CHF3及/或C2F6)、 含氯气体(例如Cl2、CHCl3、CCl4及/或BCl3)、含溴气体(例如HBr及/ 或CHBr3)、含碘气体、其他合适的气体及/或等离子体、及/或其组合。举 例来说，湿蚀刻工艺可以包括在稀氢氟酸(DHF)；氢氧化钾(KOH)溶液； 氨；含有氢氟酸(HF)、硝酸(HNO3)及/或乙酸(CH3COOH)的溶液； 或其他合适的湿蚀刻剂中蚀刻。
在所描绘的实施例中，也凹蚀部分的源极部件260(S)至与隔离结构 230的顶面230'齐平或略低于隔离结构230的顶面的水平。在各个实施例中， 以倒置的视角观察装置200时，凹蚀的源极部件260(S)的底(或背侧) 表面低于阻挡层203的底(或背侧)表面距离d5'，如图9B所示。在一些 实施例中，距离d5'可以在0nm至大约35nm的范围。在一些实施例中，源 极部件260(S)包括具有不同掺杂浓度的多层半导体材料。特别是，最底 层(即，源极部件260(S)背侧的最外层)包括比其下方的另一层(即， 朝向前侧)更低的掺杂浓度。当在源极部件260(S)上形成背侧硅化物和 导孔结构时，通常期望在源极部件260(S)更高掺杂浓度的层上形成这种 硅化物和导孔结构以降低接触电阻。因此，凹蚀源极部件260(S)以露出 更高掺杂浓度的层通常是想要且有益的。如果凹槽太浅(例如距离d5'小于 0nm)，则硅化物和导孔结构可能会形成在源极部件260(S)的低掺杂浓度 的层上，且在一些情况下可能会劣化接触电阻。如果凹槽太深(例如距离 d5'大于35nm)，在一些情况下，源极部件260(S)的剩余部分可能没有足 够的体积满足前侧性能的目标。因此，在各个实施例中，通常期望具有距 离d5'在0nm至约35nm的范围内。此外，在一些实施例中，深度d5'和深 度d5(图6B)可以大致相同；在替代实施例中，深度d5'和深度d5(图6B) 可以不同。在一些实施例中，操作114可以施加多于一道蚀刻工艺。举例 来说，可以施加第一蚀刻工艺以选择性地去除半导体鳍片204的露出部分， 然后施加第二蚀刻工艺以选择性地凹蚀源极/漏极(S/D)部件至期望的水平， 其中第一蚀刻工艺和第二蚀刻工艺使用不同的蚀刻参数，例如根据半导体鳍片204和源极/漏极(S/D)部件260中的材料使用不同的蚀刻剂。
在操作116中，方法100(图1B)横向蚀刻导孔通孔278的侧壁以使 其(至少)沿着“y”方向扩展，如图10A-10C中所示。如上所述，在执行 操作116之前，导孔通孔278的宽度d3与半导体鳍片204的宽度大致相同。 在高集成(highly integrated)装置中，半导体鳍片204的宽度变得越来越小。 在一些情况下，宽度d3(以及宽度d2)大约仅为8nm或更小。与此同时， 隔离结构230相对较厚。因此，导孔通孔278(以及形成在其中的导孔282， 参见图12B、12C)可以是窄而高的。特别是，相较于前侧源极/漏极(S/D) 接触件275，背侧导孔282的宽度可以只有源极/漏极(S/D)接触件275的 约四分之一至十分之一，但比源极/漏极(S/D)接触件275高约两倍或四倍。 这导致装置200背侧源极/漏极(S/D)的电阻高于装置200前侧源极/漏极 (S/D)的电阻。在一些实施方式中，在装置200的背侧观察到的源极/漏极 (S/D)的电阻比在装置200的前侧的源极/漏极(S/D)的电阻高40％。本 公开的目的是扩大导孔通孔278(和形成在其中的导孔282)以超过由半导 体鳍片204设定的边界，以降低装置200背侧的源极/漏极(S/D)电阻。
在本实施例中，操作116横向蚀刻导孔通孔278的侧壁以使其至少沿 “y”方向扩展。在一些实施例中，操作116施加非等向性蚀刻，调整为选 择性蚀刻隔离结构230的材料，以沿“y”方向扩展导孔通孔278。在隔离 结构230包括二氧化硅的实施例中，操作116的非等向性蚀刻可以施加NF3、 NH3、HF、其他蚀刻剂或化学物质、或其组合。在本实施例中，上述蚀刻 为干蚀刻。在各个实施例中，操作116可以沿着“y”方向将导孔通孔278 的宽度从d3(蚀刻前)扩展至d3'(蚀刻后)。举例来说，宽度d3'可以比 宽度d3大10％至40％。例如，相对于沿“x”方向穿过导孔通孔278的中 心线，宽度d3'可以比宽度d3每侧大约2nm至约10nm。在这种实施例中， 导孔通孔278沿“y”方向的总宽度扩展量达到约4nm至约20nm。因为宽 度d3大约等于宽度d2(两者都是半导体鳍片204的宽度)，所以导孔通孔 278的宽度d3'实际上比沟槽272的宽度d2大大约10％至40％，相对于其 各自的中心线每侧大约2nm至约10nm；或者，在各个实施例中，大约4nm 至约20nm。在实施例中，操作116可以通过控制蚀刻循环的次数、施加的 蚀刻剂的量或其他蚀刻参数以控制扩大的量(即，d3'—d3)。扩大导孔通孔 278导致背侧硅化物/导孔和源极部件260(S)之间的界面更宽，背侧导孔 的体积更大，以及更低的源极/漏极(S/D)电阻。
在介电衬层304存在于导孔通孔278的侧壁上且介电衬层304包括与 隔离结构230不同的材料(例如，介电衬层304包括氮化硅且隔离结构230 包括二氧化硅)的实施例中，可以调整操作116，选择性地蚀刻隔离结构 230，并且不(或极少)蚀刻介电衬层304。在这样的实施例中，沿“x”方 向的导孔通孔278的宽度d4'保持大约与蚀刻前的宽度d4(图9B)相同，其受限于介电衬层304和介电填充物276的组合。在不存在介电衬层304 且介电填充物276露出于导孔通孔278的侧壁，且介电填充物276包括与 隔离结构230相同或相似的材料的实施例中，操作116蚀刻隔离结构230 和介电填充物276。在这种实施例中，沿“x”方向的导孔通孔278的宽度 d4'变成大于蚀刻前的宽度d4(图9B)。在这样的实施例中，相对于沿着“y”方向穿过导孔通孔278的中心线，宽度d4'可以变成比宽度d4大约10％至 约40％，每侧大约2nm至约10nm，或者，总共大约4nm至约20nm。导 孔通孔278沿“x”方向的扩展进一步增加了导孔282(图12B)的体积， 并且进一步降低了源极/漏极(S/D)电阻。
在如上所述关于蚀刻隔离结构230的期间，操作116还可以根据隔离 结构230和介电填充物276的材料是否相似，以及蚀刻剂的选择性，凹蚀 部分的介电填充物276。最初可以设计足够厚的介电填充物276，以考虑在 上述制造步骤期间的潜在损失。
再者，操作116还通过从源极部件260(S)的表面去除任何氧化或污 染物以清洁源极部件260(S)的表面，以用于随后形成的硅化物。在一些 实施例中，这种清洁也扩大了源极部件260(S)的表面积以获得更大的硅 化物和更低的源极/漏极(S/D)接触电阻。在一些实施例中，操作116包括 非等向性蚀刻工艺(或组件)和等向性蚀刻工艺(或组件)。举例来说，非 等向性蚀刻工艺可以主要用于清洁源极部件260(S)的表面，而等向性蚀 刻主要用于扩大导孔通孔278的宽度和扩大源极部件260(S)的界面面积。 在一些实施例中，等向性蚀刻工艺可以用于扩大导孔通孔278的宽度和清 洁源极部件260(S)的表面。在一些实施例中，当导孔通孔278沿着“y” 方向的扩展足够大时，操作116可以露出气隙331(即，连接导孔通孔278 和气隙331)。
在操作118中，方法100(图1B)在导孔通孔278中形成硅化物部件 280，如图11A-11C所示。在一实施例中，操作118包括沉积一或多种金属 到导孔通孔278中(其可以也可以不填充到空隙331中)；对装置200执行 退火工艺以在一或多种金属与导孔331和源极部件260(S)之间引起反应， 以产生硅化物部件280；以及去除一或多种金属未反应的部分，将硅化物部 件280留在导孔通孔278中。一或多种金属可以包括钛(Ti)、钽(Ta)、钨 (W)、镍(Ni)、铂(Pt)、镱(Yb)、铱(Ir)、铒(Er)、钴(Co)、其他 贵金属、其他难熔金属、稀土金属或其合金，并且可以沉积使用化学气相 沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其他合适的 方法。硅化物部件280可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、 镍铂硅化物(NiPtSi)、镍铂锗硅化物(NiPtGeSi)、镍锗硅化物(NiGeSi)、 硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴 (CoSi)或其他合适的化合物。可以形成金属氮化物或金属氧化物的层305 在导孔通孔278的侧壁上，通过在侧壁上与氧或氮元素反应，如图11C所 示。举例来说，当硅化物部件280包括硅化钛时，层305可以包括氮化钛。 在一些实施例中，例如，硅化物部件280可以具有厚度在大约1nm至大约 10nm的范围内。可以或可以不形成硅化物部件280在间隙331内部，取决 于在导孔通孔278中露出的间隙331的开口尺寸。在一些实施例中，开口 太小以致于金属无法填充到间隙331中，且没有形成硅化物物件280在间 隙331内部，如图11C所示。在一些实施例中，开口大到足以填充(部分 或完全)金属到间隙331中，且确实形成硅化物部件280在间隙331内， 如图11C-1所示。图11C-1所示的实施例进一步增加了硅化物部件280的 面积，以降低S/D接触电阻。
在操作120中，方法100(图1B)在导孔通孔278中和硅化物部件280 上方形成导孔结构(或导孔)282，如图12A-12C所示。在一些实施例中， 可以或可以不填充导孔282到间隙331中，取决于导孔通孔278中露出的 间隙331的开口尺寸以及金属填充导孔282的能力。在图12C所示的实施 例中，没有填充导孔282到间隙331中，使得隔离部件230、介电鳍片229、源极/漏极(S/D)部件260、硅化物部件280和导孔282圈住(trap)气隙 331。以减少导孔282和源极/漏极(S/D)部件260之间的接触面积为代价， 气隙331在一定程度上降低了导孔282和附近导体(例如金属栅极240)之 间的耦合电容。在图12C-1所示的实施例中，部分填充导孔282到间隙331 中，使得隔离部件230、介电鳍229、源极/漏极(S/D)部件260、硅化物 部件280和导孔282圈住(trap)一部分的气隙331。在图12C-2所示的实 施例中，完全填充导孔282到间隙331中并且导孔282与介电鳍片229直 接接触。图12C-2的实施例进一步增加了导孔282和源极/漏极(S/D)部件 260之间的接触面积。在实施例中，导孔282可以包括钨(W)、钴(Co)、 钼(Mo)、钌(Ru)、铜(Cu)、镍(Ni)、钛(Ti)、钽(Ta)、铝(Al)、 氮化钛(TiN)、氮化钽(TaN)或其他金属，并且可以形成通过化学气相沉 积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀或其他合适 的工艺。在沉积之后，操作120可以执行化学机械平坦化(CMP)工艺以 去除导孔282的过量材料。由于如上所述的操作116，导孔282具有大的体 积以降低电阻。在一些实施例中，导孔282可以具有例如高达约60nm的高 度。
值得注意的是，导孔通孔278的侧壁在导孔结构282和隔离结构230 之间没有介电衬层(例如氮化硅衬层)(即，图11C的剖面中)。相较于实 施介电衬层的方法，这进一步增加了导孔结构282沿着“x”方向和“y” 方向的宽度。介电衬层通常具有厚度在0.5nm至约2.5nm。因此，没有这样 的介电衬层进一步增加导孔结构282沿“x”方向和“y”方向的宽度约1nm 至约5nm。在各个实施例中，从导孔282的边缘到介电衬层304(图12C) 的距离d6可以在约20nm至约40nm的范围。如果距离d6太小(例如小于 20nm)，则对于一些实施方式而言，源极部件260(S)和漏极部件260(D) 之间的耦合电容可能太高。如果距离d6太大(例如超过40nm)，对于一些 实施方式而言，会劣化装置的集成密度。
在操作122中，方法100(图1B)形成一或多个背侧电源轨284。根 据一实施例，所得的结构于图13A-13C示出。如图13A-13C所示，背侧导 孔282电性连接到背侧电源轨284。在一实施例中，形成背侧电源轨284可 以使用镶嵌工艺(damascene process)、双镶嵌工艺(dual-damascene process)、 金属图案化工艺或其他合适的工艺。背侧电源轨284可以包括钨(W)、钴 (Co)、钼(Mo)、钌(Ru)、铜(Cu)、镍(Ni)、钛(Ti)、钽(Ta)、氮 化钛(TiN)、氮化钽(TaN)或其他金属，并且可以沉积通过化学气相沉积 (CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀或其他合适的 工艺。虽然图13A-13C中没有示出，嵌入背侧电源轨284于一或多个介电 层中。具有背侧电源轨284有利地增加了装置200中可以用于直接连接到 源极/漏极接触件和导孔的金属轨道的数量。相较于没有背侧电源轨284的 其他结构，它还增加了栅极密度以实现更大的装置整合(integration)。背侧 电源轨284可以具有比装置200前侧的第一金属层(M0)轨道更宽的尺寸， 这有利地减少了背侧电源轨的电阻。
在操作124中，方法100(图1B)对装置200执行进一步的制造工艺。 举例来说，可以在结构200的背侧上形成一或多个互连层286，如图14A-14C 中所示，在装置200的背侧形成钝化层；执行其他后段(back end of line, BEOL)工艺，并且去除载板370。在一些实施例中，考虑电源轨284为背 侧互连286的一部分。
在以上讨论中，在执行源极侧工艺(源极部件260(S))(操作114、 116、118、120)之前，执行漏极侧工艺(漏极部件260(D))(操作110、 112)。在方法100的替代实施例中，可以修改操作顺序，在执行漏极侧工 艺之前，执行源极侧工艺。举例来说，形成蚀刻遮罩360覆盖漏极侧，并 且露出源极侧(即，操作108的变型)；接着蚀刻源极侧以去除半导体鳍片 204的露出部分(操作114)以形成导孔通孔278；去除蚀刻遮罩360；横 向扩展导孔通孔278(操作116)；以及在导孔通孔278中形成硅化物部件 280和导孔282(操作118和120)。然后，蚀刻漏极侧(使用自对准蚀刻方 法)以去除半导体鳍片204的剩余部分(操作110)以形成沟槽272；沉积 介电层304和276到沟槽272中(操作112)，以及执行化学机械平坦化(CMP) 工艺。通过上述替代实施例，实现与上面讨论类似的效果和结构。
尽管不意图在本公开做出限制，但本公开的实施例提供了以下一或多 个优点。举例来说，本公开的实施例使用横向蚀刻以扩大背侧导孔通孔和 背侧导孔的尺寸。这扩展背侧导孔通孔的尺寸超过由前侧半导体鳍片所设 定的限制，并且有利地降低了背侧接触电阻，例如，在一些实施方式中降 低了10％至40％。本公开的实施例可以容易地整合(integration)到现有 的半导体制造工艺。
在一示例面向，本公开关于一种半导体结构的形成方法，包括提供结 构，上述结构包括：鳍片，上述鳍片的长度方向沿着第一方向，宽度方向 沿着垂直于第一方向的第二方向；隔离结构，邻近鳍片的侧壁；及第一源 极/漏极部件和第二源极/漏极部件，在鳍片上方；形成蚀刻遮罩，露出第一 源极/漏极部件下方的鳍片的第一部分，且覆盖第二源极/漏极部件下方的鳍 片的第二部分；通过蚀刻遮罩，去除鳍片的第一部分，形成第一沟槽；在第一沟槽中形成第一介电部件；去除鳍片的第二部分以形成第二沟槽，其 中第一介电部件形成第二沟槽的多个第一侧壁，且隔离结构形成第二沟槽 的多个第二侧壁；横向蚀刻第二沟槽的第二侧壁，以沿着第二方向延伸第 二沟槽；以及在所述横向蚀刻之后，在第二沟槽中形成导孔结构。
在一些实施例中，在形成第一介电部件之后，还包括：在去除鳍片的 第二部分之前，去除蚀刻遮罩。在一些实施例中，所述横向蚀刻被调整为 选择性蚀刻隔离结构的材料，而不蚀刻第一介电部件的材料。在一些实施 例中，在隔离结构的顶面沿着第二方向测量时，所述横向蚀刻扩大第二沟 槽的宽度约10％至约40％。在一些实施例中，所述横向蚀刻露出空隙，其 中隔离结构、第二源极/漏极部件和邻接第二源极/漏极部件的介电鳍片部分地围绕空隙。在一些进一步的实施例中，导孔结构填充空隙。
在一些上述方法的实施例中，所述横向蚀刻进一步清洁在第二沟槽中 露出的第二源极/漏极的表面。在一些实施例中，所述横向蚀刻包括一等向 性蚀刻部分和一非等向性蚀刻部分。在一些实施例中，第二源极/漏极部件 是晶体管的源极部件。
在另一示例面向，本公开关于一种半导体结构的形成方法，包括提供 结构，上述结构包括：基板；鳍片，在该基板上方；隔离结构，在基板上 方且邻近鳍片的侧壁；及第一源极/漏极部件和第二源极/漏极部件，在鳍片 上方；向下薄化基板直至露出该鳍片；形成蚀刻遮罩，露出第一源极/漏极 部件下方的鳍片的第一部分，且覆盖第二源极/漏极部件下方的鳍片的一第 二部分；通过蚀刻遮罩，去除鳍片的第一部分，形成一第一沟槽；在第一 沟槽中形成第一介电部件；去除鳍片的第二部分，形成第二沟槽，其中第 一介电部件形成第二沟槽的多个第一侧壁，隔离结构形成第二沟槽的多个 第二侧壁，且第二沟槽的第一侧壁和第二侧壁包括不同的材料；横向蚀刻 第二沟槽的第二侧壁，其中所述横向蚀刻被调整为选择性蚀刻第二沟槽的 第二侧壁的材料，而不蚀刻第二沟槽的第一侧壁的材料；以及在所述横向 蚀刻之后，在第二沟槽中露出的第二源极/漏极部件的表面上形成硅化物部 件。
在一些上述方法的实施例中，去除鳍片的第一部分包括对鳍片的第一 部分施加非等向性蚀刻工艺；且去除鳍片的第二部分包括对鳍片的第二部 分施加非等向性蚀刻工艺。在一些实施例中，所述横向蚀刻包括等向性蚀 刻工艺和一等向性蚀刻工艺。
在一些上述方法的实施例中，隔离结构包括二氧化硅，且所述横向蚀 刻包括至少施加NF3、NH3和HF的其中之一。在一些实施例中，上述方法 还包括：在第二沟槽中形成导孔结构，且导孔结构在硅化物部件上方。
在一些上述方法的实施例中，在隔离结构的顶面沿着鳍片的宽度方向 测量时，所述横向蚀刻扩大第二沟槽的宽度约10％至约40％。在一些实施 例中，在隔离结构的顶面沿着该鳍片的宽度方向测量时，所述横向蚀刻扩 大第二沟槽每侧(per side)的宽度约2nm至约10nm。
在又另一示例面向，本公开关于一种半导体结构，包括：电源轨；隔 离结构，在电源轨上方；第一源极/漏极部件和第二源极/漏极部件，在隔离 结构上方，其中从第一源极/漏极部件到第二源极/漏极部件定义为第一方向； 一或多个通道层，在隔离结构上方，且连接第一和第二源极/漏极部件；第 一导孔结构，延伸穿过隔离结构并且电性连接第一源极/漏极部件和电源轨； 以及第一介电部件，延伸穿过隔离结构并且实体接触第二源极/漏极部件和 电源轨，其中第一导孔结构在垂直于第一方向的第一剖面具有第一宽度， 第一介电部件在平行于第一剖面的第二剖面具有第二宽度，且第一宽度大 于第二宽度。
在一些上述半导体结构的实施例中，第一宽度该第二宽度大约10％至 约40％。在一些实施例中，第一宽度比第二宽度大约4nm至约20nm。在 一些实施例中，第一介电部件的最外层是氮化硅衬层的一部分，且导孔结 构在第一剖面中邻接隔离结构，在沿着第一方向的第三剖面中邻接该氮化 硅衬层。
以上概述数个实施例的特征，以使本发明所属技术领域中技术人员可 以更加理解本发明实施例的观点。本发明所属技术领域中技术人员应理解， 可轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与 在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人 员也应理解，此类等效的工艺和结构并无悖离本发明的构思与范围，且可 在不违背本发明的构思和范围下，做各式各样的改变、取代和替换。因此， 本发明的保护范围当视权利要求所界定为准。

Claims (1)

1.一种半导体结构的形成方法，包括：
提供一结构，该结构包括：
一鳍片，该鳍片的长度方向沿着一第一方向，宽度方向沿着垂直于该第一方向的一第二方向；
一隔离结构，邻近该鳍片的侧壁；及
一第一源极/漏极部件和一第二源极/漏极部件，在该鳍片上方；
形成一蚀刻遮罩，露出该第一源极/漏极部件下方的该鳍片的一第一部分，且覆盖该第二源极/漏极部件下方的该鳍片的一第二部分；
通过该蚀刻遮罩，去除该鳍片的该第一部分，形成一第一沟槽；
在该第一沟槽中形成一第一介电部件；
去除该鳍片的该第二部分以形成一第二沟槽，其中该第一介电部件形成该第二沟槽的多个第一侧壁，且该隔离结构形成该第二沟槽的多个第二侧壁；
横向蚀刻该第二沟槽的该些第二侧壁，以沿着该第二方向延伸该第二沟槽；以及
在所述横向蚀刻之后，在该第二沟槽中形成一导孔结构。
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