CN115985778A - 半导体结构及其形成方法 - Google Patents

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China
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semiconductor
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semiconductor layer
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张正伟
沙哈吉·B·摩尔
刘奕莹
梁顺鑫
王菘豊
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

示例性形成半导体结构的方法包括在半导体台面上方形成具有半导体层堆叠件的半导体鳍。半导体堆叠件包括第一半导体层、第二半导体层，并且第一半导体层位于半导体台面和第二半导体层之间。该方法还包括形成与半导体台面相邻的隔离部件以及沿着半导体层堆叠件的侧壁形成半导体保护层。半导体保护层在半导体台面的顶表面之下延伸，并且隔离部件的部分位于半导体保护层和半导体台面的侧壁之间。该方法还包括在沟道区域中，用栅极堆叠件替换半导体鳍的第一半导体层和半导体保护层。隔离部件的部分位于栅极堆叠件和半导体台面的侧壁之间。本发明的实施例还提供了半导体结构。

Description

半导体结构及其形成方法
技术领域
本发明的实施例涉及半导体结构及其形成方法。
背景技术
最近，已经引入了具有在沟道周围部分或完全延伸的栅极以在至少两侧提供对沟道的访问的多栅极器件来改进栅极控制。多栅极器件能够大幅缩减IC技术，保持栅极控制并降低短沟道效应(SCE)，同时与传统IC制造工艺无缝集成。随着多栅极器件的不断缩放，需要先进的技术来优化多栅极器件的可靠性和/或性能。
发明内容
本发明的一些实施例提供了一种形成半导体结构的方法，包括：在半导体台面上方形成具有半导体层堆叠件的半导体鳍，其中，半导体层堆叠件包括第一半导体层和第二半导体层，并且其中，第一半导体层位于半导体台面和第二半导体层之间；形成与半导体台面相邻的隔离部件；沿着半导体层堆叠件的侧壁形成半导体保护层，其中，半导体保护层在半导体台面的顶表面之下延伸，并且隔离部件的部分位于半导体保护层和半导体台面的侧壁之间；以及在沟道区域中，用栅极堆叠件替换半导体鳍的第一半导体层和半导体保护层，其中，隔离部件的部分位于栅极堆叠件和半导体台面的侧壁之间。
本发明的另一些实施例提供了一种形成半导体结构的方法，包括：形成从衬底延伸的鳍结构，其中，鳍结构包括位于衬底延伸部上方的半导体层堆叠件，并且半导体层堆叠件包括第一半导体层和第二半导体层；形成与鳍结构相邻的隔离部件，其中，隔离部件具有设置在介电衬垫上方的介电层；回蚀刻隔离部件并暴露隔离部件的沿着衬底延伸部的侧壁的介电衬垫的部分；沿着半导体层堆叠件的侧壁形成牺牲半导体层，其中，牺牲半导体层在衬底延伸部的顶表面之下延伸至隔离部件的介电层，并且牺牲半导体层覆盖隔离部件的介电衬垫的部分；在隔离部件上方形成介电鳍，其中，牺牲半导体层位于介电鳍和半导体层堆叠件之间，并且牺牲半导体层位于介电鳍和隔离部件之间；去除牺牲半导体层和第一半导体层；以及在第二半导体层周围形成金属栅极堆叠件。
本发明的又一些实施例提供了一种半导体结构，包括：半导体台面；隔离部件，与半导体台面相邻；介电鳍，设置在隔离部件上方；半导体层，设置在半导体台面上方；以及栅极堆叠件，围绕半导体层，其中，栅极堆叠件的部分在半导体台面的顶表面之下延伸，并且栅极堆叠件的部分位于隔离部件和介电鳍之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调的是，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的用于制造多栅极器件的方法的流程图。
图2A至图2S、图3A至图3I和图4A至图4D是根据本发明的各个方面的在诸如与图1的方法相关的各个制造阶段处的多栅极器件的部分或整体的局部截面图。
图5是根据本发明的各个方面的具有不同晶体管区域的多栅器件的部分或整体局部截面图。
图6是根据本发明的各个方面的具有不同晶体管区域的多栅器件的部分或整体局部截面图。
具体实施方式
本发明总体上涉及集成电路器件，更具体地，涉及用于诸如鳍式场效应晶体管(FET)、全环栅(GAA)FET和/或其他类型的多栅极器件的多栅极器件的隔离技术。
以下公开内容提供了许多用于实现本发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…下方”、“在…之下”、“向上”、“向下”、“顶部”、“底部”等空间相对术语及其衍生词(例如，“水平地”、“向下地”、“向上地”等)以易于理解本发明的一个部件与另一部件的关系。空间相对术语旨在覆盖包括部件的器件的不同方位。此外，当用“约”、“大概”等描述数值或数值范围时，如本领域普通技术人员所理解的，该术语旨在涵盖考虑到制造期间固有地出现的变化的合理范围内的数值。例如，基于与制造具有与该数字相关联的特性的部件相关的已知制造公差，该数值或数值范围涵盖包括在所描述数值的合理范围，诸如在所描述数值的+/-10％内。例如，具有“约5nm”厚度的材料层可以涵盖从4.5nm至5.5nm的尺寸范围，其中，与沉积该材料层相关的制造公差被本领域的普通技术人员已知为+/-10％。更进一步，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
多栅极器件包括栅极结构，该栅极结构部分地或完全地在沟道区周围延伸以在至少两侧上提供对沟道区的访问。一种这样的多栅极器件是全环栅(GAA)器件，其包括垂直或水平堆叠的沟道层(区域)，并且以允许栅极堆叠件以环绕(或围绕)沟道层的方式悬置在衬底上方。GAA器件可以显着增加栅极堆叠件和沟道区域之间的接触面积，与诸如FinFET的其他多栅极相比，已经观察到GAA器件降低亚阈值摆幅(SS)、降低短沟道效应(SCE)、增加驱动电流和/或改善沟道控制。
本发明提出了GAA制造技术，该技术包括在形成伪栅极和栅极隔离鳍之前沿着半导体鳍的侧壁形成诸如牺牲硅锗层的牺牲半导体层，以及在形成伪栅极隔离鳍之后形成伪栅极。使用这种技术，在GAA器件的沟道区域中，在半导体鳍的顶部而不是在半导体鳍的侧壁上方形成伪栅极，以及栅极替换工艺包括从半导体鳍的顶部去除伪栅极以形成栅极开口(而不是从半导体鳍的顶部和侧壁)，去除由栅极开口暴露的沟道区域中的第一半导体层和牺牲半导体层(即，扩大栅极开口以围绕GAA器件的沟道区域中的第二半导体层)，以及用栅极填充栅极开口。所提出的GAA制造技术还修改了隔离结构以允许牺牲半导体层延伸超出半导体鳍的半导体台面的顶表面。例如，所提出的GAA制造技术包括，在形成牺牲半导体层之前，形成与半导体鳍相邻的隔离部件以及回蚀刻隔离部件直到隔离部件的顶表面低于半导体台面的顶表面。这允许牺牲半导体层和随后形成的栅极(其替换牺牲半导体层)延伸超出半导体台面的顶表面至隔离部件。在回蚀刻之后，隔离部件的部分可以沿着半导体台面的侧壁保留，从而使得隔离部件的部分位于半导体台面的侧壁和牺牲半导体层之间以及位于半导体台面的侧壁和随后形成的栅极之间。在一些实施例中，隔离部件包括介电层和介电衬垫，介电层的顶表面低于半导体台面的顶表面，并且沿着半导体台面的侧壁保留的隔离部件的部分为介电衬垫，在回蚀刻之后，介电衬垫的部分未被介电层覆盖。
所提出的GAA制造技术提供了优于传统GAA制造技术的几个优势。作为一个实例，因为在形成牺牲半导体层和栅极隔离鳍之后形成伪栅极，伪栅极覆盖半导体鳍的顶部而不是侧壁，这便于去除伪栅极。例如，蚀刻工艺不必去除高纵横比的伪栅极(例如，位于栅极隔离鳍和半导体鳍的侧壁之间的伪栅极的部分具有相对较大的长度但具有相对较小的宽度，诸如大于约10的长宽比)，这消除了沿着沟道层的侧壁和/或沟道层之间的伪栅极残留物，并显着改善了随后形成的栅极与沟道层的侧壁和/或与下部的沟道层的底部/顶部之间的接触。作为另一实例，延伸超出半导体台面的顶表面的牺牲半导体层的部分提供了将牺牲半导体层和相应的半导体鳍锚定至下面的器件部件(例如，隔离部件)的“脚部”，从而使得牺牲半导体层可以在结构上支撑半导体鳍并显着减少和/或消除鳍弯曲和/或鳍塌陷。作为又一实例，例如，通过将任何栅极基脚和/或栅极加宽推动至半导体台面的顶表面之下，延伸超出半导体台面的顶表面的牺牲半导体层的部分对随后形成的栅极堆叠件去脚部(de-foot)，这可以最小化和/或消除栅极堆叠件向源极/漏极区的突起。不同的实施例可以具有不同的优势，并且不需要任何实施例的特定优势。在下文中描述所提出的多栅极器件制造技术和所得多栅极器件的细节。
图1为根据本发明的各个方面的用于制造多栅极器件的方法10的流程图。在框15处，方法10包括在半导体台面上方形成具有半导体层堆叠件的半导体鳍。半导体层堆叠件包括第一半导体层和第二半导体层。第一半导体层位于第二半导体层与半导体台面之间。在框20处，方法10包括形成与鳍结构相邻的隔离部件。在一些实施例中，隔离部件包括位于介电衬垫上方的介电层(例如，氧化物层)。在框25处，方法10包括回蚀刻隔离部件直到隔离部件的顶表面低于半导体台面的顶表面。在一些实施例中，介电层的顶表面低于半导体台面的顶表面，并且回蚀刻暴露了介电衬垫。在框30处，方法10包括形成半导体保护层，该半导体保护层沿着半导体层堆叠件的侧壁延伸超过半导体台面的顶表面至隔离部件。在半导体台面的顶表面之下的半导体保护层的部分为半导体脚部，并且在一些实施例中，隔离部件(例如，介电衬垫)位于半导体脚部和半导体台面之间。在框35处，方法10包括形成位于隔离部件上方并且与半导体保护层相邻的介电鳍(例如，栅极隔离鳍)。半导体脚部位于介电鳍和隔离部件之间。在一些实施例中，介电鳍包括下部部分和上部部分，其中，下部部分包括位于介电衬垫上方的介电层(例如，氧化物层)并且上部部分包括高k介电层。
在框40处，方法10包括在源极/漏极区域中，用位于半导体台面上方的外延源极/漏极部件替换第一半导体层、第二半导体层和半导体保护层。在一些实施例中，这种替换可以包括执行第一蚀刻工艺以去除第一半导体层和第二半导体层，从而形成源极/漏极凹槽；执行第二蚀刻工艺以去除半导体保护层并且横向延伸源极/漏极凹槽，从而暴露隔离部件和介电鳍；以及用外延材料填充源极/漏极凹槽。在框45处，方法10包括在沟道区域中，用栅极堆叠件替换第一半导体层和半导体保护层，栅极堆叠件围绕第二半导体层并且在半导体台面的顶表面之下延伸。在半导体台面的顶表面之下延伸的栅极堆叠件的部分为栅极脚部，栅极脚替换了半导体保护层的半导体脚部。在一些实施例中，隔离部件(例如，介电衬垫)位于栅极脚部和半导体台面之间，并且栅极脚部位于隔离部件和介电鳍之间。栅极脚部的长度大于半导体脚部的长度，和/或栅极脚部的宽度大于半导体脚部的宽度。栅极脚部和半导体脚部之间的长度和/或宽度差可以是由于在去除第一半导体层和/或半导体保护层时对介电鳍的轻微蚀刻带来的。在一些实施例中，这种替换可以包括执行从沟道区域去除第一半导体层和半导体保护层的蚀刻工艺。在一些实施例中，在形成介电鳍之后，在沟道区域中的半导体鳍和半导体保护层上方形成伪栅极，并且还用栅极堆叠件替换伪栅极。在这样的实施例中，去除伪栅极以形成暴露沟道区域中的第一半导体层和半导体保护层的栅极开口，随后去除第一半导体层和半导体保护层。为了清楚起见，图1已经被简化以更好地理解本发明的发明构思。可以在方法10之前、期间和之后提供额外的步骤，并且对于方法10的额外实施例，可以移动、替换或消除所描述的一些步骤。
图2A至图2S、图3A至图3I和图4A至图4D是根据本发明的各个方面的在诸如与图1中的方法10相关的各个制造阶段处的多栅极器件100的部分或全部的局部截面图。图2A至图2S是沿栅极纵长方向穿过多栅极器件100的源极/漏极区域截取(切割)的，图3A至图3I是沿栅极宽度方向穿过多栅极器件100的源极/漏极区域和沟道区域截取的，并且图4A至图4D是沿着栅极纵长方向穿过多栅极器件100的沟道区域截取的。图3A至图3I(例如，栅极剖视图)分别对应于图2J至图2S(例如，源极/漏极剖视图)的相同制造阶段。图4A至图4D(例如，沟道剖视图)分别对应于图2P至图2S和图3F至图3I的相同制造阶段。制造多栅极器件100以包括至少一个GAA晶体管(即，具有围绕至少一个悬置的沟道(例如，纳米线、纳米片、纳米棒等)的栅极的晶体管，其中至少一个悬置的沟道在外延源极/漏极之间延伸)。在一些实施例中，多栅极器件100配置有至少一个p型GAA晶体管和/或至少一个n型GAA晶体管。多栅极器件100可以包括在微处理器、存储器、其他IC器件或它们的组合中。在一些实施例中，多栅极器件100为IC芯片、片上系统(SoC)或它们的部分的部分，其包括各个无源和有源微电子器件，例如电阻器、电容器、电感器、二极管、p型FET(PFET)、n型FET(NFET)、金属氧化物半导体FET(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。为了便于描述和理解，本文同时讨论图2A至图2S、图3A至图3I和图4A至图4D。为了清楚起见，图2A至图2S、图3A至图3I和图4A至图4D已被简化以更好地理解本发明的发明构思。可以在多栅极器件100中添加额外的部件，并且可以在多栅极器件100的其他实施例中替换、修改或消除下面描述的一些部件。
转向图2A，多栅极器件100包括半导体衬底(晶圆)105、位于衬底105上方的半导体层堆叠件110(例如，包括半导体层115和半导体层120)以及位于半导体层堆叠件110上方的半导体掩模层125。衬底105包括元素半导体，例如硅和/或锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟或它们的组合；合金半导体，例如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或它们的组合；或它们的组合。在所描绘的实施例中，衬底105包括硅。衬底105可以包括各个掺杂区域，例如p型掺杂区域(称为p阱)、n型掺杂区域(称为n阱)或它们的组合。N阱包括n型掺杂剂，例如磷、砷、其他n型掺杂剂或它们的组合。P阱包括p型掺杂剂，例如硼、铟、其他p型掺杂剂或它们的组合。在一些实施例中，衬底105中的掺杂区域包括p型掺杂剂和n型掺杂剂的组合。例如，各个掺杂区域可以直接形成在衬底105上和/或衬底105中以提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以执行离子注入工艺、扩散工艺、其他合适的掺杂工艺或它们的组合来形成各个掺杂区域。
半导体层115的成分不同于半导体层120的成分以在后续处理期间实现不同的蚀刻选择性和/或不同的氧化速率。在图2A中，半导体层115和半导体层120包括不同的材料、组成原子百分比、组成重量百分比、厚度和/或特性以在蚀刻工艺(例如实施的在多栅极器件的沟道区域中形成悬置沟道层的蚀刻工艺)期间实现期望的蚀刻选择性。在半导体层115包括硅锗并且半导体层120包括硅的所描绘实施例中，对于给定的蚀刻剂，半导体层120的硅蚀刻速率与半导体层115的硅锗蚀刻速率不同。在一些实施例中，半导体层115和半导体层120包括相同的材料但具有不同的组成原子百分比以实现蚀刻选择性和/或不同的氧化速率。例如，半导体层115和半导体层120可以包括硅锗，其中，半导体层115和半导体层120具有不同的硅原子百分比和/或不同的锗原子百分比。半导体层115和半导体层120包括提供期望的蚀刻选择性、期望的氧化速率差异和/或期望的性能特性的半导体材料的任何组合(例如，使电流最大化的材料)，包括本文公开的任何半导体材料。
通过在衬底105上方沉积半导体层115和半导体层120来形成半导体层堆叠件110。从衬底105的顶表面以交错或交替配置方式垂直地(例如，沿z方向)堆叠半导体层115和半导体层120。在一些实施例中，该沉积包括以所描绘的交错和交替配置的方式外延生长半导体层115和半导体层120。例如，在衬底105上外延生长半导体层115的第一半导体层，在半导体层115的第一半导体层上外延生长半导体层120的第一半导体层，在半导体层120的第一半导体层上外延生长半导体层115的第二半导体层，并且依此类推，直到半导体层堆叠件110具有期望数量的半导体层115和半导体层120。在这样的实施例中，可以将半导体层115和半导体层120称为外延层。可以通过分子束外延(MBE)、化学气相沉积(CVD)、金属有机(MOCVD)、其他合适的外延生长工艺或它们的组合来外延生长半导体层115和半导体层120。
在一些实施例中，通过将含硅前体和/或含锗前体以及载气引入工艺室的选择性CVD工艺(例如远程等离子体CVD(RPCVD))来形成半导体层115和半导体层120，在工艺室中，含硅前体和/或含锗前体与多栅极器件100的半导体表面相互作用以分别形成半导体层115和半导体层120。含硅前体包括SiH4、Si2H6、DCS、SiHCl3、SiCl4、其他合适的含硅前体或它们的组合。含锗前体包括GeH4、Ge2H6、GeCl4、GeCl2、其他合适的含锗前体或它们的组合。载气可以为惰性气体，例如H2。在所描绘的实施例中，在相同的工艺室中外延生长半导体层115和半导体层120，并且调整并交替前体特性以形成半导体层115和半导体层120。例如，当沉积半导体层120时，将含硅前体(例如，SiH4)和载体前体(例如，H2)引入工艺室中，并且当沉积半导体层115时，将含锗前体(例如，GeH4)引入工艺室中。在一些实施例中，选择性CVD工艺将含掺杂剂的前体引入工艺室中以促进半导体层115和半导体层120的原位掺杂。含掺杂剂的前体包括硼(例如B2H6)、磷(例如PH3)、砷(例如AsH3)、其他合适的含掺杂剂的前体或它们的组合。在一些实施例中，选择性CVD工艺将含蚀刻剂的前体引入工艺室中以防止或限制硅材料和/或锗材料在介电表面和/或非半导体表面上的生长。在这样的实施例中，调整选择性CVD工艺的参数以确保半导体材料在半导体表面上的净沉积。含蚀刻剂的前体包括Cl2、HCl、其他可以促进期望的半导体材料(例如，硅和/或锗)生长选择性的含蚀刻剂的前体，或它们的组合。
半导体硬掩模层125包括元素半导体，例如硅和/或锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，例如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在所描绘的实施例中，半导体硬掩模层125包括硅锗，并且半导体硬掩模层125的厚度大于半导体层115的厚度。在一些实施例中，通过外延生长工艺来沉积半导体硬掩模层125，诸如用于形成半导体层115的那些工艺。在一些实施例中，在用于形成半导体层120和半导体层115的相同的工艺室中来在最顶部的半导体层120上方沉积半导体硬掩模层125。在这样的实施例中，用于沉积半导体硬掩模层125的选择性CVD的时间(即，在多栅极器件100暴露于含硅前体、载体前体和含锗前体的情况下)比用于沉积半导体层115的选择性CVD的时间更长以提供更厚的半导体硬掩模层125。
转向图2B，图案化半导体层堆叠件110和衬底105以形成从衬底105延伸的鳍，例如鳍130A和鳍130B。鳍130A和鳍130B各自沿着y方向基本相互平行地延伸，具有在y方向上的长度、在x方向上的宽度和在z方向上的高度。鳍130A和鳍130B各自包括衬底部分(即，半导体衬底105的图案化的突出部分，该突出部分可以被称为半导体台面105'、衬底105的鳍部分、衬底延伸部、衬底鳍部分、蚀刻的衬底部分等)、位于衬底部分上方的半导体层堆叠部分(即，半导体层堆叠件110的包括半导体层115和半导体层120的部分)、以及位于半导体层堆叠件部分上方的图案化层部分(即，图案化层135)。鳍130A和鳍130B具有宽度W1(这里，沿x方向)，鳍130A和鳍130B具有位于鳍130A和鳍130B之间的间距S(这里，沿x方向)。在一些实施例中，宽度W1为约5nm至约30nm。在一些实施例中，间距S为约10nm至约50nm。
图案化层135包括与半导体层堆叠件110和衬底105的材料不同的材料，以在后续处理期间实现蚀刻选择性，从而使得在最小化(或不)蚀刻图案化层135的情况下，可以选择性地蚀刻半导体层堆叠件110和/或衬底105，反之亦然。在所描绘的实施例中，图案化层135包括沉积在半导体硬掩模层125上的焊盘层136和沉积在焊盘136上的掩模层138。在一些实施例中，焊盘层136和掩模层138为介电硬掩模层。例如，焊盘层136和掩模层138各自包括硅、氧、氮、碳和/或其他合适的介电组成。在一些实施例中，焊盘层136包括设置在氧化硅层上方的氮化硅层或氮氧化硅层，并且掩模层138为氧化硅层。在一些实施例中，通过热氧化和/或其他合适的工艺来形成焊盘层136的氧化硅层，并且通过CVD、低压CVD(LPCVD)、等离子增强CVD(PECVD)、热氮化(例如，硅的)、其他合适的工艺或它们的组合来形成焊盘层136的氮化硅层。在一些实施例中，通过PECVD来形成掩模层138(例如，掩模层为等离子体增强氧化物(PEOX)层)。焊盘层136可以包括促进半导体层堆叠件110和掩模层138之间的粘附、在蚀刻掩模层138时作为蚀刻停止层和/或在形成隔离部件时作为平坦化停止层的材料。本发明涵盖了用于形成焊盘层136和/或掩模层138的其他材料和/或方法，以及图案化层135的其他配置。
在半导体层堆叠件110上方形成图案化层135之后，执行光刻和/或蚀刻工艺以对图案化层135、半导体层堆叠件110和衬底105进行图案化。光刻工艺可以包括在图案化层135上方形成抗蚀剂层(例如，通过旋涂)、执行曝光前烘烤工艺、使用掩模执行曝光工艺、执行曝光后烘烤工艺以及执行显影工艺。在曝光工艺期间，将抗蚀剂层暴露于辐射能量(例如紫外(UV)光、深UV(DUV)光或极UV(EUV)光)，其中取决于掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，掩模阻挡、透射和/或反射辐射至抗蚀剂层，从而使得将图像投影到与掩模图案相对应的抗蚀剂层上。由于抗蚀剂层对辐射能量敏感，因此抗蚀剂层的曝光部分会发生化学变化，并且在显影工艺期间，取决于在显影工艺中使用的抗蚀剂层的特性和显影溶液的特性，抗蚀剂层的曝光(或未曝光)部分会被溶解。显影之后，图案化的抗蚀层包括与掩模对应的抗蚀图案。蚀刻工艺将图案化的抗蚀剂层用作蚀刻掩模来去除半导体层堆叠件的部分。在一些实施例中，在设置在半导体层堆叠件上方的掩模层上方形成图案化的抗蚀剂层，第一蚀刻工艺去除掩模层的部分以形成图案化层135(即，图案化的硬掩模层)，以及第二蚀刻工艺将图案化层135用作蚀刻掩模来去除半导体层堆叠件110的部分和/或衬底105的部分。蚀刻工艺可以包括干蚀刻、湿蚀刻、其他合适的蚀刻或它们的组合。在蚀刻工艺之后，例如通过抗蚀剂剥离工艺或其他合适的工艺来去除图案化的抗蚀剂层。
在一些实施例中，通过多重图案化工艺来形成鳍130A和鳍130B，例如双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺、自对准双重图案化(SADP)工艺、间隔件是电介质(SID)工艺、其他双重图案化工艺或它们的组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE)工艺、自对准三重图案化(SATP)工艺、其他三重图案化工艺或它们的组合)和/或其他多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)。这样的工艺还可以提供鳍130A和鳍130B，每个鳍130A和鳍130B具有各自的图案化层135、各自的半导体层堆叠件110和各自的半导体台面105'。在一些实施例中，在图案化半导体层堆叠件110和/或衬底105的同时实施定向自组装(DSA)技术。
沟槽140形成在鳍130A和鳍130B之间和/或围绕鳍130B。转向图2C，处理包括在沟槽140中形成隔离部件150。在一些实施例中，通过在多栅极器件100上方沉积部分地填充沟槽140的介电层、在多栅极器件100上方(特别是在介电层上方)沉积填充沟槽140的剩余部分的氧化物材料，以及执行平坦化工艺来形成隔离部件150。执行平坦化工艺(例如化学机械抛光(CMP)工艺)直到到达并暴露焊盘层136(即，焊盘层136作为平坦化停止层)。平坦化工艺去除掩模层138和位于掩模层138上方和/或在焊盘层136的顶表面之上的任何介电层和/或氧化物材料。介电层和氧化物材料的剩余部分分别形成隔离部件150的介电衬垫152和氧化物层154。平坦化工艺可以去除焊盘层136的部分。例如，平坦化工艺可以去除焊盘层136的顶部层(例如，氧化硅层)并暴露焊盘层136的下面层(例如，氮化硅层)。在这样的实施例中，平坦化工艺减小了鳍130A和鳍130B的焊盘层136的厚度。
通过原子层沉积(ALD)、CVD、物理气相沉积(PVD)、高密度等离子体CVD(HDPCVD)、MOCVD、RPCVD、PECVD、LPCVD、原子层CVD(ALCVD)、常压CVD(APCVD)、次常压CVD(SACVD)、其他合适的方法或它们的组合来形成介电层(即，介电衬垫152)。介电衬垫152覆盖由半导体层堆叠件110的侧壁和焊盘层136的侧壁形成的沟槽140的侧壁以及由半导体台面105'和/或衬底105形成的沟槽140的底部。介电衬垫152包括合适的介电材料，例如含氧介电材料(例如，包括氧与硅、碳和/或氮组合的介电材料)。例如，介电衬垫152包括氧化硅、氮氧化硅和/或碳氮氧化硅。在这样的实施例中，介电衬垫152可以被称为氧化物衬垫。在一些实施例中，介电衬垫152包括n型掺杂剂和/或p型掺杂剂。在一些实施例中，介电层(即，介电衬垫152)作为用于后续生长和/或沉积氧化物材料(即，氧化物层154)的晶种层。
在所描绘的实施例中，通过可流动的CVD(FCVD)来形成氧化物材料(即，氧化物层154)，可流动的CVD(FCVD)可以包括在多栅极器件100上方沉积可流动的氧化物材料(例如，以液态形式)以及通过退火工艺将可流动的氧化物材料转变成固体氧化物材料。可流动的氧化物材料可以流入沟槽140中并且与多栅极器件100的暴露表面共形。在一些实施例中，可流动的氧化物材料为可流动的硅和氧材料，并且退火工艺将可流动的硅和氧材料转换变成硅和氧层，例如氧化硅层。在一些实施例中，退火工艺为可以将多栅极器件100加热到促进可流动氧化物材料转化成固体氧化物材料的温度的热退火。在一些实施例中，退火工艺将可流动氧化物材料暴露于UV辐射。在一些实施例中，在执行平坦化工艺之前执行退火工艺。在一些实施例中，通过高纵横比沉积(HARP)工艺来沉积氧化物材料。在一些实施例中，通过HDPCVD来沉积氧化物材料。在一些实施例中，在平坦化工艺之后执行退火工艺以进一步固化和/或致密化氧化物层154。
转向图2D，凹进和/或回蚀刻隔离部件150，从而使得鳍130A和鳍130B从隔离部件150延伸(突出)。隔离部件150填充沟槽140的下部部分并且围绕鳍130A和鳍130B的部分。隔离部件150具有约等于鳍130A和鳍130B之间的间距S的宽度W2。在一些实施例中，宽度W2为约10nm至约50nm。将从隔离部件150的顶表面延伸的鳍130A和鳍130B的部分指定为上部鳍有源区域155U，并且将由隔离部件150围绕的鳍130A和鳍130B的部分指定为下部鳍有源区域155L。隔离部件150将多栅极器件100的有源器件区域和/或无源器件区域彼此电隔离。例如，隔离部件150将鳍130A与鳍130B、鳍130A与多栅极器件100的其他器件区域、以及鳍130B与多栅极器件100的其他器件区域分隔开并且电隔离。隔离部件150的各个尺寸和/或特性可以被配置为实现浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构、硅的局部氧化(LOCOS)结构、其他合适的隔离结构或它们的组合。在所描绘的实施例中，隔离部件150为STI。
在一些实施例中，蚀刻工艺相对于鳍130A和鳍130B的半导体层选择性地去除隔离部件150。换言之，蚀刻工艺基本上去除了隔离部件150，但不去除或基本上不去除半导体掩模层125、半导体层120和半导体层115。例如，选择用于蚀刻工艺的蚀刻剂，使以比半导体材料(例如，半导体掩模层125、半导体层120和半导体层115)更高的速率蚀刻介电材料(例如，氧化物层154、介电衬垫152和/或焊盘层136)。蚀刻工艺为干蚀刻、湿蚀刻、其他合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺去除焊盘层136。在一些实施例中，焊盘层136在蚀刻工艺期间作为蚀刻掩模。在一些实施例中，第一蚀刻工艺回蚀刻氧化物层154并且第二蚀刻工艺回蚀刻介电衬垫152。第一蚀刻工艺可以相对于介电衬垫152选择性地去除氧化物层154，并且第二蚀刻工艺可以相对于氧化物层154选择性地去除介电衬垫152。在一些实施例中，第一蚀刻工艺部分地去除介电衬垫152和/或第二蚀刻工艺部分地去除氧化物层154。在一些实施例中，第二蚀刻工艺为减小鳍130A和鳍130B的尺寸(例如，将鳍130A和鳍130B的宽度从第一宽度减小到第二宽度)和/或修改鳍130A和鳍130B轮廓的鳍修整工艺。例如，当鳍130A和鳍130B具有锥形轮廓(例如，锥形侧壁和沿着鳍130A和鳍130B的高度增加的宽度)时，鳍修整工艺可以减小侧壁锥形以为鳍130A和鳍130B提供具有基本垂直侧壁和/或沿着它们的高度具有基本均匀的宽度。
蚀刻工艺使隔离部件150凹进，直到实现上部鳍有源区域155U的目标高度。在图2D中，隔离部件150的高度(这里，沿z方向)与半导体台面105'的高度大约相同，并且具有高度H的上部鳍有源区域155U由半导体层堆叠件110形成。在一些实施例中，高度H为约30nm至约60nm。在一些实施例中，半导体层堆叠件110被蚀刻工艺部分地而不是完全地暴露，并且隔离部件150的高度大于半导体台面105'的高度。在这样的实施例中，隔离部件150位于最底部半导体层120之下。在一些实施例中，通过蚀刻工艺部分地暴露半导体台面105'，并且隔离部件150的高度小于半导体台面105'的高度。
在一些实施例中，氧化物层154比介电衬垫152被回蚀刻得更远，从而在隔离部件150中形成凹槽156。在所描绘的实施例中，凹槽156在上部鳍有源区域155U之下具有深度D1(这里，沿z方向)，深度D1是半导体台面105'的顶表面与氧化物层154的顶部弯曲表面之间的距离。在一些实施例中，深度D1为约3nm至约40nm。在一些实施例中，氧化物层154的顶部弯曲表面是凹陷面。
氧化物层154的过蚀刻暴露了介电衬垫152的部分，从而使得介电衬垫152具有未被氧化物层154覆盖的衬垫部分152A和被氧化物层154覆盖的衬垫部分152B。衬垫部分152A具有长度L1(这里，沿z方向)并形成凹槽156的侧壁。在一些实施例中，长度L1为约3nm至约20nm。在一些实施例中，在蚀刻工艺之前，介电衬垫152具有相对的表面(例如，与半导体台面105'和衬底105共享界面的外表面和与氧化物层154共享界面的内表面)，该相对的表面具有基本相同的轮廓，并且介电衬垫152具有基本均匀的厚度，例如厚度T1。蚀刻工艺可以修改介电衬垫152的暴露部分的内表面的轮廓，从而使得衬垫部分152A和衬垫部分152B在蚀刻工艺之后具有不同的物理特性。例如，蚀刻工艺可以使介电衬垫152的暴露部分的内表面变圆，从而为衬垫部分152A提供具有不同轮廓的相对表面(例如，弯曲的内表面和线性外表面)，而衬垫部分152B具有相对的表面，该相对的表面具有基本相同的轮廓(例如，线性内表面和线性外表面)。在一些实施例中，衬垫部分152A具有小于厚度T1的厚度(这里，沿x方向)，并且没有暴露于蚀刻工艺的衬垫部分152B具有厚度T1(这里，沿x方向)。在一些实施例中，衬垫部分152A的厚度沿长度L1从厚度T2增加到厚度T1。在一些实施例中，厚度T1为约1nm至约5nm。在一些实施例中，厚度T2为约1nm至约3nm。在一些实施例中，衬垫部分152A的厚度沿长度L1从约1nm增加到约5nm。在一些实施例中，取决于衬垫部分152A的轮廓，衬垫部分152A的厚度沿长度L1变化。
转向图2E，通过ALD、CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、SACVD、其他合适的沉积方法或它们的组合来在多栅极器件100上方沉积硅锗层160'。在一些实施例中，通过共形沉积工艺来形成硅锗层160'并且硅锗层160'与多栅极器件100的表面(硅锗层160'沉积在其上方)共形。在图2E中，硅锗层160'具有基本均匀的厚度(例如厚度T3)，并且硅锗层160'覆盖鳍130A和鳍130B的顶部、鳍130A和鳍130B的侧壁、凹槽156的侧壁以及凹槽156的底部。在一些实施例中，硅锗层160'包裹鳍130A和鳍130B，部分地填充凹槽156，并且部分地填充沟槽140的上部部分。在所描绘的实施例中，厚度T3小于凹槽156的深度D1。在一些实施例中，厚度T3为约5nm至约12nm。在一些实施例中，厚度T3大于或等于凹槽156的深度D1。在一些实施例中，厚度T3大于或等于沿着鳍130A和鳍130B的侧壁的牺牲硅锗层160(也称为硅锗保护层)的目标厚度。
转向图2F，通过蚀刻工艺去除硅锗层160'的部分，例如干蚀刻、湿蚀刻、其他合适的蚀刻工艺或它们的组合。硅锗层160'的剩余部分形成牺牲硅锗层160，牺牲硅锗层160覆盖鳍130A和鳍130B的侧壁(例如，半导体掩模层125的侧壁和半导体层堆叠件110的侧壁)。在所描绘的实施例中，因为隔离部件150的顶表面(具体地，隔离部件150的氧化物层154的顶表面)在半导体台面105'的顶表面之下，所以牺牲硅锗层160延伸超出上部鳍有源区域155U，在半导体台面105'的顶表面之下至隔离部件150的氧化物层154。在一些实施例中，牺牲硅锗层160覆盖介电衬垫152的衬垫部分152A。在一些实施例中，牺牲硅锗层160'物理接触介电衬垫152和氧化物层154。牺牲硅锗层160沿z方向纵向延伸并且具有厚度T4(这里，沿着x方向)。厚度T4大于衬垫部分152A的厚度。例如，厚度T4大于衬垫部分152A的厚度T2。在图2F中，在衬垫部分152A的底部部分具有厚度T1的情况下，厚度T4也大于厚度T1。在一些实施例中，厚度T4为约5nm至约20nm。厚度T4小于或等于厚度T3。例如，可以通过蚀刻工艺减小沿着鳍130A和鳍130B的侧壁的硅锗层160'的厚度，从而使得厚度T4小于厚度T3。
在半导体台面105'的顶表面之下的牺牲硅锗层160的部分被称为脚部160F。由于牺牲硅锗层160邻接鳍130A和鳍130B的侧壁，因此脚部160F将牺牲硅锗层160锚定到隔离部件150，并且相应地，将鳍130A和鳍130B锚定到隔离部件150。随着鳍的纵横比随着IC技术的缩放而增加，因此脚部160F增强牺牲硅锗层160的结构稳定性，并且具有脚部160F的牺牲硅锗层160可以在结构上支撑鳍130A和鳍130B，这在后续处理期间可以减少(并且在一些实施例中，消除)鳍130A和/或鳍130B弯曲和/或塌陷的情况。在图2F中，脚部160F覆盖介电衬垫152的衬垫部分152A，部分填充凹槽156，物理接触介电衬垫152，并且物理接触氧化物层154。脚部160F具有长度L2(这里，沿z方向)，长度L2大于衬垫部分152A的长度L1并且小于凹槽156的深度D1。在一些实施例中，长度L2为约3nm至约20nm。具有小于约3nm长度L2的脚部160F的牺牲硅锗层160可能无法充分地锚定至隔离部件150并且因此无法为鳍130A和/或鳍130B提供充分地的结构支撑，这可能导致鳍塌陷和/或鳍弯曲。脚部160F具有表面A和与表面A相对的表面B。表面A物理接触衬垫部分152A，表面B基本垂直地延伸(这里，沿z方向)，并且脚部160F的厚度T5在表面A和表面B之间。在一些实施例中，厚度T5基本等于厚度T4。在一些实施例中，厚度T5沿着脚部160F的长度L2从厚度T4减小到小于厚度T4的厚度。在一些实施例中，取决于沿着长度L1的衬垫部分152的厚度变化和表面B中的变化，厚度T5沿着脚部160F的长度变化。
脚部160F具有底部部分160F’，底部部分160F’横向延伸超过介电衬垫152的衬垫部分152A并且沿着氧化物层154的弯曲顶表面。底部部分160F'横向(例如，沿着x方向)延伸超过脚部160F的表面B。底部部分160F’具有表面C和与表面C相对的表面D。表面C物理接触氧化物层154，表面C从表面A延伸，并且表面D从表面B延伸。底部部分160F还具有从表面C延伸到表面D的表面E。表面E是底部部分160F的末端并且不物理接触介电衬垫152和/或氧化层154。在所描绘的实施例中，表面E为弯曲表面。厚度T6在表面C和表面D之间。厚度T6小于厚度T5。在一些实施例中，厚度T6为约0.5nm至约2nm。底部部分160F'各自具有相应的柱颈角θ和相应的立足角
Figure BDA0003753968960000171
柱颈角θ相对于与牺牲硅锗层160的纵向平行的轴(例如，z轴)，立足角
Figure BDA0003753968960000172
相对于垂直于牺牲硅锗层160的纵向的轴(例如，x轴)。蚀刻工艺可以被配置为确保柱颈角θ和立足角
Figure BDA0003753968960000173
在限定范围内，该限定范围可以优化用于在后续处理期间去除牺牲硅锗层160的蚀刻工艺，诸如如下文进一步描述的，当用外延源极/漏极部件和/或栅极堆叠件替换牺牲硅锗层160时的蚀刻工艺。在一些实施例中，柱颈角θ为约125°至约179°。在一些实施例中，立足角为约10°至约63°。小于约125°的柱颈角和/或小于约10°的立足角可能导致蚀刻不足。例如，实施去除牺牲硅锗层160的蚀刻工艺可能无法确保充分地去除底部部分160F’(与厚度T5相比底部部分160F’可能相对较厚)，从而使得硅锗残余物保留在衬垫部分152A和/或氧化物层154上。大于约179°的柱颈角和/或大于约63°的立足角可能导致过蚀刻。例如，实施去除牺牲硅锗层160并确保基本完全去除底部部分160F'(与厚度T5相比，底部部分160F'可能相对较薄)的蚀刻工艺可能会无意中去除周围部件(例如隔离部件150、介电鳍170和/或半导体层120)的部分。
在一些实施例中，蚀刻工艺为各向异性蚀刻工艺，各向异性蚀刻工艺通常是指在不同方向上具有不同蚀刻速率的蚀刻工艺，从而使得蚀刻工艺在特定方向上去除材料。例如，蚀刻具有大于水平蚀刻速率的垂直蚀刻速率(在一些实施例中，水平蚀刻速率等于零)。因此，最小化(至没有)去除在水平方向(这里，x方向和/或y方向)上的材料的情况下，各向异性蚀刻工艺去除在基本垂直方向(这里，z方向)上的材料。在这样的实施例中，各向异性蚀刻不去除或最小化去除覆盖鳍130A和鳍130B(例如，半导体掩模层125、半导体层120和半导体层115的侧壁)的侧壁的硅锗层160'的部分以及覆盖凹槽156(例如，介电衬垫152的衬垫部分152A)的侧壁的硅锗层160'的部分，但去除覆盖顶部鳍130A和鳍130B(例如，半导体掩模层125的顶表面)的硅锗层160'的部分和覆盖凹槽156的底部(例如氧化物层154的弯曲顶表面)的硅锗层160'的部分。
转向图2G至图2I，处理包括在隔离部件150上方形成介电鳍170。介电鳍170填充沟槽140上部部分的剩余部分并在半导体台面105'的顶表面之下延伸以填充隔离层150中的凹槽156的剩余部分。每个介电鳍170包括下部部分和上部部分，下部部分包括介电衬垫172和氧化物层174，上部部分包括介电衬垫172和高k介电层176。在下部部分中，介电衬垫172包裹氧化物层174，介电衬垫172位于氧化物层174和牺牲硅锗层160之间，并且介电衬垫172位于氧化物层174和氧化物层154之间。在上部部分中，介电衬垫172位于高k介电层176和牺牲硅锗层160之间。在一些实施例中，氧化物层174物理接触介电衬垫172和高k介电层176，并且介电衬垫172物理接触氧化物层154、牺牲硅锗层160、氧化物层174和高k介电层176。在一些实施例中，高k介电层176物理接触牺牲硅锗层160，例如在介电鳍170的制造期间至少部分去除覆盖牺牲硅锗层160的介电衬垫172的部分的实施例中。
介电衬垫172包括含硅介电材料，诸如包括与氧、碳和/或氮结合的硅的介电材料。例如，介电衬垫172包括氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氧化硅、碳氮氧化硅或它们的组合。在所描绘的实施例中，介电衬垫172是碳氮氧化硅(SiOCN)层，碳氮氧化硅(SiOCN)层可以增强半导体台面105'(及其上方的上部鳍有源区域155U)的隔离。氧化物层174包括含氧介电材料。在一些实施例中，氧化物层174类似于氧化物层154。例如，氧化物层174包括硅和氧(例如，氧化硅)。高k介电层176包括高k介电材料，高k介电材料通常是指相对于二氧化硅的介电常数(k≈3.9)具有高介电常数(k值)的介电材料。在一些实施例中，高k介电层176包括HfO2、HfSiOx(例如，HfSiO或HfSiO4)、HfSiON、HfLaO、HfTaO、HfTiO、HfZrO、HfAlOx、ZrO、ZrO2、ZrSiO2、AlO、AlSiO、Al2O3、TiO、TiO2、LaO、LaSiO、Ta2O3、Ta2O5、Y2O3、SrTiO3、BaZrO、BaTiO3、(Ba,Sr)TiO3、HfO2-Al2O3、其他合适的高k介电材料，或它们的组合。在一些实施例中，以及高k介电层176是金属氧化物层，诸如氧化铪(例如，HfOx)层、氧化铝(AlOx)层、氧化锆(ZrOx)层或它们的组合，其中x是高k介电层176的介电材料中的氧原子的数量。在所描绘的实施例中，高k介电层176是氧化铪层(例如，HfO2)。在一些实施例中，介电衬垫172和/或高k介电层176包括n型掺杂剂和/或p型掺杂剂。例如，介电衬垫172可以是硼掺杂的氮化物衬垫。
在一些实施例中，通以下步骤来在隔离部件150上方形成介电鳍170：在多栅极器件100上方沉积介电层，其中，介电层部分地填充沟槽140的上部部分(图2G)；在介电层上方沉积氧化物材料，其中，氧化物材料填充沟槽140的上部部分的剩余部分(图2G)；以及执行诸如CMP的平坦化工艺以从半导体掩模层125(图2G)的顶表面上方去除氧化物材料和/或介电层。在这样的实施例中，半导体掩模层125用作平坦化(例如，CMP)停止层，并且执行平坦化工艺直到到达并暴露半导体掩模层125。氧化物材料和介电层的剩余部分形成介电鳍170的介电衬垫172和氧化物层174，它们与牺牲硅锗层160结合以填充沟槽140的上部部分，而隔离部件150填充沟槽140的下部部分。通过ALD、CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、SACVD、其他合适的沉积方法或它们的组合来形成介电层。通过FCVD、HPCVD、HARP、CVD、其他合适的沉积方法或它们的组合来形成氧化物材料。在所描绘的实施例中，通过FCVD来沉积氧化物材料。
在一些实施例中，形成介电鳍170还包括使氧化物层174凹进(例如，回蚀刻)至深度D2，从而形成具有由介电衬垫172和/或牺牲硅锗层160形成的侧壁和由氧化层174形成的底部的凹槽178(图2H)；在多栅极器件100上方沉积高k介电材料，其中，高k介电材料填充凹槽178(图2I)；以及执行诸如CMP的平坦化工艺以去除设置在半导体掩模层125的顶表面上方的高k介电材料的部分(图2I)。在这样的实施例中，半导体掩模层125用作平坦化(例如，CMP)停止层，并且执行平坦化工艺直到到达并暴露半导体掩模层125。高k介电材料的剩余部分形成介电鳍170的高k介电层176。在一些实施例中，介电鳍170的顶表面(例如，高k介电层176的顶表面，以及在一些实施例中，介电衬垫172的顶表面)、半导体掩模层125的顶表面以及牺牲硅锗层160的顶表面可以是基本平坦的。在一些实施例中，蚀刻工艺通过相对于半导体材料选择性地去除氧化物层174来使氧化物层174凹进。例如，蚀刻工艺基本去除氧化物层174，但不去除或基本不去除半导体掩模层125和/或牺牲硅锗层160。在一些实施例中，选择用于蚀刻工艺的蚀刻剂，使以比半导体材料更高的速率蚀刻氧化物材料(即，蚀刻剂相对于氧化物层174具有高蚀刻选择性)。通过ALD、CVD、PVD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、SACVD、其他合适的沉积方法或它们的组合来形成高k介电材料。
在一些实施例中，蚀刻工艺还相对于介电衬垫172选择性地去除氧化物层174，从而使得蚀刻工艺不去除或基本不去除介电衬垫172。在一些实施例中，诸如所描绘的，蚀刻工艺略微蚀刻介电衬垫172，并且形成凹槽178侧壁的介电衬垫172的部分具有变化的厚度，诸如锥形的厚度。在图2H中，在回蚀刻之后保留介电衬垫172并且介电衬垫172将高k介电层176与牺牲硅锗层160分隔开。在一些实施例中，回蚀刻暴露牺牲硅锗层160(即，通过蚀刻工艺完全去除介电衬垫172的侧壁部分)，从而使得牺牲硅锗层160形成凹槽178的部分和/或全部侧壁并且高k介电层176物理接触牺牲硅锗层160。在一些实施例中，选择用于蚀刻工艺的蚀刻剂，使以比半导体材料(即半导体掩模层125和/或牺牲硅锗层160)和碳氮化物(即，介电衬垫172)材料更高的速率来蚀刻氧化物材料(即氧化物层174)(即，蚀刻剂相对于氧化物材料具有高蚀刻选择性)。在这样的实施例中，蚀刻剂可以以比半导体材料更高的速率蚀刻碳氮化物材料。
转向图2J和图3A，执行蚀刻工艺以从鳍130A和鳍130B去除半导体掩模层125，从而形成暴露鳍130A和鳍130B的半导体层堆叠件110的开口179。蚀刻工艺进一步去除沿半导体掩模层125的侧壁设置的牺牲硅锗层160的部分。在图2J中，开口179具有由高k介电层176形成的侧壁和由半导体层堆叠件110和牺牲硅锗层160形成的底部。蚀刻工艺是干蚀刻、湿蚀刻、其他合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺相对于介电鳍170，以及特别是相对于高k介电层176选择性地去除半导体掩模层125。换言之，蚀刻工艺基本去除了半导体掩模层125和牺牲硅锗层160，但没有去除或基本没有去除高k介电层176。例如，选择用于蚀刻工艺的蚀刻剂使以比高k介电材料(例如，高k介电层176)更高的速率蚀刻硅锗(例如，半导体掩模层125和牺牲硅锗层160)(即，蚀刻剂相对于硅锗具有高蚀刻选择性)。在一些实施例中，进一步选择蚀刻剂以比硅(例如，半导体层120)更高的速率蚀刻硅锗(例如，半导体掩模层125和牺牲硅锗层160)。在这样的实施例中，最顶部硅层120可以作为蚀刻停止层。在一些实施例中，诸如所描绘的，蚀刻工艺进一步部分或完全地去除沿高k介电层176的侧壁设置的介电衬垫172的部分(即，位于牺牲硅锗层160和高k介电层176之间的介电衬垫172的部分)。
转向图2J至图2L、图3A至图3C和图4A，在鳍130A、鳍130B和介电鳍170的部分上方形成伪栅极堆叠件180。每个伪栅极堆叠件180包括伪栅极电介质182、伪栅电极184和硬掩模186。伪栅极堆叠件180在与鳍130A和鳍130B的纵向不同(例如，正交)的方向上纵向地延伸。例如，伪栅极堆叠件180沿x方向基本相互平行地延伸，具有在x方向上的长度、在y方向上的宽度和在z方向上的高度。伪栅极堆叠件180设置在多栅极器件100的沟道区域(C)上方并且设置在多栅极器件100的源极/漏极区域(S/D)之间。在多栅极器件100的沟道区域中的X-Z平面中(图4A)，伪栅极堆叠件180设置在鳍130A和鳍130B的顶表面(特别是半导体层堆叠件110的顶表面)上并且包裹介电鳍170的高k介电层176。例如，在沟道区域中，伪栅极堆叠件180设置在介电鳍170的高k介电层176的顶部和侧壁上。应注意，因为牺牲硅锗层160是沿着鳍130A和鳍130B的侧壁形成的，并且介电鳍170是在形成伪栅极堆叠件180之前形成的，所以伪栅极堆叠件180不包裹和/或覆盖有源区域155U的侧壁。在Y-Z平面(图3C)中，伪栅极堆叠件180设置在鳍130A和鳍130B的对应沟道区域的顶表面上方，从而使得伪栅极堆叠件180插入在鳍130A和鳍130B的对应源极/漏极区域之间。在多栅极器件100的源极/漏极区域中的X-Z平面中(图2L)，伪栅极堆叠件180的伪栅极电介质182设置在鳍130A和鳍130B的顶表面上并且包裹介电鳍170的高k介电层176。
伪栅极电介质182包括介电材料，诸如氧化硅。伪栅电极184包括合适的伪栅极材料，诸如多晶硅。硬掩模186包括合适的硬掩模材料，诸如氮化硅。在一些实施例中，伪栅极堆叠件180包括许多其他层，例如，覆盖层、界面层、扩散层、阻挡层或它们的组合。通过沉积工艺、光刻工艺、蚀刻工艺、其他合适的工艺或它们的组合来形成伪栅极堆叠件180。例如，第一沉积工艺在多栅极器件100上方形成伪栅极介电层182'(图2J和图3A)，第二沉积工艺在伪栅极介电层182'上方形成伪栅电极层184'(图2K和图3B)，并且第三沉积工艺在伪栅电极层184'上方形成硬掩模层186'(图2K和图3B)。在图2J和图2K中，伪栅极介电层182'和伪栅电极层184'结合以填充凹槽179，并且伪栅极介电层182'和伪栅电极层184'包裹介电鳍170的高k介电层176。伪栅极介电层182'和伪栅电极层184'还覆盖凹槽179的底部并与凹槽179的底部物理接触，凹槽179的底部由鳍130A和鳍130B的顶部以及沿鳍130A和鳍130B的侧壁设置的牺牲硅锗层160的顶部形成。在所描绘的实施例中，在半导体掩模层125的蚀刻期间，去除了沿高k介电层176的侧壁设置的介电衬垫172。因此，伪栅极介电层182'物理接触高k介电层176的顶部和高k介电层176的侧壁。第一沉积工艺、第二沉积工艺和第三沉积工艺包括CVD、PVD、ALD、RPCVD、PECVD、HDPCVD、FCVD、HARP、LPCVD、ALCVD、APCVD、SACVD、MOCVD、镀、其他合适的方法或它们的组合。
在图2L、图3C和图4A中，执行光刻图案化工艺和蚀刻工艺，诸如本文所描述那些，以图案化硬掩模层186'、伪栅电极层184'和伪栅极介电层182'。例如，从多栅极器件100的源极/漏极区域去除硬掩模层186'和伪栅电极层184'，从而在鳍130A和鳍130B的沟道区域中形成具有伪栅极电介质182、伪栅电极184和硬掩模186的伪栅极堆叠件180，诸如如图3C和图4A所示。在一些实施例中，没有通过光刻图案化工艺和蚀刻工艺从多栅极器件100的源极/漏极区域去除伪栅极介电层182'。在这样的实施例中，伪栅极电介质182跨越沟道区域和源极/漏极区域，诸如如图2L、图3C和图4A所示。在一些实施例中，通过光刻图案化工艺和蚀刻工艺从多栅极器件100的源极/漏极区域去除伪栅极介电层182'。
在图2L、图3C和图4A中，形成与伪栅极堆叠件180相邻(即，沿着伪栅极堆叠件180的侧壁)的栅极间隔件188，从而形成栅极结构200，并且形成与介电鳍170的高k介电层176相邻(即，沿着介电鳍170的高k介电层176的侧壁)的鳍间隔件189。在所描绘的实施例中，鳍间隔件189部分地填充凹槽179，并且伪栅极电介质182位于鳍间隔件189和高k介电层176之间。通过任何合适的工艺来形成栅极间隔件188和鳍间隔件189，并且栅极间隔件188和鳍间隔件189包括介电材料，该介电材料可以包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅、碳氮氧化硅或它们的组合)。例如，在多栅极器件100上方沉积包括硅和氮的介电层(诸如氮化硅层)并且蚀刻该包括硅和氮的介电层以形成栅极间隔件188和鳍间隔件189。在一些实施例中，栅极间隔件188和/或鳍间隔件189包括多层结构，诸如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施例中，形成与伪栅极堆叠件180相邻的多于一个间隔件组(诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件、主间隔件或它们的组合)。在这样的实施例中，各个间隔件组可以包括不同的材料，例如，具有不同的蚀刻速率。例如，可以沉积并蚀刻氧化硅层以形成与伪栅极堆叠件180的侧壁相邻的栅极间隔件188的第一间隔件组，并且可以沉积并蚀刻氮化硅层以形成与第一间隔件组相邻的栅极间隔件188的第二间隔件组。
转向图2M和图3D，处理包括在多栅极器件100的源极/漏极区域中形成源极/漏极凹槽210。在所描绘的实施例中，蚀刻工艺完全去除半导体层堆叠件110并且去除多栅极器件100的源极/漏极区域中的一些但不是全部的半导体台面105'。在X-Z平面(图2M)中，每个源极/漏极凹槽210具有由半导体台面105'形成的底部和由鳍间隔件189、牺牲硅锗层160和隔离部件150的介电衬垫152形成的侧壁。在Y-Z平面(图3D)中，每个源极/漏极凹槽210具有由半导体台面105'形成的底部和由多栅极器件100的沟道区域中的半导体层堆叠件110(例如，半导体层115和半导体层120)的剩余部分形成的侧壁。在这样的实施例中，源极/漏极凹槽210所具有的底部在介电鳍170的最底表面之下并且在隔离部件150的最底表面之上(即，隔离部件150比源极/漏极凹槽210更深地延伸到半导体台面105'中)。源极/漏极凹槽210的底部也在隔离部件150的顶表面之下。在一些实施例中，蚀刻工艺去除了一些但不是全部的半导体层堆叠件110，从而使得源极/漏极凹槽210具有由对应的半导体层115或半导体层120形成的底部。在一些实施例中，蚀刻工艺去除了半导体层堆叠件110并暴露半导体台面105'(即，源极/漏极凹槽210不延伸到半导体台面105'中)。蚀刻工艺可以包括干蚀刻、湿蚀刻、其他合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是多步蚀刻工艺。例如，蚀刻工艺可以交替蚀刻剂以单独地和交替地去除半导体层115、半导体层120、伪栅极电介质182或它们的组合。在一些实施例中，在使栅极结构200(即，硬掩模186和栅极间隔件188)和/或介电鳍170(即，高k介电层176)的蚀刻最小化(至没有被蚀刻)的情况下，将蚀刻工艺的参数配置为选择性地蚀刻半导体层堆叠件110。在一些实施例中，执行光刻工艺，诸如本文所描述的那些，以形成覆盖栅极结构200和/或介电鳍170的图案化的掩模层，并且蚀刻工艺使用图案化的掩模层作为蚀刻掩模。
转向图2N和图3E，通过去除多栅极器件100的源极/漏极区域中的牺牲硅锗层160来形成源极/漏极凹槽210的源极/漏极凹槽延伸部212(图2N)，并且在栅极结构200下方形成内部间隔件215(例如，在栅极间隔件188下方)(图3E)。源极/漏极凹槽延伸部212沿x方向增加源极/漏极凹槽210的宽度并暴露隔离部件150和介电鳍170。在这样的实施例中，源极/漏极凹槽210的上部部分的宽度大于源极/漏极凹槽210的下部部分的宽度。在一些实施例中，源极/漏极凹槽210的上部部分的宽度大于凹槽179的宽度。源极/漏极凹槽延伸部212暴露介电衬垫152、氧化层154和介电衬垫172。源极/漏极凹槽延伸部212还暴露了伪栅极电介质182和/或鳍间隔件189。内部间隔件215将半导体层120彼此分隔开并且将最底部半导体层120与半导体台面105'分隔开，并且内部间隔件215邻接位于伪栅极堆叠件180下方的半导体层115的侧壁。
在一些实施例中，形成源极/漏极凹槽延伸部212和内部间隔件215包括第一蚀刻工艺、沉积工艺和第二蚀刻工艺。在最小化(至没有蚀刻)半导体层120、半导体台面105'、隔离部件150、介电鳍170、鳍间隔件189、栅极结构200或它们的组合的的情况下，第一蚀刻工艺选择性地蚀刻由源极/漏极凹槽210暴露的半导体层115和硅锗牺牲层160。因此，第一蚀刻工艺在半导体层120之间形成间隙，在半导体台面105'和半导体层120之间形成间隙，并且形成源极/漏极凹槽延伸部212(即，横向延伸源极/漏极凹槽210)。间隙位于栅极间隔件188下方，从而使得半导体层120的部分悬置在栅极间隔件188下方并通过间隙彼此分隔开。在一些实施例中，间隙至少部分地在伪栅极堆叠件180下方延伸。将第一蚀刻工艺配置为横向蚀刻(例如，沿x方向和y方向)半导体层115和牺牲硅锗层160，从而沿y方向减小半导体层115的长度并沿x方向增加源极/漏极凹槽210的的宽度。第一蚀刻工艺是干蚀刻、湿蚀刻、其他合适的蚀刻工艺或它们的组合。在一些实施例中，第一蚀刻工艺是水平蚀刻速率大于垂直蚀刻速率(在一些实施例中，垂直蚀刻速率等于零)的各向异性蚀刻工艺，从而使得在最小化(至没有)去除在垂直方向(这里为z方向)上的材料的情况下，该各向异性蚀刻工艺去除了在基本水平方向(这里为x方向和y方向)上的材料。
沉积工艺在栅极结构200上方和在形成源极/漏极凹槽210的部件(例如，半导体台面105'、半导体层115、半导体层120、隔离部件150、介电鳍170、鳍间隔件189，或它们的组合)上方形成间隔件层。沉积工艺可以包括CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、镀、其他合适的方法或它们的组合。间隔件层部分地(并且在一些实施例中，完全地)填充源极/漏极凹槽210，并且将沉积工艺配置为确保间隔件层填充半导体层120之间的间隙。间隔件层(以及因此内部间隔件215)包括与半导体层120的材料、与半导体台面105'的材料、与隔离部件150的材料、与介电鳍170的材料、与鳍间隔件189的材料、与栅极间隙件188的材料、与硬掩模186的材料或与它们的组合不同的材料，以在第二蚀刻工艺期间实现期望的蚀刻选择性。在一些实施例中，间隔件层包括介电材料，该介电材料包括硅、氧、碳、氮、其他合适的材料或它们的组合(例如，氧化硅、氮化硅、氧氮化硅、碳化硅、碳氮氧化硅或它们的组合)。在一些实施例中，间隔件层包括低k介电材料，诸如本文所描述的那些。在一些实施例中，介电材料包括掺杂剂(例如，p型掺杂剂和/或n型掺杂剂)并且间隔件层是掺杂的介电层。
然后，在最小化(至没有)蚀刻半导体层120、半导体台面105'、介电衬垫152、氧化物层154、介电衬垫172、鳍间隔件189、栅极结构200或它们组合的情况下，第二蚀刻工艺选择性地蚀刻间隔件层以形成填充间隙的内部间隔件215。第二蚀刻工艺是干蚀刻、湿蚀刻、其他合适的蚀刻工艺或它们的组合。
转向图2O和图3E，外延源极/漏极部件220形成在源极/漏极凹槽210中并填充源极/漏极凹槽210，包括源极/漏极凹槽延伸部212。例如，从由源极/漏极凹槽210暴露的半导体台面105'和半导体层120外延生长半导体材料。在X-Z平面(图2O)中，外延源极/漏极部件220物理接触半导体台面105'、隔离部件150和介电鳍170。因为源极/漏极凹槽210延伸到半导体台面105'中的深度，所以外延源极/漏极部件220在介电鳍170的底部之下延伸。例如，外延源极/漏极部件220的最底表面低于介电鳍170的最底表面，并且在所示实施例中，低于隔离部件150的顶表面。此外，填充源极/漏极凹槽延伸部212的外延源极/漏极部件220的部分在隔离部件150的顶部上方横向(这里，沿x方向)延伸到介电鳍170并且从鳍间隔件189垂直地(这里，沿y方向)延伸到隔离部件150。在所描绘的实施例中，填充源极/漏极凹槽延伸部212的外延源极/漏极部件220的部分物理接触隔离部件150的介电衬垫152、隔离部件150的氧化物层154、介电鳍170的介电衬垫172和伪栅极电介质182(设置在鳍间隔件189和外延源极/漏极部件220之间)。在Y-Z平面(图3E)中，外延源极/漏极部件220物理接触半导体台面105'、半导体层120和内部间隔件215。在一些实施例中，诸如所描绘的(图2O)，外延源极/漏极部件220完全填充源极/漏极凹槽210并且延伸进入凹槽179并部分地填充凹槽179。在这样的实施例中，外延源极/漏极部件220的顶表面低于介电鳍170的最顶表面。例如，外延源极/漏极部件220的顶表面低于介电鳍170的高k介电层176的顶表面。在一些实施例中，延伸到凹槽179中的外延源极/漏极部件220物理接触鳍间隔件189。在一些实施例中，外延源极/漏极部件220的顶表面与介电鳍170的最顶表面位于基本相同的高度处或高于介电鳍170的最顶表面。在一些实施例中，外延源极/漏极部件220在最顶部半导体层120之上并且在相邻的栅极结构200之间延伸(图3E)。在这样的实施例中，外延源极/漏极部件220可以物理接触栅极间隔件188。在一些实施例中，诸如所描绘的，介电鳍170的介电层174的顶表面(或者，换句话说，高于高k介电层176和介电层174之间的界面)低于外延源极/漏极部件220的顶表面和半导体层堆叠件110的最顶部半导体层120的顶表面。
外延工艺可以使用CVD沉积技术(例如，RPCVD、LPCVD、VPE、UHV-CVD或它们的组合)、MBE、其他合适的外延生长工艺或它们的组合。外延工艺可以使用气体前体和/或液体前体，气体前体和/或液体前体与半导体台面105'和/或半导体层120的成分相互作用。外延源极/漏极部件220被掺杂有n型掺杂剂和/或p型掺杂剂。在一些实施例中(例如，对于n型晶体管)，外延源极/漏极部件220包括硅，其可以被掺杂有碳、磷、砷、其他n型掺杂剂或它们的组合(例如，Si:C外延源极/漏极部件、Si:P外延源极/漏极部件或Si:C:P外延源极/漏极部件)。在一些实施例中(例如，对于p型晶体管)，外延源极/漏极部件220包括硅锗或锗，其可以被掺杂有硼、其他p型掺杂剂或它们的组合(例如，Si:Ge:B外延源极/漏极部件)。在一些实施例中，外延源极/漏极部件220包括多于一个外延半导体层，其中，外延半导体层可以包括相同或不同的材料和/或相同或不同的掺杂剂浓度。作为实例，外延源极/漏极部件220可以包括第一外延层、第二外延层和第三外延层，其中，第一外延层位于半导体台面105'和第二外延层之间，第二外延层位于第一外延层与第三外延层之间，并且第三外延层是覆盖层。在一些实施例中，外延源极/漏极部件220包括在n型晶体管和/或p型晶体管的对应沟道区域中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施例中，在沉积期间通过将掺杂物添加到外延工艺的源材料中(即，原位)来掺杂外延源极/漏极部件220。在一些实施例中，通过在沉积工艺之后的离子注入工艺来掺杂外延源极/漏极部件220。在一些实施例中，执行退火工艺(例如，快速热退火和/或激光退火)以激活外延源极/漏极部件220和/或其他源极/漏极区域(例如，重掺杂的源极/漏极(HDD)区域和/或轻掺杂的源极/漏极(LDD)区域)中的掺杂剂。在一些实施例中，外延源极/漏极部件220在单独的处理次序中形成，例如，通过在形成用于n型晶体管的外延源极/漏极部件时掩蔽p型晶体管区域，并且在形成用于p型晶体管的外延源极/漏极部件时掩蔽n型晶体管区域。
转到图2P、图3F和图4B，在多栅极器件100上方形成介电层225。介电层225设置在外延源极/漏极部件220上方。在X-Z平面(图2P)中，介电层225填充凹槽179的剩余部分并且在相邻的介电鳍170的高k介电层176之间延伸。在Y-Z平面(图3F)中，介电层225填充相邻的栅极结构200之间的间隔并且在相邻的栅极结构200的栅极间隔件188之间延伸。在一些实施例中，形成介电层225包括在多栅极器件100上方沉积接触蚀刻停止层(CESL)，在CESL上方沉积层间介电(ILD)层，以及执行CMP和/或其他平坦化工艺直到到达(暴露)伪栅极堆叠件180的顶部(或顶表面)。在所描绘的实施例中，平坦化工艺去除伪栅极堆叠件180的硬掩模186以暴露下面的伪栅电极184，诸如多晶硅栅电极。通过CVD、PVD、ALD、HDPCVD、HARP、FCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、其他合适的方法或它们的组合来形成CESL和ILD层。在一些实施例中，通过FCVD、HARP、HDPCVD或它们的组合来形成ILD层。ILD层包括介电材料，该介电材料包括例如氧化硅、碳掺杂的氧化硅、氮化硅、氮氧化硅、TEOS形成的氧化物、PSG、BSG、BPSG、FSG、Black 
Figure BDA0003753968960000281
(加利福尼亚州，圣克拉拉的应用材料)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、基于BCB的介电材料、SiLK(陶氏化学，密歇根州·米德兰)、聚酰亚胺、其他合适的介电材料或它们的组合。在一些实施例中，ILD层包括介电常数小于二氧化硅的介电常数的介电材料。在一些实施例中，ILD层包括介电常数小于约2.5的介电材料(即，极低k(ELK)介电材料)，诸如SiO2(例如，多孔氧化硅)、碳化硅、碳掺杂的氧化物(例如，基于SiCOH的材料(具有例如Si-CH3键))或它们的组合，它们中的每个都被调整/配置为表现出小于约2.5的介电常数。CESL包括不同于ILD层的材料，诸如不同于ILD层的介电材料的介电材料。例如，在ILD层包括低k介电材料诸如多孔氧化硅的情况下，CESL可以包括硅和氮，诸如氮化硅、碳氮化硅或碳氮氧化硅。CESL和/或ILD层可以包括具有多种介电材料的多层结构。
转到图2Q、图2R、图3G、图3H、图4C和图4D，执行栅极替换工艺以用栅极堆叠件230替换伪栅极堆叠件180，每个栅极堆叠件230包括栅极电介质232和栅电极234。例如，在图2Q、图3G和图4C中，去除伪栅极堆叠件180以形成暴露鳍130A和鳍130B的沟道区域的栅极开口240。在Y-Z平面(图3G)中，栅极开口240位于栅极间隔件188之间，并且在X-Z平面(图4C)中，栅极开口240位于介电鳍170(例如，高k介电层176和/或介电衬垫172)之间。在一些实施例中，蚀刻工艺相对于介电层225、鳍间隔件189、栅极间隔件188、高k介电层176、介电衬垫172、牺牲硅锗层160、半导体层120或它们的组合选择性地去除伪栅极堆叠件180。换言之，蚀刻工艺基本去除了伪栅极堆叠件180，但没有去除或基本没有去除介电层225、鳍间隔件189、栅极间隔件188、高k介电层176、介电衬垫172、牺牲硅锗层160、半导体层120或它们的组合。蚀刻工艺是干蚀刻、湿蚀刻、其他合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺使用图案化的掩模层作为蚀刻掩模，其中，图案化的掩模层覆盖多栅极器件100的源极/漏极区域(例如，介电层225、鳍间隔件189、栅极间隔件188、介电鳍170、或它们的组合)，但图案化的掩模层具有位于其中的暴露多栅极器件100的沟道区域(例如，伪栅极堆叠件180)的开口。
在栅极开口240中形成栅极堆叠件230之前，执行沟道释放工艺以形成悬置沟道层。例如，在图2Q、图3G和图4C中，由栅极开口240暴露的半导体层115和牺牲硅锗层160被选择性地去除以分别形成气隙242和气隙244，从而悬置位于多栅极器件100的沟道区域中的半导体层120。间隙242位于半导体层120之间并且位于半导体层120和半导体台面105'之间。间隙244位于半导体层120和介电鳍170之间以及位于间隙242和介电鳍170之间。在图4C中，如上所述，因为牺牲硅锗层160在半导体台面105'的顶表面之下延伸，所以沿x方向在介电鳍170(例如，介电衬垫172)和隔离部件150(例如，介电衬垫152)之间以及沿z方向在隔离部件150(例如，氧化物层154)和间隙244之间形成气隙246。在所描绘的实施例中，每个沟道区域具有三个悬置的半导体层120，该三个悬置的半导体层120在下文中被称为沟道层120'。沟道层120'沿z方向垂直堆叠并且分别提供三个沟道，在多栅极器件100的晶体管操作期间，电流可以通过该三个沟道在对应的外延源极/漏极部件220之间流动。
在一些实施例中，在最小化(至没有)蚀刻半导体台面105'、半导体层120、介电鳍170(特别是高k介电层176和/或介电衬垫172)、栅极间隔件188、鳍间隔件189、内部间隔件215、介电层225或它们组合的情况下，蚀刻工艺选择性地去除半导体层115和牺牲硅锗层160。在一些实施例中，选择用于蚀刻工艺的蚀刻剂，使比硅(即，半导体层120和半导体台面105')和介电材料(即，高k介电层176、介电衬垫172、栅极间隔件188、鳍间隔件189、内部间隔件215、介电层225或它们的组合)更高的速率蚀刻硅锗(即，半导体层115和牺牲硅锗层160)(即，蚀刻剂相对于硅锗具有高蚀刻选择性)。蚀刻工艺是干蚀刻、湿蚀刻、其他合适的蚀刻工艺或它们的组合。在一些实施例中，在执行蚀刻工艺之前，氧化工艺将半导体层115和牺牲硅锗层160转变为硅锗氧化物部件，并且然后蚀刻工艺去除硅锗氧化物部件。在一些实施例中，在去除半导体层115和/或牺牲硅锗层160期间和/或之后，执行蚀刻工艺以修改半导体层120的轮廓以实现用于沟道层120'的目标尺寸和/或目标形状。例如，沟道层120'可以具有圆柱形轮廓(例如，纳米线)、矩形轮廓(例如，纳米棒)、片形轮廓(例如，纳米片(例如，在X-Y平面中的尺寸大于在X-Z平面和在Y-Z平面中的尺寸以形成片状结构))或任何其他合适形状的轮廓。在一些实施例中，沟道层120'具有纳米大小的尺寸并且可以单独地或统称为“纳米结构”。在一些实施例中，沟道层120'具有亚纳米尺寸和/或其他合适的尺寸。
在图2R、图3H和图4D中，处理包括形成填充栅极开口240、间隙242、间隙244和间隙246的栅极堆叠件230(也称为高k/金属栅极)。栅极堆叠件230和栅极间隔件188统称为栅极结构248。在多栅极器件100包括至少一个GAA晶体管的情况下，诸如本实施例，栅极堆叠件230围绕沟道层120'。栅极堆叠件230设置在沟道层120'之间并且位于沟道层120'和半导体台面105'之间。在Y-Z平面(图3H)中，栅极堆叠件230设置在对应的栅极间隔件188之间和对应的内部间隔件215之间。在X-Z平面(图4D)中，栅极堆叠件230设置在沟道层120'和介电衬垫172和/或介电鳍170的高k介电层176之间。
在图4D中，填充间隙246的栅极堆叠件230的部分形成栅极脚部230F。栅极脚部230F在半导体台面105'的顶表面之下、在隔离部件150的介电衬垫152和介电鳍170的介电衬垫172之间、物理接触介电衬垫152、物理接触介电衬垫172、以及物理接触氧化物层154。在半导体台面105'的顶表面之下延伸的伸长的牺牲硅锗层160对栅极堆叠件230进行“去脚部”(de-foot)。去脚部的栅极堆叠件230最小化和/或防止栅极堆叠件230突出到多栅极器件100的源极/漏极区域中，这可以降低金属从栅极堆叠件230扩散到源极/漏极区域中和/或改善多栅器件100的操作。例如，与GAA制造技术中栅极堆叠件的侧壁轮廓由在形成隔离部件之后并且在形成介电鳍之前形成在半导体鳍的沟道区域周围的伪栅极堆叠件来提供的GAA制造技术相反，栅极堆叠件230的侧壁轮廓由伪栅极堆叠件200和牺牲硅锗层160提供。特别地，从最顶部沟道层120'的顶表面至半导体台面105'的顶表面的栅极堆叠件230的侧壁轮廓以及由此栅极堆叠件230的宽度(这里，沿x方向)由牺牲硅锗层160提供，而不是由伪栅极堆叠件提供。通过在半导体台面105'的顶表面之下延伸牺牲硅锗层160，任何栅极加宽、栅极底脚(例如，栅极脚部230F)和/或栅极侧壁变化被推到提供半导体台面105'的顶表面之下，这为栅极堆叠件230提供了从最顶部沟道层120'的顶表面到半导体台面105'的顶表面(即，有源区域)的基本均匀的宽度，而不是具有位于半导体台面105'的顶表面之上可以突出到源极/漏极区域中的较宽的底部部分。
栅极脚部230F具有厚度T7(这里，沿x方向)和长度L3(这里，沿z方向)。在一些实施例中，厚度T7约等于脚部160F的厚度T5。在所描绘的实施例中，去除牺牲硅锗层160的蚀刻工艺还去除了介电衬垫172，但是以比牺牲硅锗层160显著低的蚀刻速率，从而提供具有沿x方向的宽度分别大于厚度T4和厚度T5的间隙244和/或间隙246。在这样的实施例中，厚度T7大于厚度T5。在一些实施例中，厚度T7为约5nm至约20nm。在一些实施例中，去除介电衬垫272还可以使暴露比由脚部160F覆盖的氧化层154的更大部分，从而使间隙246比牺牲硅锗层160在半导体台面105'的顶表面之下延伸地更远。在这样的实施例中，栅极堆叠件230比牺牲硅锗层160在半导体台面105'的顶表面之下延伸地更远，并且长度L3大于长度L2。在一些实施例中，长度L3为约3.5nm至约22.6nm。在一些实施例中，去除牺牲硅锗层160的蚀刻工艺还去除了介电衬垫152和/或氧化物层154，但是以比牺牲硅锗层160显著低的蚀刻速率，这也可以增加了间隙244的宽度和/或间隙246的宽度，并且因此也增加了相对于厚度T5的厚度T7和/或相对于长度L2的长度L3。通过栅极脚部230F，栅极堆叠件230包裹半导体台面105'的顶部部分并且与半导体台面105'的顶表面物理接触。在所描绘的实施例中，介电衬垫152位于栅极堆叠件230和半导体台面105'的顶部部分的侧壁之间。在一些实施例中，去除牺牲硅锗层160的蚀刻工艺可以从半导体台面105'的顶部部分的侧壁完全去除衬垫部分152A。在这样的实施例中，栅极堆叠件230物理接触半导体台面105'的顶部部分的侧壁，其中衬垫部分152A被蚀刻工艺完全去除。
栅极脚部230F还可以具有类似于脚部160F的底部部分160F'的底部部分230F'。例如，底部部分230F'是栅极脚部230F的沿氧化物层154的顶表面延伸超过衬垫部分152的部分。底部部分230F'位于隔离部件150的氧化层154和介电鳍170的介电衬垫172之间。底部部分230F'具有分别类似于底部部分160F'的厚度T6、柱颈角θ和立足角
Figure BDA0003753968960000321
的厚度、柱颈角和立足角。在一些实施例中，由于当去除牺牲硅锗层160时，去除了介电衬垫172、介电衬垫152和/或氧化物层154，底部部分230F'的厚度、柱颈角和立足角分别大于底部部分160F'的厚度T6、柱颈角θ和立足角
Figure BDA0003753968960000331
将栅极堆叠件230配置为根据多栅极器件100的设计要求实现期望的功能，并且栅极堆叠件230可以包括相同或不同的层和/或材料。如所指出的，栅极堆叠件230包括对应的栅极电介质232和对应的栅电极234，每个栅极电介质232可以包括栅极介电层，每个栅电极234可以包括功函数层和体(或填充)导电层。栅极堆叠件230可以包括许多其他层，例如，覆盖层、界面层、扩散层、阻挡层、硬掩模层或它们的组合。在一些实施例中，栅极电介质232包括设置在界面层(包括介电材料，诸如氧化硅)上方的栅极介电层，并且栅电极234设置在栅极电介质232上方。栅极介电层包括介电材料，诸如氧化硅、高k介电材料、其他合适的介电材料或它们的组合。高k介电材料的实例包括二氧化铪(HfO2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料，或它们的组合。在一些实施例中，栅极介电层是高k介电层。栅电极234包括导电材料，诸如多晶硅、Al、Cu、Ti、Ta、W、Mo、Co、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其他导电材料、或它们的组合。在一些实施例中，功函数层是被调整成具有期望功函数(诸如n型功函数或p型功函数)的导电层，并且导电体层是形成在功函数层上方的导电层。在一些实施例中，功函数层包括n型功函数材料，诸如Ti、Ag、Mn、Zr、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、其他合适的n型功函数材料或它们的组合。在一些实施例中，功函数层包括p型功函数材料，诸如Ru、Mo、Al、TiN、TaN、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN，其他合适的p型功函数材料，或它们的组合。体导电层包括合适的导电材料，诸如Al、W、Cu、Ti、Ta、多晶硅、金属合金、其他合适的材料或它们的组合。在一些实施例中，形成栅极堆叠件230包括在多栅极器件100上方沉积部分地填充栅极开口(例如，栅极开口240、间隙242、间隙244和间隙246)的栅极介电层，在栅极介电层上方沉积填充栅极开口的剩余部分的栅电极层，以及对栅电极层和/或栅极介电层执行平坦化工艺，诸如CMP。沉积工艺可以包括CVD、PVD、ALD、RPCVD、PECVD、HDPCVD、FCVD、HARP、LPCVD、ALCVD、APCVD、SACVD、MOCVD、镀、其他合适的方法或它们的组合。
转向图2S和图3I，处理可以包括形成器件级接触件，诸如金属至多晶硅(MP)接触件，通常指的是至栅极堆叠件230的接触件，以及金属至器件(MD)接触件，通常指的是至多栅极器件100的电有源区域的接触件，例如外延源极/漏极部件220。器件级接触件将IC器件部件电连接和物理连接至多层互连(MLI)部件的金属化层，以下将进一步描述。在一些实施例中，在多栅极器件100上方形成类似于介电层225的介电层250，并且在介电层250和介电层225中形成源极/漏极接触件255。在一些实施例中，源极/漏极接触件255通过以下步骤形成：通过执行诸如本文所描述的光刻和蚀刻工艺，以形成延伸穿过介电层250和介电层225并暴露外延源极/漏极部件220的接触开口；执行第一沉积工艺以在介电层250和介电层225上方形成部分填充接触开口的的接触阻挡材料；以及执行第二沉积工艺以在接触阻挡材料上方形成接触件体材料，其中接触件体材料填充接触开口的剩余部分。在这样的实施例中，接触件阻挡材料和接触件体材料设置在接触开口中和介电层250的顶表面上方。第一沉积工艺和第二沉积工艺可以是CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、PEALD、电镀、化学镀、其他合适的沉积方法或它们的组合。在一些实施例中，在形成接触件阻挡材料之前，在外延源极/漏极部件220上方形成硅化物层(例如，通过在外延源极/漏极部件220上方沉积金属层并加热多栅极器件100以使外延源极/漏极部件220的成分与金属层的金属成分反应)。在一些实施例中，硅化物层包括金属成分(例如，镍、铂、钯、钒、钛、钴、钽、镱、锆、其他合适的金属或它们的组合)和外延源极/漏极部件220的成分(例如，硅和/或锗)。在一些实施例中，源极/漏极接触件255包括钨和/或钴，并且硅化物层包括钛和硅。在这样的实施例中，硅化钛层可以降低外延源极/漏极部件220和源极/漏极接触件255之间的电阻，诸如包括钨插塞和/或钴插塞的那些源极/漏极接触件。执行CMP工艺和/或其他平坦化工艺以例如从介电层250的顶表面上方去除多余的接触件体材料和接触件阻挡材料，从而产生源极/漏极接触件255(即，填充接触开口的接触件阻挡层和接触件体层)。CMP工艺平坦化源极/漏极接触件255的顶表面，从而使得介电层250的顶表面和源极/漏极接触件255的顶表面形成基本平坦的表面。
介电层225、介电层250、MD接触件(例如，源极/漏极接触件255)和MP接触件(例如，至一个或多个栅极堆叠件230的接触件)是MLI部件的部分。MLI部件电耦合各个器件(例如，多栅极器件100的p型晶体管和/或n型晶体管、电阻器、电容器和/或电感器)和/或多栅极器件100的p型晶体管和/或n型晶体管的组件(例如，栅电极和/或外延源极/漏极部件)，从而使得各个器件和/或组件可以如多栅极器件100的设计要求所指定的那样操作。MLI部件包括介电层和电性导电层(例如，金属层)的组合，介电层和导电层(例如，金属层)结合起来以形成各个互连结构。例如，导电层形成垂直互连部件，诸如器件级接触件和/或通孔，和/或水平互连部件，诸如导线。垂直互连部件通常连接MLI部件的不同级别(或不同层)中的水平互连部件。在操作期间，互连部件在多栅极器件100的器件和/或组件之间路由信号和/或将信号(例如，时钟信号、电压信号和/或接地信号)分配到多栅极器件100的器件和/或组件。
在一些实施例中，介电层225是MLI部件的最底部层(例如，介电层225是ILD0并且介电层250是ILD1)。处理可以继续形成MLI部件的附加部件，诸如MLI部件的金属化层(级)，诸如第一金属化层(即，金属一(M1)层和通孔零(V0)层)，第二金属化层(即，金属二(M2)层和通路一(V1)层)……至位于第一金属化层上方的最顶部金属化层(即金属X(MX)层和通孔Y(VY)层，其中X是MLI部件的图案化的金属线层的总数，并且Y是MLI部件的图案化的通孔层的总数)。每个金属化层包括图案化的金属线层和图案化的通孔层，图案化的金属线层和图案化的通孔层被配置为提供设置在绝缘体层中的至少一个互连结构。图案化的金属线层和图案化的金属通孔层通过任何合适的工艺来形成，包括通过各个双镶嵌工艺，并且图案化的金属线层和图案化的金属通孔层包括任何合适的材料和/或层。
诸如隔离部件150和介电鳍170的隔离结构的深度可以取决于在有源区域之间隔离结构插入的有源区域的类型。图5和图6分别是根据本发明的各个方面的多栅极器件300A和多栅极器件300B的部分或全部的局部截面图。为了清楚和简单起见，图2A至图2S、图3A至图3I和图4A至图4D中的多栅极器件100、图5中的多栅极器件300A和图6中的多栅极器件300B的类似部件由相同的参考标号表示。多栅极器件300A和多栅极器件300B在许多方面与多栅极器件100类似。多栅极器件300A和/或多栅极器件300B可以包括在微处理器、存储器、其他IC器件或它们的组合中。在一些实施例中，多栅极器件300A和/或多栅极器件300B是IC芯片、SoC或它们的部分的部分，其包括各个无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、PFET、NFET、MOSFET、CMOS晶体管、BJT、LDMOS晶体管、高压晶体管、高频晶体管、其他合适的组件或它们的组合。为了清楚起见，图5和图6已被简化以更好地理解本发明的发明构思。可以在多栅极器件300A和/或多栅极器件300B中添加附加部件，并且在多栅极器件300A和/或多栅极器件300B的其他实施例中，可以替换、修改或消除下面描述的一些部件。
在图5中，多栅极器件300A包括配置有p型晶体管的p型晶体管区域302A和配置有n型晶体管的n型晶体管区域302B，p型晶体管具有p型外延源极/漏极部件320A，n型晶体管具有n型外延源极/漏极部件320B。p型晶体管区域(例如，PP区域)中的有源区域之间的隔离结构的深度比n型晶体管区域(例如，NN区域)中的有源区域之间的隔离结构的深度深。例如，p型外延源极/漏极部件320A之间的隔离部件150具有深度d1，n型外延源极/漏极部件320B之间的隔离部件150具有深度d2，p型外延源极/漏极部件320A之间的介电鳍170具有深度d3，并且n型外延源极/漏极部件320B之间的介电鳍170具有深度d4。深度d1和深度d2位于半导体台面105'的顶表面和对应隔离部件150的底表面之间，并且深度d3和深度d4位于半导体台面105'的顶表面和介电鳍170的底表面之间。PP区域中的深度d1大于NN区域中的深度d2，并且PP区域中的深度d3大于NN区域中的深度d4。
在图6中，多栅极器件300B包括p型晶体管区域302A、n型晶体管区域302B和配置有p型晶体管的p型晶体管区域302C，该p型晶体管具有p型外延源极/漏极部件320A。p型晶体管区域(例如，PP区域)中的有源区域之间的隔离结构的深度比不同类型晶体管区域(例如，NP区域)中的有源区域之间的隔离结构的深度深。例如，p型外延源极/漏极部件320A之间的隔离部件150具有深度d1，n型外延源极/漏极部件320B和p型外延源极/漏极部件320A之间的隔离部件150具有深度d5，p型外延源极/漏极部件320A之间的介电鳍170具有深度d3，并且n型外延源极/漏极部件320B和p型外延源极/漏极部件320A之间的介电鳍170具有深度d6。深度d5位于半导体台面105'的顶表面和对应隔离部件150的底表面之间，并且深度d6位于半导体台面105'的顶表面和介电鳍170的底表面之间。PP区域中的深度d1大于NP区域中的深度d5，并且PP区域的深度d3大于NP区域中的深度d6。
本文公开了用于增强诸如全环栅(GAA)FET的多栅器件的性能和/或可靠性的制造技术。本发明提供了许多不同的实施例。示例性方法包括在半导体台面上方形成具有半导体层堆叠件的半导体鳍。半导体层堆叠件包括第一半导体层和第二半导体层。第一半导体层位于半导体台面和第二半导体层之间。该方法还包括形成与半导体台面相邻的隔离部件以及沿着半导体层堆叠件的侧壁形成半导体保护层。半导体保护层在半导体台面的顶表面之下延伸，并且隔离部件的部分位于半导体保护层和半导体台面的侧壁之间。该方法还包括在沟道区域中，用栅极堆叠件替换半导体鳍的第一半导体层和半导体保护层。隔离部件的部分位于栅极堆叠件和半导体台面的侧壁之间。
在一些实施例中，该方法还包括在形成半导体保护层之后并且在用栅极堆叠件层替换半导体鳍的第一半导体层和半导体保护层之前，在隔离部件上方形成介电鳍。在这样的实施例中，替换半导体鳍的第一半导体层和半导体保护层可以包括执行蚀刻工艺，该蚀刻工艺具有对第一半导体层和半导体保护层的第一蚀刻速率、对第二半导体层的第二蚀刻速率，以及对介电鳍的第三蚀刻速率。第一蚀刻速率大于第二蚀刻速率，第一蚀刻速率大于第三蚀刻速率，并且第三蚀刻速率大于第二蚀刻速率。在一些实施例中，该方法还包括在半导体鳍上方形成伪栅极堆叠件。伪栅极堆叠件包裹介电鳍的顶部部分。在这样的实施例中，用栅极堆叠件替换半导体鳍的第一半导体层和半导体保护层可以包括通过去除伪栅极堆叠件以暴露半导体鳍的顶表面来形成栅极开口，以及在形成栅极开口之后执行蚀刻工艺。在执行蚀刻工艺之后，第一间隙位于第二半导体层和介电鳍之间，第二间隙位于第二半导体层和半导体台面之间，并且第三间隙位于介电鳍和隔离部件的部分之间。在这样的实施例中，用栅极堆叠件替换半导体鳍的第一半导体层和半导体保护层可以还包括用栅极电介质和栅电极填充栅极开口、第一间隙、第二间隙和第三间隙。
在一些实施例中，该方法还包括在源极/漏极区域中，用位于半导体台面上方的外延源极/漏极部件替换半导体鳍的第一半导体层、半导体鳍的第二半导体层和半导体保护层。外延源极/漏极部件在隔离部件的顶表面上方延伸。在一些实施例中，形成隔离部件包括使隔离部件的顶表面凹进以暴露隔离部件的部分。在一些实施例中，形成隔离部件包括在与半导体鳍相邻的沟槽中沉积介电衬垫，在介电衬垫上方的沟槽中沉积介电层，平坦化介电层和介电衬垫，以及回蚀刻介电层和介电衬垫直到介电层的顶表面低于半导体台面的顶表面。在这样的实施例中，隔离部件的部分是介电衬垫的部分。在一些实施例中，回蚀刻使介电衬垫的该部分的暴露表面变圆。在一些实施例中，隔离部件包括设置在介电衬垫上方的体电介质，介电衬垫位于半导体台面和体电介质之间，栅极堆叠件包裹半导体台面，并且位于栅极堆叠件和半导体台面的侧壁之间的隔离部件的部分是介电衬垫。
另一示例性方法包括形成从衬底延伸的鳍结构。鳍结构包括位于衬底延伸部上方的半导体层堆叠件并且半导体层堆叠件包括第一半导体层和第二半导体层。该方法还包括形成与鳍结构相邻的隔离部件。隔离部件具有设置在介电衬垫上方的介电层。该方法还包括回蚀刻隔离部件并暴露隔离部件的沿着衬底延伸部的侧壁的介电衬垫的部分以及沿着半导体层堆叠件的侧壁形成牺牲半导体层。牺牲半导体层在衬底延伸部的顶表面之下延伸至隔离部件的介电层，并且牺牲半导体层覆盖隔离部件的介电衬垫的部分。该方法还包括在隔离部件上方形成介电鳍。牺牲半导体层位于介电鳍和半导体层堆叠件之间，并且牺牲半导体层位于介电鳍和隔离部件之间。该方法还包括去除牺牲半导体层和第一半导体层，以及在第二半导体层周围形成金属栅极堆叠件。在一些实施例中，沿半导体层堆叠件的侧壁形成牺牲半导体层包括：在鳍结构和隔离部件上方沉积半导体层以及从半导体层堆叠件的顶表面和隔离部件的顶表面去除半导体层。在一些实施例中，去除牺牲半导体层和第一半导体层部分地去除了介电鳍。
在一些实施例中，在衬底延伸部的顶表面之下的金属栅极堆叠件的长度大于在衬底延伸部的顶表面之下的牺牲半导体层的长度。在一些实施例中，介电鳍和第二半导体层的侧壁之间的金属栅极堆叠件的宽度大于位于介电鳍和半导体层堆叠件的侧壁之间的牺牲半导体层的宽度。在一些实施例中，该方法还包括从沟道区域去除牺牲半导体层和第一半导体层，并且在沟道区域中的第二半导体层周围形成金属栅极堆叠件。在一些实施例中，该方法还包括在源极/漏极区域中形成外延源极/漏极。在一些实施例中，通过从源极/漏极区域去除第一半导体层和第二半导体层以形成源极/漏极凹槽，从源极/漏极区域去除牺牲半导体层以横向扩展源极/漏极凹槽，以及在源极/漏极凹槽中形成外延层来形成外延源极/漏极。在一些实施例中，该方法还包括在形成介电鳍之后，在半导体层堆叠件上方形成伪栅极堆叠件，并且在形成外延源极/漏极之后，去除伪栅极堆叠件以暴露牺牲半导体层和半导体层堆叠件。在一些实施例中，该方法还包括：从沟道区域去除牺牲半导体层和第一半导体层，并且在沟道区域中的第二半导体层周围形成金属栅极堆叠件；以及在源极/漏极区域中形成外延源极/漏极，其中，形成外延源极/漏极包括：从源极/漏极区域去除第一半导体层和第二半导体层以形成源极/漏极凹槽，从源极/漏极区域去除牺牲半导体层以横向扩展源极/漏极凹槽，以及在源极/漏极凹槽中形成外延层。在一些实施例中，该方法还包括：在形成介电鳍之后，在沟道区域中的半导体层堆叠件上方形成伪栅极堆叠件；以及在形成外延源极/漏极之后，去除伪栅极堆叠件，以暴露沟道区域中的牺牲半导体层和半导体层堆叠件。
示例性半导体结构包括半导体台面、与半导体台面相邻的隔离部件、设置在隔离部件上方的介电鳍、设置在半导体台面上方的半导体层、以及围绕半导体层的栅极堆叠件。栅极堆叠件的部分在半导体台面的顶表面之下延伸，并且栅极堆叠件的该部分位于隔离部件和介电鳍之间。在一些实施例中，隔离部件包括设置在介电衬垫上方的氧化物层，并且栅极堆叠件的该部分物理地接触氧化物层、介电衬垫和介电鳍。在一些实施例中，介电鳍的底表面低于半导体台面的顶表面。在一些实施例中，半导体结构还包括设置在半导体台面上方并且与半导体层相邻的外延源极/漏极部件。外延源极/漏极部件在隔离部件的顶表面上方延伸并且物理接触介电鳍。在一些实施例中，隔离部件包括设置在介电衬垫上方的氧化物层，并且外延源极/漏极部件物理地接触氧化物层和介电衬垫。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体结构的方法，包括：
在半导体台面上方形成具有半导体层堆叠件的半导体鳍，其中，所述半导体层堆叠件包括第一半导体层和第二半导体层，并且其中，所述第一半导体层位于所述半导体台面和所述第二半导体层之间；
形成与所述半导体台面相邻的隔离部件；
沿着所述半导体层堆叠件的侧壁形成半导体保护层，其中，所述半导体保护层在所述半导体台面的顶表面之下延伸，并且所述隔离部件的部分位于所述半导体保护层和所述半导体台面的侧壁之间；以及
在沟道区域中，用栅极堆叠件替换所述半导体鳍的所述第一半导体层和所述半导体保护层，其中，所述隔离部件的所述部分位于所述栅极堆叠件和所述半导体台面的所述侧壁之间。
2.根据权利要求1所述的方法，还包括：在源极/漏极区域中，用位于所述半导体台面上方的外延源极/漏极部件替换所述半导体鳍的所述第一半导体层、所述半导体鳍的所述第二半导体层和所述半导体保护层，其中，所述外延源极/漏极部件在所述隔离部件的顶表面上方延伸。
3.根据权利要求1所述的方法，还包括：
在形成所述半导体保护层之后并且在用所述栅极堆叠件替换所述半导体鳍的所述第一半导体层和所述半导体保护层之前，在所述隔离部件上方形成介电鳍；以及
其中，替换所述半导体鳍的所述第一半导体层和所述半导体保护层包括执行蚀刻工艺，所述蚀刻工艺具有对所述第一半导体层和所述半导体保护层的第一蚀刻速率、对所述第二半导体层的第二蚀刻速率以及对所述介电鳍的第三蚀刻速率，其中，所述第一蚀刻速率大于所述第二蚀刻速率，所述第一蚀刻速率大于所述第三蚀刻速率，并且所述第三蚀刻速率大于所述第二蚀刻速率。
4.根据权利要求3所述的方法，还包括：
在所述半导体鳍上方形成伪栅极堆叠件，其中，所述伪栅极堆叠件包裹所述介电鳍的顶部部分；以及
其中，用所述栅极堆叠件替换所述半导体鳍的所述第一半导体层和所述半导体保护层包括：
通过去除所述伪栅极堆叠件以暴露所述半导体鳍的顶表面来形成栅极开口，
在形成所述栅极开口之后，执行所述蚀刻工艺，其中，在执行所述蚀刻工艺之后，第一间隙位于所述第二半导体层和所述介电鳍之间，第二间隙位于所述第二半导体层和所述半导体台面之间，并且第三间隙位于所述介电鳍和所述隔离部件的所述部分之间，以及
用栅极电介质和栅电极填充所述栅极开口、所述第一间隙、所述第二间隙和所述第三间隙。
5.根据权利要求1所述的方法，其中，所述形成所述隔离部件包括使所述隔离部件的顶表面凹进以暴露所述隔离部件的所述部分。
6.根据权利要求1所述的方法，其中，所述形成所述隔离所述包括：
在与所述半导体鳍相邻的沟槽中沉积介电衬垫；
在所述介电衬垫上方的所述沟槽中沉积介电层；
平坦化所述介电层和所述介电衬垫；以及
回蚀刻所述介电层和所述介电衬垫直到所述介电层的顶表面低于所述半导体台面的顶表面，其中，所述隔离部件的所述部分是所述介电衬垫的部分。
7.根据权利要求6所述的方法，其中，所述回蚀刻使所述介电衬垫的所述部分的暴露表面变圆。
8.根据权利要求1所述的方法，其中，所述隔离部件包括设置在介电衬垫上方的体电介质，所述介电衬垫位于所述半导体台面和所述体电介质之间，所述栅极堆叠件包裹所述半导体台面，并且位于所述栅极堆叠件和所述半导体台面的所述侧壁之间的所述隔离部件的所述部分是所述介电衬垫。
9.一种形成半导体结构的方法，包括：
形成从衬底延伸的鳍结构，其中，所述鳍结构包括位于衬底延伸部上方的半导体层堆叠件，并且所述半导体层堆叠件包括第一半导体层和第二半导体层；
形成与所述鳍结构相邻的隔离部件，其中，所述隔离部件具有设置在介电衬垫上方的介电层；
回蚀刻所述隔离部件并暴露所述隔离部件的沿着所述衬底延伸部的侧壁的所述介电衬垫的部分；
沿着所述半导体层堆叠件的侧壁形成牺牲半导体层，其中，所述牺牲半导体层在所述衬底延伸部的顶表面之下延伸至所述隔离部件的所述介电层，并且所述牺牲半导体层覆盖所述隔离部件的所述介电衬垫的所述部分；
在所述隔离部件上方形成介电鳍，其中，所述牺牲半导体层位于所述介电鳍和所述半导体层堆叠件之间，并且所述牺牲半导体层位于所述介电鳍和所述隔离部件之间；
去除所述牺牲半导体层和所述第一半导体层；以及
在所述第二半导体层周围形成金属栅极堆叠件。
10.一种半导体结构，包括：
半导体台面；
隔离部件，与所述半导体台面相邻；
介电鳍，设置在所述隔离部件上方；
半导体层，设置在所述半导体台面上方；以及
栅极堆叠件，围绕所述半导体层，其中，所述栅极堆叠件的部分在所述半导体台面的顶表面之下延伸，并且所述栅极堆叠件的所述部分位于所述隔离部件和所述介电鳍之间。
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