CN115132661A - 半导体结构、半导体器件及其制造方法 - Google Patents

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epitaxial
semiconductor
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drain
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沙哈吉·B·摩尔
李承翰
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Abstract

本文公开了用于增强诸如鳍式场效应晶体管(FET)或全环栅(GAA)FET的多栅极器件的性能的外延源极/漏极结构以及制造外延源极/漏极结构的方法。示例性源极/漏极结构从最顶部沟道层延伸至半导体衬底中一定深度。源极/漏极结构包括具有槽形顶面的未掺杂外延层、位于未掺杂外延层上方的第一掺杂外延层、位于第一掺杂外延层上方的第二掺杂外延层以及位于第二掺杂外延层上方的第三掺杂外延层。未掺杂外延层的厚度小于外延源极/漏极结构至半导体衬底中的深度。厚度和深度基于外延源极/漏极结构所属的有源区域的尺寸来调整，从而使得外延源极/漏极结构在优化性能的同时减轻短沟道效应。本申请的实施例还涉及半导体结构、半导体器件及其制造方法。

Description

半导体结构、半导体器件及其制造方法
技术领域
本申请的实施例涉及半导体结构、半导体器件及其制造方法。
背景技术
近年来，已经引入了多栅极器件，其具有部分或完全在沟道周围延伸的栅极以提供对至少两侧上的沟道访问，以提高栅极控制。多栅极器件能够大幅缩减IC技术、保持栅极控制并且减轻短沟道效应(SCE)，同时与传统IC制造工艺无缝集成。但是，随着多栅极器件不断扩展，需要先进的技术来优化多栅极器件的可靠性。因此，虽然现有的多栅极器件和用于制造这种器件的方法通常已经足以满足它们的预期目的，但是它们在所有方面都不是完全令人满意的。
发明内容
本申请的一些实施例提供了一种半导体结构，包括：半导体衬底；第一沟道层、第一栅极和第一外延源极/漏极结构，所述第一栅极位于所述第一沟道层上方，并且所述第一外延源极/漏极结构与所述第一沟道层相邻，其中，所述第一沟道层、所述第一栅极和所述第一外延源极/漏极结构位于所述半导体衬底上方，并且进一步其中，所述第一外延源极/漏极结构包括：第一未掺杂半导体层，以及第一掺杂半导体层，位于所述第一未掺杂半导体层上方，其中，所述第一未掺杂半导体层位于所述第一掺杂半导体层和所述半导体衬底之间；第二沟道层、第二栅极和第二外延源极/漏极结构，所述第二栅极位于所述第二沟道层上方，并且所述第二外延源极/漏极结构与所述第二沟道层相邻，其中，所述第二沟道层、所述第二栅极和所述第二外延源极/漏极结构位于所述半导体衬底上方，并且进一步其中，所述第二外延源极/漏极结构包括：第二未掺杂半导体层，以及第二掺杂半导体层，位于所述第二未掺杂半导体层上方，其中，所述第二未掺杂半导体层位于所述第二掺杂半导体层和所述半导体衬底之间；其中，所述第一未掺杂半导体层延伸至所述半导体衬底中第一深度，所述第二未掺杂半导体层延伸至所述半导体衬底中第二深度，并且所述第二深度与所述第一深度不同；以及其中，所述第一沟道层具有第一沟道长度，所述第二沟道层具有第二沟道长度，并且所述第二沟道长度与所述第一沟道长度不同。
本申请的另一些实施例提供了一种半导体器件，包括：第一晶体管，具有第一沟道层、围绕所述第一沟道层的第一栅极以及与所述第一沟道层相邻设置的第一外延源极/漏极结构，其中，所述第一沟道层、所述第一栅极和所述第一外延源极/漏极结构设置在半导体衬底上方，并且所述第一外延源极/漏极结构包括：第一未掺杂外延层，具有第一槽形顶面，以及第一掺杂外延层，具有第一内部部分和第一外部部分，所述第一内部部分具有第一掺杂剂浓度并且所述第一外部部分具有第二掺杂剂浓度，其中，所述第二掺杂剂浓度小于所述第一掺杂剂浓度，并且所述第一掺杂外延层的所述第一外部部分设置在所述第一未掺杂外延层和所述第一掺杂外延层的所述第一内部部分之间，第二晶体管，具有第二沟道层、围绕所述第二沟道层的第二栅极以及与所述第二沟道层相邻设置的第二外延源极/漏极结构，其中，所述第二沟道层、所述第二栅极和所述第二外延源极/漏极结构设置在所述半导体衬底上方，并且所述第二外延源极/漏极结构包括：第二未掺杂外延层，具有配置为与所述第一槽形顶面不同的第二槽形顶面，以及第二掺杂外延层，具有第二内部部分和第二外部部分，所述第二内部部分具有第一掺杂剂浓度并且所述第二外部部分具有第二掺杂剂浓度，其中，所述第二掺杂外延层的所述第二外部部分设置在所述第二未掺杂外延层和所述第二掺杂外延层的所述第二内部部分之间。
本申请的又一些实施例提供了一种制造半导体器件的方法，包括：形成延伸穿过第一半导体层至半导体衬底中第一深度的第一源极/漏极凹槽以及延伸穿过第二半导体层至半导体衬底中第二深度的第二源极/漏极凹槽，其中，所述第一深度与所述第二深度不同，所述第一源极/漏极凹槽位于第一尺寸的第一有源区域中，并且所述第二源极/漏极凹槽位于与所述第一尺寸不同的第二尺寸的第二有源区域中；在所述第一源极/漏极凹槽中形成第一未掺杂外延层并且在所述第二源极/漏极凹槽中形成第二未掺杂外延层，其中，所述第一未掺杂外延层的第一厚度小于所述第一深度，并且所述第二未掺杂外延层的第二厚度小于所述第二深度；以及在所述第一源极/漏极凹槽中和所述第一未掺杂外延层上方形成第一掺杂外延层，并且在所述第二源极/漏极凹槽中和所述第二未掺杂外延层上方形成第二掺杂外延层。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制，仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的用于制造具有增强的外延源极/漏极结构的多栅极器件的方法的流程图。
图2A至图2H是根据本发明的各个方面在与图1中的方法相关的各个制造阶段的部分或全部具有增强的外延源极/漏极结构的多栅极器件的局部截面图。
图3A至图3I是根据本发明的各个方面在与图1中的方法相关的各个制造阶段的部分或全部具有增强的外延源极/漏极结构的多栅极器件的局部立体图。
图4A至图4C是根据本发明的各个方面在与图1中的方法相关的各个制造阶段的部分或全部具有不同有源区域尺寸的多栅极器件的局部截面图。
图5是根据本发明的各个方面可以通过图1中的方法制造的部分或全部具有增强的外延源极/漏极结构的另一多栅极器件的的局部截面图。
具体实施方式
本发明总体上涉及用于增强诸如鳍式场效应晶体管(FET)或全环栅(GAA)FET的多栅极器件的性能的外延源极/漏极结构及其制造方法。
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，使用例如“下部”、“上部”、“水平”、“垂直”、“在…之上”、“在…上方”、“在…下方”、“在…之下”、“向上”、“向下”、“顶部”、“底部”等空间相对术语及其衍生词(例如，“水平地”、“向下地”、“向上地”等)以易于理解本发明的一个部件与另一部件的关系。空间相对术语旨在涵盖包括部件的器件的不同方位。此外，当用“约”、“大约”等描述数值或数值范围时，如本领域普通技术人员所理解的，该术语旨在涵盖考虑到制造期间固有变化的合理范围内的数值。例如，基于与制造具有与数值相关的特性的部件相关的已知制造公差，数值或数值的范围涵盖包括所描述数值的合理范围，诸如在所描述数值的+/-10％内。例如，具有“约5nm”厚度的材料层可以涵盖从4.5nm至5.5nm的尺寸范围，其中与本领域普通技术人员已知的与沉积材料层相关的制造公差为+/-10％。更进一步，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
图1是根据本发明的各个方面的用于制造具有增强的外延源极/漏极结构的多栅极器件的方法10的流程图。图2A至图2H是根据本发明的各个方面在与图1中的方法10相关的各个制造阶段的部分或全部具有增强的外延源极/漏极结构的多栅极器件100的局部截面图。图3A至图3I是根据本发明的各个方面在与图1中的方法相关的各个制造阶段的部分或全部多栅极器件100的部分的局部立体图。图3A和图3B与图2A的制造阶段对应(其中图2A是沿图3B的线A-A’截取的)，图3C与图2B的制造阶段对应(其中图2B是沿图3C的线A-A’截取的)，图3D与图2C的制造阶段对应(其中图2C是沿图3D的线A-A’截取的)，图3E与图2D的制造阶段对应(其中图2D是沿图3E的线A-A’截取的)，图3F与图2E的制造阶段对应(其中图2E是沿图3F的线A-A’截取的)，图3G与图2F的制造阶段对应(其中图2F是沿图3G的线A-A’截取的)，图3H与图2G的制造阶段对应(其中图2G是沿图3H的线A-A’截取的)，并且图3I与图2H的制造阶段对应(其中图2H是沿图3I的线A-A’截取的)。图4A至图4C是根据本发明的各个方面的在各个制造阶段(例如与图1中的方法相关的那些)具有不同有源区域尺寸的多栅极器件的局部截面图。在一些实施例中，图4A与图2C的制造阶段对应，图4B与图2E的制造阶段对应，并且图4C与图2G的制造阶段对应。
多栅极器件100包括至少一个GAA晶体管(即，具有围绕至少一个浮置沟道(例如，纳米线、纳米片、纳米棒等)的栅极的晶体管，其中至少一个浮置沟道在外延源极/漏极之间延伸)。在一些实施例中，多栅极器件100配置有至少一个p型GAA晶体管和至少一个n型GAA晶体管。多栅极器件100可以包括在微处理器、存储器和/或其它IC器件中。在一些实施例中，多栅极器件100是IC芯片的部分、片上系统(SoC)或它们的部分，其包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型FET(PFET)、n型FET(NFET)、金属氧化物半导体FET(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高压晶体管、高频晶体管、其它合适的组件或它们的组合。为了便于描述和理解，本文同时讨论图1、图2A至图2G、图3A至图3I和图4A至图4C。为了清楚起见，已经简化了图1、图2A至图2G、图3A至图3I和图4A至图4C以更好地理解本发明的发明构思。可以在方法10之前、期间和之后提供额外步骤，并且对于方法10的额外实施例，可以移动、替换或消除所描述的一些步骤。可以在多栅极器件100中添加额外部件，并且可以在多栅极器件100的其它实施例中替换、修改或消除下面描述的一些部件。
转至图1和图2A(以及对应的图3A和图3B)，方法10开始于在框15中接收用于多栅极器件100的多栅极器件前体。在图2A中，多栅极器件100已经经历了与图3A和图3B相关的工艺，并且多栅极器件前体包括半导体衬底(晶圆)105、半导体层堆叠件110(具有半导体层115、半导体层120和半导体衬底105的鳍部分105’(即，半导体衬底105的图案化的、突出部分))、隔离部件125和伪栅极130A-130C(通常称为伪栅极130)。例如，半导体层堆叠件110通过在衬底105上方沉积半导体层115和半导体层120(如图3A中所描绘)并且图案化半导体层115、半导体层120和衬底105以形成从衬底105延伸的半导体层堆叠件110(如图3B中所描绘)来形成。衬底105包括：元素半导体，诸如硅和/或锗；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如硅锗(SiGe)、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。在所描绘的实施例中，衬底105包括硅。衬底105(包括鳍部分105’)可以包括各个掺杂区域，诸如p型掺杂区域(称为p阱)、n型掺杂区域(称为n阱)或它们的组合。在一些实施例中，鳍部分105’包括p阱(诸如在晶体管区域106A中形成n型晶体管的地方)和n阱(诸如在晶体管区域106B中形成p型晶体管的地方)，或反之亦然。n阱包括n型掺杂剂，诸如磷、砷、其它n型掺杂剂或它们的组合。p阱包括p型掺杂剂，诸如硼、铟、其它p型掺杂剂或它们的组合。在一些实施例中，衬底105(和鳍部分105’)中的掺杂区域包括p型掺杂剂和n型掺杂剂的组合。各个掺杂区域可以直接形成在衬底105(和鳍部分105’)上和/或中，例如，提供p阱结构、n阱结构、双阱结构、凸起结构或它们的组合。可以实施离子注入工艺、扩散工艺和/或其它合适的掺杂工艺以形成各个掺杂区域。
在图3A中，半导体层115和半导体层120从衬底105的顶面以交错或交替配置垂直(例如，沿z方向)堆叠。在一些实施例中，沉积包括以所描绘的交错和交替配置外延生长半导体层115和半导体层120。例如，在衬底105上外延生长半导体层115中的第一个，在半导体层115中的第一个上外延生长半导体层120中的第一个，在半导体层120中的第一个上外延生长半导体层115中的第二个，依此类推，直至半导体层堆叠件110具有期望数量的半导体层115和半导体层120。在这样的实施例中，半导体层115和半导体层120可以称为外延层。在一些实施例中，半导体层115和半导体层120的外延生长通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、金属有机物(MOCVD)工艺、其它合适的外延生长工艺或它们的组合来实现。半导体层115的成分与半导体层120的成分不同以在随后工艺期间实现不同的蚀刻选择性和/或不同的氧化速率。半导体层115和半导体层120包括不同的材料、成分原子百分比、成分重量百分比、厚度和/或特性以在蚀刻工艺(诸如实施以在多栅极器件的沟道区域中形成浮置沟道层的蚀刻工艺)期间实现期望的蚀刻选择性。例如，在半导体层115包括硅锗并且半导体层120包括硅的情况下，对于给定的蚀刻剂，半导体层120的硅蚀刻速率小于半导体层115的硅锗蚀刻速率。在一些实施例中，半导体层115和半导体层120包括相同的材料但是具有不同的成分原子百分比以实现蚀刻选择性和/或不同的氧化速率。例如，半导体层115和半导体层120可以包括硅锗，其中半导体层115和半导体层120具有不同的硅原子百分比和/或不同的锗原子百分比。半导体层115和半导体层120包括提供期望蚀刻选择性、期望氧化速率差异和/或期望性能特性的半导体材料的任何组合(例如，使电流最大化的材料)，包括本文公开的任何半导体材料。
在图2A和图3B中，在图案化之后，半导体层堆叠件110包括衬底105的鳍部分105’(也称为衬底延伸部分、衬底鳍部分、鳍部分、蚀刻的衬底部分等)以及设置在鳍部分105’上方的半导体层堆叠件部分(即，半导体层堆叠件110的包括半导体层115和半导体层120的部分)。半导体层堆叠件110基本沿x方向延伸，具有沿x方向的长度、沿y方向的宽度和沿z方向的高度。在一些实施例中，实施光刻和/或蚀刻工艺以图案化半导体层115、半导体层120和衬底105以形成半导体层堆叠件110。光刻工艺可以包括形成抗蚀剂层(例如，通过旋涂)、实施曝光前烘烤工艺、使用掩模实施曝光工艺、实施曝光后烘烤工艺以及实施显影工艺。在曝光工艺期间，抗蚀剂层暴露于辐射能量(诸如紫外(UV)光、深UV(DUV)光或极UV(EUV)光)，其中掩模阻挡、透射和/或反射辐射至抗蚀剂层，取决于掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模或EUV掩模)，从而使得图像投影至与掩模图案对应的抗蚀剂层上。因为抗蚀剂层对辐射能敏感，所以抗蚀剂层的曝光部分发生化学变化，并且抗蚀剂层的曝光(或未曝光)部分在显影工艺期间溶解，取决于抗蚀剂层的特性和显影工艺中使用的显影液的特性。在显影之后，图案化的抗蚀剂层包括与掩模对应的抗蚀剂图案。蚀刻工艺使用图案化的抗蚀剂层作为蚀刻掩模去除半导体层120、半导体层115和衬底105的部分。在一些实施例中，图案化的抗蚀剂层形成在设置在半导体层堆叠件110上方的掩模层上方，第一蚀刻工艺去除掩模层的部分以形成图案化层(即，图案化的硬掩模层)，并且第二蚀刻工艺使用图案化层作为蚀刻掩模去除半导体层堆叠件110的部分。蚀刻工艺可以包括干蚀刻、湿蚀刻、其它合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺是反应离子蚀刻(RIE)工艺。在蚀刻工艺之后，例如通过抗蚀剂剥离工艺或其它合适的工艺去除图案化的抗蚀剂层。可选地，半导体层堆叠件110通过多重图案化工艺来形成，诸如双重图案化光刻(DPL)工艺(例如，光刻-蚀刻-光刻-蚀刻(LELE)工艺、自对准双重图案化(SADP)工艺、间隔件是电介质(SID)工艺、其它双重图案化工艺或它们的组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(LELELE)工艺、自对准三重图案化(SATP)工艺、其它三重图案化工艺或它们的组合)、其它多重图案化工艺(例如，自对准四重图案化(SAQP)工艺)或它们的组合。在一些实施例中，在形成半导体层堆叠件110的同时实施定向自组装(DSA)技术。此外，在一些实施例中，曝光工艺可以实施无掩模光刻、电子束(e束)写入和/或离子束写入以用于图案化抗蚀剂层。在一些实施例中，半导体层堆叠件110通过鳍制造工艺来形成，并且半导体层堆叠件110可以称为鳍、鳍结构、鳍元件、有源鳍区域、有源区域等。
在一些实施例中，在图案化之后，沟槽围绕半导体层堆叠件110，从而使得半导体层堆叠件110与多栅极器件100的其它有源区域分隔开。在这样的实施例中(例如，图3B)，可以通过在衬底105上方沉积填充沟槽的绝缘材料(例如，使用CVD工艺或旋涂玻璃工艺)并且实施化学机械抛光(CMP)工艺以去除过量的绝缘材料和/或平坦化隔离部件125的顶面来在沟槽中形成隔离部件125。沉积工艺可以是可流动CVD(FCVD)工艺、高高宽比沉积(HARP)工艺、高密度等离子体CVD(HDPCVD)工艺、其它合适的沉积工艺或它们的组合。在一些实施例中，CMP工艺去除半导体层堆叠件110的顶面上方的绝缘材料。在一些实施例中，回蚀绝缘材料，从而使得半导体层堆叠件110的部分从隔离部件125延伸(即，半导体层堆叠件110的顶面高于隔离部件125的顶面)。在一些实施例中，隔离部件125具有多层结构，诸如设置在氮化硅衬垫上方的氧化物层。在一些实施例中，隔离部件125包括设置在掺杂衬垫(包括例如硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG))上方的介电层。在一些实施例中，隔离部件125包括设置在介电衬垫上方的块状介电层。隔离部件125包括氧化硅、氮化硅、氮氧化硅、其它合适的隔离材料(例如，包括硅、氧、氮、碳或其它合适的隔离成分)或它们的组合。隔离部件125可以配置为浅沟槽隔离(STI)结构、深沟槽隔离(DTI)结构、硅的局部氧化(LOCOS)结构和/或其它合适的隔离结构。
在图2A和图3B中，在半导体层堆叠件110的沟道区域上方形成伪栅极130A-130C，从而使得伪栅极130A-130C设置在半导体层堆叠件110的源极/漏极区域之间。伪栅极130A-130C在与(例如，正交于)半导体层堆叠件110的纵向方向不同的方向上纵向延伸。例如，伪栅极130A-130C沿y方向基本彼此平行延伸，具有沿y方向的长度、沿x方向的宽度和沿z方向的高度。在X-Z平面(图2A)中，诸如所描绘的，伪栅极130A-130C设置在半导体层堆叠件110的顶面上。在Y-Z平面(图3B)中，伪栅极130A-130C可以设置在半导体层堆叠件110的顶面和侧壁表面上方，从而使得伪栅极130A-130C包裹半导体层堆叠件110。伪栅极130A-130C每个包括伪栅极电介质、伪栅电极和硬掩模。伪栅极电介质包括介电材料。在一些实施例中，伪栅极电介质包括界面层(包括例如氧化硅)和设置在界面层上方的介电层。伪栅电极包括合适的伪栅极材料，并且硬掩模包括合适的硬掩模材料。在一些实施例中，伪栅电极包括多晶硅层，并且硬掩模包括氮化硅层。伪栅极130A-130C可以包括其它层，诸如覆盖层、界面层、扩散层、阻挡层或它们的组合。
伪栅极130A-130C通过沉积工艺、光刻工艺、蚀刻工艺、其它合适的工艺或它们的组合来形成。例如，实施第一沉积工艺以在多栅极器件100上方形成伪栅极介电层，实施第二沉积工艺以在伪栅极介电层上方形成伪栅电极层，并且实施第三沉积工艺以在伪栅电极层上方形成硬掩模层。沉积工艺包括CVD、物理气相沉积(PVD)、原子层沉积(ALD)、MOCVD、远程等离子体CVD(RPCVD)、等离子体增强CVD(PECVD)、HDPCVD、FCVD、HARP、低压CVD(LPCVD)、原子层CVD(ALCVD)、大气压CVD(APCVD)、次大气压CVD(SACVD)、其它合适的沉积工艺或它们的组合。然后实施光刻图案化和蚀刻工艺以图案化硬掩模层、伪栅电极层和伪栅极介电层以形成包括伪栅极电介质、伪栅电极和硬掩模的伪栅极130A-130C。光刻图案化工艺可以包括抗蚀剂涂覆(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影抗蚀剂、冲洗、干燥(例如，硬烘烤)、其它合适的工艺或它们的组合。蚀刻工艺可以包括干蚀刻、湿蚀刻、其它蚀刻工艺或它们的组合。
转至图2B(和对应的图3C)和图2C(和对应的图3D)，形成与伪栅极130A-130C(图2B(图3C)和图2C(图3D))相邻(即，沿其侧壁)的栅极间隔件132，并且在半导体层堆叠件110的源极/漏极区域中(图2C(图3D))形成源极/漏极凹槽(沟槽)140。在图2B(图3C)中，在多栅极器件100上方形成间隔件层132’。例如，通过诸如CVD、PECVD、ALD、PEALD、PVD、其它合适的沉积工艺或它们的组合的沉积工艺在半导体层堆叠件110、隔离部件125和伪栅极130A-130C上方形成介电层。介电材料可以包括硅、氧、碳、氮、其它合适的间隔件成分或它们的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、碳氮化硅硼等)。在一些实施例中，间隔件层132’是单层，诸如包括硅和氮的一个介电层(其可以称为氮化硅层)。在一些实施例中，间隔件层132’包括多个层，诸如通过第一沉积工艺形成的第一介电层(例如，碳氮化硅层)和通过第二沉积工艺在第一介电层上方形成的第二介电层(例如，氮化硅层)。在一些实施例中，间隔件层132’沿伪栅极130A-130C和半导体层堆叠件110的顶面和侧壁具有基本均匀的厚度。例如，沿半导体层堆叠件110的顶面、伪栅极130A-130C的顶面、半导体层堆叠件110的侧壁和伪栅极130A-130C的侧壁的间隔件层132’的厚度基本相同。在一些实施例中，间隔件层132’通过共形沉积工艺形成，从而使得间隔件层132’与多栅极器件100的其上沉积有间隔件层132’的表面一致(并且因此可以称为共形间隔件层)。
在图2C(图3D)中，工艺继续对间隔件层132’实施间隔件蚀刻以沿伪栅极130A-130C的侧壁形成栅极间隔件132并且实施源极/漏极蚀刻(例如，在方法10的框20中)以分别在晶体管区域106A和晶体管区域106B中的半导体层堆叠件110的源极/漏极区域中形成源极/漏极凹槽140。间隔件蚀刻从多栅极器件100的水平(横向)表面基本去除间隔件层132’，诸如半导体层堆叠件110的顶面、隔离部件125的顶面和伪栅极130A-130C的顶面，从而沿伪栅极130A-130C的侧壁形成相应的栅极间隔件132。在一些实施例中，间隔件蚀刻可以去除半导体层堆叠件110的部分，从而开始在半导体层堆叠件110中形成源极/漏极凹槽140。在一些实施例中，间隔件蚀刻相对于伪栅极130A-130C、隔离部件125和/或半导体层堆叠件110选择性去除间隔件层132’。换句话说，间隔件蚀刻基本去除间隔件层132’，但是不去除或基本不去除伪栅极130A-130C、隔离部件125和/或半导体层堆叠件110。在一些实施例中，栅极间隔件132包括多于一组的间隔件，诸如密封间隔件、偏移间隔件、牺牲间隔件、伪间隔件和/或主间隔件。例如，在间隔件层132’包括第一介电层和第二介电层的情况下，栅极间隔件132可以包括由第一介电层形成的间隔件衬垫(例如，L形衬垫)以及由第二介电层形成的主间隔件。可以实施注入、扩散和/或退火工艺以在形成栅极间隔件132之前和/或之后，在半导体层堆叠件110的源极/漏极区域中形成轻掺杂源极和漏极(LDD)部件和/或重掺杂源极和漏极(HDD)部件。
源极/漏极蚀刻去除半导体层堆叠件110的暴露部分(即，未由伪栅极130A-130C和栅极间隔件132覆盖的半导体层堆叠件110的源极/漏极区域)以形成延伸穿过半导体层堆叠件110至衬底105中深度(例如，鳍部分105’中的深度)的源极/漏极凹槽140。在图2C中，蚀刻工艺完全去除半导体层堆叠件110的源极/漏极区域中的半导体层115和半导体层120以及半导体层堆叠件110的源极/漏极区域中的一些但不是全部的鳍部分105’，从而使得源极/漏极凹槽140延伸至鳍部分105’中但不穿过鳍部分105’。当源极/漏极凹槽140延伸至鳍部分105’和/或衬底105中时，诸如所描绘，半导体层堆叠件110的沟道区域具有由X-Z平面中的鳍部分105’和/或衬底105形成的突出部分(其在下文中称为半导体台面105P’)，并且半导体层堆叠件110的源极/漏极区域具有由X-Z平面中的鳍部分105’和/或衬底105形成的凹进部分。因此，源极/漏极凹槽140由半导体层堆叠件110的相邻沟道区域的侧壁和半导体层堆叠件110的源极/漏极区域中的鳍部分105’和/或衬底105的剩余、凹进部分的顶部形成。在一些实施例中，源极/漏极凹槽140具有U形截面轮廓，其中U形截面轮廓的基本线性、侧壁和/或垂直部分由半导体层堆叠件110的相邻沟道区域形成，并且U形截面轮廓的基本曲线、底部和/或水平部分由鳍部分105’和/或衬底105形成(例如，半导体层堆叠件110的沟道区域中的相邻半导体台面105P’以及半导体层堆叠件110的源极/漏极区域中的鳍部分105’和/或衬底105的在相邻半导体台面105P’之间延伸的剩余、凹进部分)。
源极/漏极凹槽140在半导体层堆叠件110的相邻沟道区域的侧壁之间具有沿x方向的宽度W并且在半导体层堆叠件110的顶面和源极/漏极凹槽140的最底部部分之间具有沿z方向的深度D。深度D是半导体层堆叠件110的高度h和源极/漏极凹槽140至衬底105中的深度d的总和。深度d与半导体台面105P’的高度对应，其中高度在半导体台面105P’的顶面和源极/漏极凹槽140的最底部部分之间。在深度d小于鳍部分105’的实施例中，半导体台面105P’由鳍部分105’形成。在深度d大于鳍部分105’的实施例中，半导体台面105P’由鳍部分105’和衬底105形成。在一些实施例中，深度d为约20nm至约100nm。高度h可以配置为优化多栅极器件的性能和/或制造。例如，在源极/漏极蚀刻之后，半导体层堆叠件110的剩余部分(即，沟道区域)具有鳍状结构，如果鳍状结构太高，则鳍状结构易于弯曲和/或塌陷，这可能影响制造可靠性和/或器件可靠性。另一方面，因为较高的鳍状结构有助于较高的驱动电流，所以太短的鳍状结构不能提供具有期望性能特性的多栅极器件。例如，较短的鳍状结构将具有较少的半导体层，并且因此限制了多栅极器件的沟道数量，这对应地限制了多栅极器件的驱动电流。在所描绘的实施例中，高度h为约30nm至约80nm，其中大于约80nm的高度h可能致使半导体层堆叠件110的剩余部分的不期望的弯曲和/或塌陷，并且小于约30nm的高度h将不会提供由半导体层堆叠件110制造的具有足够高的驱动电流和/或其它最佳性能特性的多栅极器件。
源极/漏极蚀刻包括干蚀刻、湿蚀刻、其它合适的蚀刻工艺或它们的组合。可以调整各个蚀刻参数以选择性蚀刻半导体层堆叠件110(即，半导体层120、半导体层115和鳍部分105’)，而最少(至不)蚀刻伪栅极130A-130C、栅极间隔件132和/或隔离部件125，诸如蚀刻气体成分、载气成分、蚀刻气体流速、载气流速、蚀刻时间、蚀刻压力、蚀刻温度、源功率、射频(RF)偏置电压、直流(DC)偏置电压、RF偏置功率、DC偏置功率、其它合适的蚀刻参数或它们的组合。例如，为源极/漏极蚀刻选择蚀刻剂，该蚀刻剂可以以比伪栅极130A-130C和/或栅极间隔件132的材料(例如，介电材料，诸如氧化硅和/或多晶硅材料)高的速率去除半导体层堆叠件110的材料(例如，半导体材料，诸如硅锗和硅)(即，蚀刻剂相对于半导体层堆叠件110的材料具有高蚀刻选择性)。在一些实施例中，源极/漏极蚀刻的蚀刻气体包括CH4、CHF3、O2、HBr、SiCl4、SO2、SF6、He、H2、其它合适的蚀刻气体成分或它们的组合。在一些实施例中，源极/漏极蚀刻是实施含氟蚀刻气体(例如，CHF3和/或SF6)和含氧蚀刻气体(例如，O2)的干蚀刻。在一些实施例中，源极/漏极蚀刻实施约25℃至约152℃的蚀刻温度。在一些实施例中，源极/漏极蚀刻实施约5毫托(mTorr)至约100mTorr的蚀刻压力。在一些实施例中，源极/漏极蚀刻是多步骤蚀刻工艺。例如，源极/漏极蚀刻可以交替蚀刻剂以单独和交替去除半导体层115和半导体层120。在一些实施例中，实施光刻工艺，诸如本文描述的那些，以形成覆盖伪栅极130A-130C和/或隔离部件125的图案化的掩模层，并且源极/漏极蚀刻使用图案化的掩模层作为蚀刻掩模。在一些实施例中，源极/漏极蚀刻去除半导体层堆叠件110的源极/漏极区域中的所有鳍部分105’，从而使得源极/漏极凹槽140延伸至隔离部件125的最底面或延伸至隔离部件125的最底面下方。在一些实施例中，间隔件蚀刻和源极/漏极蚀刻是单蚀刻工艺。在一些实施例中，间隔件蚀刻和源极/漏极蚀刻是单独、连续的蚀刻工艺。
短沟道效应(SCE)影响晶体管性能的可靠性和可预测性，诸如阈值电压、泄漏电流、电流-电压行为和/或其它性能特性。因为SCE高度依赖于沟道长度，所以小有源区域器件因此比大有源区域器件对SCE更敏感，本文描述的外延源极/漏极制造技术相对于高度h配置深度d以最小化和/或减轻SCE，取决于多栅极器件的有源区域的尺寸(对于晶体管，为了本发明的目的，其通常包括设置在源极/漏极区域之间的沟道区域)。例如，转至图4A，具有小有源区域的多栅极器件S和具有大有源区域的多栅极器件L配置为具有相对于高度h不同的高度以最小化SCE，如下面进一步描述。为了本发明的目的，小有源区域器件通常是指具有小于或等于约30nm的宽度W1的有源区域(和/或小于或等于约20nm的沟道长度(即，半导体层120沿x方向的长度))，并且大有源区域是指具有大于约30nm的宽度W2的有源区域(和/或大于约20nm的沟道长度(即，半导体层120沿x方向的长度))。在一些实施例中，多栅极器件S是存储器的晶体管，诸如静态随机存取存储器(SRAM)。在一些实施例中，多栅极器件L是输入/输出(I/O)器件的晶体管。在一些实施例中，多栅极器件S和/或多栅极器件L是环形振荡器(RO)器件的晶体管。本发明考虑了多栅极器件S和/或多栅极器件L是其它类型的集成电路(IC)器件的晶体管。
在图4A中，多栅极器件S(即，小有源区域器件)具有半导体台面105P’(具有小于高度h(H1<h)的高度H1)，并且多栅极器件L(即，大有源区域器件)具有半导体台面105P’(具有大于高度h(即，H2>h)的高度H2)。换句话说，多栅极器件S中的源极/漏极凹槽140的深度d小于多栅极器件L中的源极/漏极凹槽140的深度d，多栅极器件S中的源极/漏极凹槽140的深度d小于高度h，并且多栅极器件L中的源极/漏极凹槽140的深度d大于高度h。在一些实施例中，高度H1小于鳍部分105’的厚度，并且高度H2大于鳍部分105’的厚度。在一些实施例中，高度h与高度H1的比率(即，h/H1)大于1，并且高度h与高度H2的比率(即，h/H2)小于1。例如，高度h与高度H1的比率为约1至约4和/或高度h与高度H2的比率为约0.5至约0.9。在一些实施例中，高度h和高度H1之间的差(即，Δ高度-S＝│h–H1│)为约5nm至约30nm。在一些实施例中，高度h和高度H2之间的差(即，Δ高度-L＝│h-H2│)为约10nm至约50nm。在一些实施例中，H1为约20nm至约30nm，其中小于20nm的H1不能在衬底105中为随后形成的未掺杂外延源极/漏极层提供足够的体积来为小有源区域器件减轻SCE，并且大于30nm的H1不必要地增加了制造/生产时间和/或成本，而为小有源区域器件最少减轻额外的SCE。在一些实施例中，H2为约35nm至约100nm，其中小于35nm的H2不能在衬底105中为随后形成的未掺杂外延源极/漏极层提供足够的体积来为大有源区域器件减轻SCE，并且大于100nm的H2不必要地增加了制造/生产时间和/或成本，而为大有源区域器件最少减轻额外的SCE。
将小有源区域器件配置为具有比大有源区域器件浅的源极/漏极凹槽140(例如，H1<H2)认识到小有源区域器件和大有源区域器件对SCE具有不同的敏感性。例如，因为SCE可以随着源极/漏极凹槽140的深度d增加而增加(例如，因为源极/漏极深度增加导致衬底105中的外延源极/漏极结构的深度和/或体积增加)，所以随着源极/漏极凹槽140的深度d增加，小有源区域器件(即，较短的沟道长度)可能对SCE更敏感。但是，因为大有源区域器件(即，较长的沟道长度)比小有源区域器件对SCE更敏感，所以大有源区域器件对源极/漏极凹槽的深度增加较不敏感。因此，将大有源区域器件配置为具有与小有源区域器件相同的源极/漏极深度不必要地限制了大有源区域器件的操作灵活性。例如，因为源极/漏极深度影响外延源极/漏极结构的深度和/或体积，所以较浅的源极/漏极深度导致较小的外延源极/漏极结构以及因此施加至沟道区域的较小应变，这可能限制晶体管的驱动电流。将大有源区域器件的源极/漏极深度限制为优化小有源区域器件的性能的源极/漏极深度(例如，通过减轻SCE)因此限制了通过较深的源极/漏极凹槽提供的更大的外延源极/漏极结构可以实现的性能提高，尽管大有源区域器件在这样的深度对SCE不敏感。因此，本文描述的外延源极/漏极制造技术的源极/漏极蚀刻基于有源区域尺寸调整为优化源极/漏极凹槽140的源极/漏极轮廓(例如，为小有源区域器件和大有源区域器件提供不同的源极/漏极深度和/或不同的高度比率，以在优化性能的同时减轻SCE)。在一些实施例中，源极/漏极轮廓可以使得同时形成的未掺杂外延层152具有基于有源区域尺寸的不同轮廓，其中不同的轮廓可以具体地增强性能和/或减轻其对应尺寸的有源区域的短沟道效应。
在一些实施例中，源极/漏极蚀刻是循环光刻/蚀刻工艺。例如，源极/漏极蚀刻可以包括：实施第一光刻工艺以形成覆盖小有源区域器件(例如，包括多栅极器件S)并且暴露大有源区域器件(例如，包括多栅极器件L)的第一掩蔽层；实施第一源极/漏极蚀刻以在大有源区域器件的源极/漏极区域中形成高度H2的源极/漏极凹槽，其中高度H2大于高度h；去除第一掩蔽层；实施第二光刻工艺以形成暴露小有源区域器件(例如，包括多栅极器件S)并且覆盖大有源区域器件(例如，包括多栅极器件L)的第二掩蔽层；实施第二源极/漏极蚀刻以在小有源区域器件的源极/漏极区域中形成具有高度H1的源极/漏极凹槽，其中高度H1小于高度h；以及去除第二掩蔽层。
转至图2D至图2F(和与之对应的图3E至图3G)，在栅极间隔件132下方、在半导体层120之间并且沿半导体层115的侧壁形成内部间隔件148’。内部间隔件148’将半导体层120彼此分隔开并且将最底部半导体层120与鳍部分105’分隔开。在图2D(图3E)中，实施蚀刻工艺，该蚀刻工艺选择性蚀刻由源极/漏极凹槽140暴露的半导体层115，而最少(至不)蚀刻半导体层120、鳍部分105’、伪栅极130A-130C、栅极间隔件132和/或隔离部件125。蚀刻工艺在半导体层120之间以及鳍部分105’和半导体层120之间形成间隙145。间隙145设置在栅极间隔件132下方，从而使得半导体层120悬置在栅极间隔件132下方并且通过间隙145彼此分隔开。在一些实施例中，间隙145至少部分延伸至伪栅极130A-130C下方。蚀刻工艺配置为横向蚀刻(例如，沿x方向和/或y方向)半导体层115。在所描绘的实施例中，蚀刻工艺减小了半导体层115沿x方向的长度。蚀刻工艺是干蚀刻、湿蚀刻、其它合适的蚀刻工艺或它们的组合。
在图2E(图3F)中，沉积工艺然后在多栅极器件100上方形成间隔件层148，包括在多栅极器件100的形成源极/漏极凹槽140的部件上方(例如，半导体层115、半导体层120和鳍部分105’)，诸如通过CVD、PVD、ALD、RPCVD、PECVD、HDPCVD、FCVD、HARP、LPCVD、ALCVD、APCVD、SACVD、MOCVD、镀、其它合适的方法或它们的组合。间隔件层148部分填充源极/漏极凹槽140。在所描绘的实施例中，沉积工艺配置为确保间隔件层148填充间隙145。在图2F(和与之对应的图3F)中，然后实施内部间隔件蚀刻，该内部间隔件蚀刻选择性蚀刻间隔件层148以形成填充间隙145的内部间隔件148’，而最少(至不)蚀刻半导体层120、鳍部分105’、伪栅极130A-130C、栅极间隔件132和/或隔离部件125。间隔件层148(以及因此内部间隔件148’)包括与半导体层120的材料、鳍部分105’的材料、隔离部件125的材料、伪栅极130A-130C的材料和/或栅极间隔件132的材料不同的的材料，以在内部间隔件蚀刻期间实现期望的蚀刻选择性。在一些实施例中，间隔件层148包括介电材料，该介电材料包括硅、氧、碳、氮、其它合适的材料或它们的组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅和/或碳氮氧化硅)。在一些实施例中，间隔件层148包括低k介电材料，诸如本文描述的那些。在一些实施例中，将掺杂剂(例如，p型掺杂剂和/或n型掺杂剂)引入介电材料中，从而使得间隔件层148包括掺杂的介电材料。内部间隔件蚀刻是干蚀刻、湿蚀刻、其它合适的蚀刻工艺或它们的组合。
转至图2F(图3G)和图2G(图3H)，方法10继续在源极/漏极凹槽140中形成外延源极/漏极结构150。例如，方法10包括：在框25中，在源极/漏极凹槽中外延生长未掺杂半导体层，诸如位于源极/漏极凹槽140中的未掺杂外延层152(图2F和图3G)；在框30中，在源极/漏极凹槽中的未掺杂半导体层上方外延生长第一掺杂半导体层，诸如位于源极/漏极凹槽140中的未掺杂外延层152上方的外延层154A和外延层154B(图2G和图3H)；以及在框35中，在源极/漏极凹槽中的第一掺杂半导体层上方外延生长第二掺杂半导体层，诸如分别位于源极/漏极凹槽140(图2G和图3H)中的外延层154A和外延层154B上方的外延层156A和外延层156B。第一掺杂半导体层，诸如外延层154A和外延层154B，具有第一掺杂剂浓度，并且第二掺杂半导体层，诸如外延层156A和外延层156B，具有大于第一掺杂剂浓度的第二掺杂剂浓度。方法10还可以包括在第二掺杂半导体层上方外延生长第三掺杂半导体层，诸如分别位于外延层156A和外延层156B上方的外延层158A和外延层158B(图2G和图3H)。控制(调整)未掺杂外延层152、外延层154A和外延层154B、外延层156A和外延层156B和/或外延层158A和外延层158B的外延生长以增强多栅极器件100的性能。在一些实施例中，控制外延源极/漏极结构150的各个层的外延生长以最大化由外延源极/漏极结构150施加至多栅极器件100的沟道区域(这里是半导体层120)的应变。在一些实施例中，最大化外延源极/漏极结构150中的外延层156A和外延层156B的体积和/或最大化外延源极/漏极结构150中的外延层156A和外延层156B的掺杂剂浓度增加了施加至多栅极器件100的沟道区域的应变。在一些实施例中，未掺杂外延层152和外延源极/漏极结构150之间的界面具有比外延源极/漏极结构的掺杂外延层和半导体衬底之间的界面更少(并且在一些实施例中没有)缺陷。因此，未掺杂外延层152在掺杂外延层(例如，外延层154A、外延层154B、外延层156B和/或外延层156B)和半导体衬底105之间提供缓冲，这可以减小多栅极器件100中的短沟道效应。在一些实施例中，如本文所描述，未掺杂外延层152和/或外延源极/漏极结构150的轮廓基于有源区域尺寸来调整以在优化性能(例如，驱动电流)的同时减轻短沟道效应。
在图2F(图3G)中，在源极/漏极凹槽140的底部部分中形成未掺杂或无意掺杂(UID)外延层152。未掺杂外延层152基本不含掺杂剂。未掺杂外延层152包括硅、锗、硅锗、其它合适的半导体材料或它们的组合。在所描绘的实施例中，未掺杂外延层152包括基本不含n型掺杂剂和p型掺杂剂的硅或基本不含n型掺杂剂和p型掺杂剂的硅锗。为了本发明的目的，具有小于约5×1018cm-3的掺杂剂浓度的半导体材料被认为是未掺杂的和/或UID。在一些实施例中，未掺杂外延层152具有约1×1018cm-3至约5×1018cm-3的掺杂剂浓度。未掺杂外延层152具有槽形结构并且物理接触半导体台面105P’、鳍部分105’和/或衬底105。例如，未掺杂外延层152具有在相对的侧壁区域152B之间横向和/或水平延伸的中心、基底区域152A，其中侧壁区域152B相对于中心、基底区域152A垂直延伸和/或向上突出，从而形成槽152’。在一些实施例中，槽152’具有梯形截面轮廓，其中槽152’具有基本平坦、线性和/或水平取向的底部(例如，由未掺杂外延层152的中心、基底区域152A形成)，其在相对的基本锥形、倾斜和/或垂直取向的侧壁(例如，由未掺杂外延层152的侧壁区域152B形成)之间延伸。在一些实施例中，槽形结构是U形结构，其中侧壁区域152B是U形结构的基本线性和/或基本垂直延伸的部分，并且中心、基底区域152A是U形结构的基本曲线和/或基本水平延伸的部分。在一些实施例中，槽形结构是V形结构，其中侧壁区域152B是V形结构的基本倾斜和/或基本垂直延伸的部分，并且中心、基底区域152A是V形结构的基本尖的部分。
因此，源极/漏极凹槽140的由半导体台面105P’、鳍部分105’和/或衬底105形成的底部部分具有由未掺杂外延层152部分填充的部分(“部分填充的底部部分”)以及由未掺杂外延层152填充的部分(“填充的底部部分”)。部分填充的底部部分具有沿z方向的高度h1，并且填充的底部部分具有沿z方向的高度h2。高度h1与槽152’至鳍部分105’和/或衬底105中的深度d1对应，其中深度d1在半导体台面105P’的顶面和未掺杂外延层152的顶面相对于半导体台面105P’的顶面的最低点之间。高度h1/深度d1也与源极/漏极凹槽140至鳍部分105’和/或衬底105中的剩余深度(d剩余)对应。例如，源极/漏极凹槽140至鳍部分105’和/或衬底105的剩余深度由深度d和高度h1之间的差给出(即，d剩余＝d-h1)。在一些实施例中，未掺杂外延层152沿z方向的最小厚度由高度h2给出，并且未掺杂外延层152沿z方向的最大厚度由高度h1和高度h2的总和给出。在一些实施例中，未掺杂外延层152具有设置在端部部分之间的中心部分，其中中心部分具有最小厚度并且端部部分具有最大厚度。在一些实施例中，中心部分和/或端部部分具有变化的厚度。例如，沿x方向从半导体台面105P’向中心部分移动，端部部分沿z方向可以具有从最大厚度减小至最小厚度的厚度或大于最小厚度但是小于最大厚度的厚度。在另一实例中，沿x方向从第一端部部分移动至第二端部部分，中心部分沿z方向可以具有厚度，该厚度从大于最小厚度但是小于第一端部部分处的最大厚度的厚度减小至中点处的最小厚度并且然后从中点处的最小厚度增加至大于最小厚度但是小于第二端部部分处的最大厚度的厚度。在这样的实施例中，中心部分可以具有曲线顶面。在一些实施例中，沿x方向从第一端部部分移动至第二端部部分，中心部分沿z方向具有基本均匀的厚度。在这样的实施例中，中心部分可以具有基本平坦、线性顶面。
控制高度h1/深度d1和高度h2以最大化半导体台面105P’的顶面下方的未掺杂外延层152的体积，同时最大化半导体台面105P’的顶面之上的外延源极/漏极结构150的随后形成的掺杂外延层(即，外延层156A和/或外延层156B)的体积。如果高度h1/深度d1太小(例如，小于或等于0nm)，则未掺杂外延层152可以突出至半导体台面105P’的顶面之上并且突出至外延源极/漏极结构150的旨在对沟道区域施加应变的部分(即，半导体层120)中，从而不期望地减小这样的应变。如果高度h1/深度d1太大(例如，大于约30nm)，则未掺杂外延层152的体积可能在半导体台面105P’的顶面下方太小和/或未掺杂外延层152沿半导体台面105P’的侧壁的厚度可能太薄，从而使得未掺杂外延层152在半导体台面105P’和外延源极/漏极结构150的掺杂外延层之间提供不足的缓冲，从而抵消未掺杂外延层152的SCE减小功能。在一些实施例中，高度h1/深度d1为约0nm至约30nm。小于约0nm的高度h1/深度d1可能导致未掺杂外延层152突出至半导体台面105P’的顶面之上并且突出至外延源极/漏极结构150的旨在对沟道区域施加应变的部分(即，半导体层120)中，并且从而减小这样的应变。大于约30nm的高度h1/深度d1可能导致未掺杂外延层152沿半导体台面105P’的侧壁的厚度太薄，从而使得未掺杂外延层152在半导体台面105P’和外延源极/漏极结构150的掺杂外延层之间提供不足的缓冲，从而抵消未掺杂外延层152的SCE减小功能。
本文的外延源极/漏极制造技术基于有源区域尺寸来调整高度h1和高度h2，其中基于有源区域尺寸调整高度h1和高度h2可以减小(并且在一些实施例中，消除)小有源区域器件和/或大有源区域器件所经历的SCE，同时优化小有源区域器件和/或大有源区域器件的性能。在一些实施例中，高度h1和高度h2通过用于形成未掺杂外延层152的工艺来调整。在一些实施例中，高度h1和高度h2由于通过调整源极/漏极蚀刻获得的源极/漏极凹槽140的轮廓而调整。例如，转至图4B，对于多栅极器件S(即，小有源区域器件)，高度h1等于高度H3并且高度h2等于高度H4，对于多栅极器件L(即，大有源区域器件)，高度h1等于高度H5，并且高度h2等于高度H6，高度H3小于高度H4(H3<H4)，高度H5小于高度H6(H5<H6)，并且高度H3小于高度H5(H3<H5)。换句话说，多栅极器件S中的鳍部分105’和/或衬底105中的源极/漏极凹槽140的剩余深度小于多栅极器件L中的鳍部分105’和/或衬底105中的源极/漏极凹槽140的剩余深度。因此，通过基于如图4A中所做的有源区域尺寸调整源极/漏极凹槽140的源极/漏极轮廓(例如，提供不同的源极/漏极深度和/或不同的高度比率)和/或基于如图4B中所做的有源区域尺寸调整未掺杂外延层152的轮廓(例如，提供不同高度/深度和/或高度比率的未掺杂外延层152)，所公开的外延源极/漏极制造方法基于有源区域尺寸优化未掺杂外延层152(即，用于小有源区域器件的较小深度以及用于大有源区域器件的较大深度)。
在一些实施例中，高度H3为约0nm至约10nm。在一些实施例中，高度H3与高度H4的比率为约0.05至约0.3。小于0nm的高度H3和/或小于0.05的高度H3与高度H4的比率可能导致未掺杂外延层152突出至半导体台面105P’的顶面之上并且突出至外延源极/漏极结构150的旨在对沟道区域施加应变的部分(即，半导体层120)中，并且从而不期望地减小这样的应变。大于10nm的高度H3和/或大于0.03的高度H3与高度H4的比率可能导致源极/漏极凹槽140中未掺杂外延材料的最少沉积和/或沿半导体台面105P’的侧壁的未掺杂外延层152的厚度太薄，从而使得未掺杂外延层152在半导体台面105P’和外延源极/漏极结构150的掺杂外延层之间提供不足的缓冲，从而抵消未掺杂外延层152的SCE减小功能。
在一些实施例中，高度H5为约10nm至约30nm。在一些实施例中，高度H5与高度H6的比率为约0.1至约0.5。小于10nm的高度H5和/或小于0.1的高度H5与高度H6的比率可能导致未掺杂外延层152突出至半导体台面105P’的顶面之上并且突出至外延源极/漏极结构150的旨在对沟道区域施加应变的部分(即，半导体层120)中，并且从而不期望地减小这样的应变。大于30nm的高度H5和/或大于0.5的高度H5与高度H6的比率可能导致源极/漏极凹槽140中的未掺杂外延材料的最少沉积和/或未掺杂外延层152沿半导体台面105P’的侧壁的厚度太薄，从而使得未掺杂外延层152在半导体台面105P’和外延源极/漏极结构150的掺杂外延层之间提供不足的缓冲，从而抵消未掺杂外延层152的SCE减小功能。
在一些实施例中，未掺杂外延层152通过选择性外延生长(SEG)工艺来形成，该选择性外延生长工艺从半导体表面(例如，半导体台面105P’、鳍部分105’、衬底105和/或半导体层120)选择性沉积(生长)半导体材料(例如，硅或硅锗)，同时限制(或防止)半导体材料从介电表面和/或非半导体表面(例如，内部间隔件148’、伪栅极130A-130C、栅极间隔件132’和/或隔离部件125)生长。例如，硅和/或锗从半导体层120生长但是不从半导体台面105P’、鳍部分105’、衬底105和/或半导体层120生长。在一些实施例中，SEG工艺是将含硅前体和/或含锗前体和载气引入工艺室的选择性CVD工艺，其中含硅前体和/或含锗前体与半导体台面105P’、鳍部分105’、衬底105和/或半导体层120相互作用以形成未掺杂外延层152。含硅前体包括硅烷(SiH4)、乙硅烷(Si2H6)、二氯硅烷(SiH2Cl2)(DCS)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)、其它合适的含硅前体或它们的组合。含锗前体包括锗烷(GeH4)、二锗烷(Ge2H6)、四氯化锗(GeCl4)、二氯化锗(GeCl2)、其它合适的含锗前体或它们的组合。载气可以是惰性气体，诸如含氢气体(例如，H2)、含氩气体(例如，Ar)、含氦气体(例如，He)、含氮气体(例如，N2)、含氙气体、其它合适的惰性气体或它们的组合。虽然可以调节(调整)选择性CVD工艺的各个参数以确保含硅前体和/或含锗前体成核并且从半导体表面选择性生长和/或从半导体表面更快生长，一些硅和/或锗材料可能在介电表面和/或非半导体表面上成核并且生长。为了防止或限制这样的生长，选择性CVD工艺可以进一步将含蚀刻剂前体引入工艺室中，该含蚀刻剂前体可以与多栅极器件100的介电表面和/或非半导体表面(例如，隔离部件125、伪栅极130A-130C、栅极间隔件132和/或内部间隔件148’)相互作用。含蚀刻剂前体包括氯(Cl2)、氯化氢(HCl)、可以促进期望的半导体材料(例如，硅和/或锗)生长选择性的其它含蚀刻剂前体或它们的组合。因为在介电表面和/或非半导体表面上和从介电表面和/或非半导体表面生长硅和/或锗材料(如果有的话)与在半导体表面上和从半导体表面生长硅和/或锗材料(其很可能是连续的并且合并)相比在很大程度上是不连续和离散的，所以含蚀刻剂前体可以比从半导体表面去除硅和/或锗材料更快地从介电表面和/或非半导体表面去除任何硅和/或锗材料。因此，选择性CVD工艺同时沉积并且蚀刻半导体材料，但是配置为具有大于蚀刻速率的沉积速率以确保半导体材料的净沉积。在一些实施例中，含蚀刻剂前体防止半导体材料在介电表面和/或非半导体表面上的任何成核。因为外延层152是未掺杂的，所以在选择性CVD工艺和/或其它SEG工艺期间没有将含掺杂剂前体引入工艺室中。
可以调整各个沉积参数以在半导体表面上选择性沉积半导体材料，诸如沉积气体成分、载气成分、沉积气体流速、载气流速、沉积时间、沉积压力、沉积温度、源功率、RF偏置电压、DC偏置电压、RF偏置功率、DC偏置功率、其它合适的沉积参数或它们的组合。在一些实施例中，当形成未掺杂外延层152时，多栅极器件100暴露于包括DCS和/或SiH4(含硅前体)、H2(载体前体)和HCl(含蚀刻剂前体)的沉积混合物。在一些实施例中，选择性CVD工艺实施约600℃至约750℃的沉积温度。在一些实施例中，选择性CVD工艺实施约10Torr至约100Torr的沉积压力。在一些实施例中，选择性CVD工艺配置为自底向上的沉积工艺(即，从源极/漏极凹槽140的底部至顶部)，从而使得未掺杂外延层152从半导体台面105P’、鳍部分105’和/或衬底105生长，但是不从半导体层120生长。在一些实施例中，在选择性CVD工艺之后实施蚀刻工艺以去除可能已经形成在半导体层120上的半导体材料(例如，硅和/或锗)。沉积后蚀刻包括干蚀刻、湿蚀刻、其它合适的蚀刻工艺或它们的组合。可以调整各个蚀刻参数以选择性蚀刻半导体材料，而最少(至不)蚀刻内部间隔件148’、伪栅极130A-130C、栅极间隔件132和/或隔离部件125，诸如蚀刻气体成分、载气成分、蚀刻气体流速、载气流速、蚀刻时间、蚀刻压力、蚀刻温度、源功率、RF偏置电压、DC偏置电压、RF偏置功率、DC偏置功率、其它合适的蚀刻参数或它们的组合。例如，为沉积后蚀刻选择蚀刻剂，该蚀刻剂可以以比内部间隔件148’、伪栅极130A-130C、栅极间隔件132和/或隔离部件125的材料(例如，介电材料，诸如氧化硅和/或多晶硅材料)高的速率去除半导体材料，诸如硅和/或锗，(即，蚀刻剂相对于半导体材料具有高蚀刻选择性)。在一些实施例中，后沉积蚀刻是实施含氯蚀刻气体(例如，HCl)和含氢载气(例如，H2)的干蚀刻。在一些实施例中，后沉积蚀刻实施约200标准立方厘米每分钟(sccm)至约500sccm的HCl流速。
选择性CVD工艺和沉积后蚀刻“原位”实施。例如，选择性CVD工艺和沉积后蚀刻在相同的工艺室中实施，诸如CVD工具的工艺室，从而使得其上制造有多栅极器件100的工件(晶圆)保持在真空条件下。因此，“原位”通常也指在不将晶圆暴露于诸如氧的外部环境(例如，IC处理系统外部)的情况下对工件实施各种工艺。因此，实施选择性CVD工艺和沉积后蚀刻可以最小化(或消除)在工艺期间暴露于氧和/或其它外部环境。
相反，用于形成未掺杂外延层152的选择性CVD工艺和用于形成外延源极/漏极结构150的掺杂外延层(即，外延层154A、外延层154B、外延层156A、外延层156B、外延层158A和/或外延层158B)的外延生长工艺“异位”实施。例如，外延源极/漏极结构150的未掺杂外延层152和外延源极/漏极结构150的掺杂外延层在不同的工艺室中实施，诸如CVD工具的不同工艺室，从而使得其上制造有多栅极器件100的工件(晶圆)在形成未掺杂外延层152和掺杂外延层之间不保持在真空条件下。例如，当工件从一个工艺室(例如，用于沉积未掺杂外延层152)转移至另一工艺室(例如，用于沉积掺杂外延层)时，真空条件可能被破坏。因此，“异位”通常也指对工件实施各种工艺，其中晶圆可能在工艺之间暴露于诸如氧气的外部环境(例如，IC处理系统外部)。
在图2G(图3H)中，在未掺杂外延层152上方形成外延层154A和外延层154B。外延层154A和外延层154B沿源极/漏极凹槽140的侧壁和底部设置并且部分填充源极/漏极凹槽140。外延层154A和外延层154B物理接触外延层152、半导体台面105P’、半导体层120和/或内部间隔件148’。外延层154A和外延层154B是具有离散并且分隔开的侧壁外延部分和底部外延部分的不连续外延层。侧壁外延部分设置在半导体层120的侧壁上，并且相邻半导体层120上的侧壁外延部分彼此不连接。在一些实施例中，诸如所描绘，侧壁外延部分包裹相应的半导体层120并且延伸至相应的半导体层120的顶部和/或底部上方。底部外延部分设置在未掺杂外延层152的顶部上并且底部外延部分不连接到侧壁外延部分。在一些实施例中，诸如所描绘，底部外延部分物理接触半导体台面105P’的顶面的未由未掺杂外延层152覆盖的部分，诸如半导体台面105P’的顶面的在最底部的内部间隔件148’和未掺杂外延层152之间延伸的部分。
底部外延部分具有沿z方向的厚度t1(即，底部厚度)，并且侧壁外延部分具有沿x方向的厚度t2(即，侧壁厚度)。厚度t1小于未掺杂外延层152的高度h2。在所描绘的实施例中，厚度t1大于高度h1，底部外延部分填充槽150’，并且底部外延部分突出至半导体台面105P’的顶面之上。在一些实施例中，厚度t1小于高度h1，底部外延部分不填充槽150’，并且源极/漏极凹槽140仍然在半导体台面105P’的顶面下方延伸。在一些实施例中，厚度t1约等于高度h1并且底部外延部分填充槽150’但是不突出至半导体台面105P’的顶面之上。在一些实施例中，厚度t1为约10nm至约20nm。在一些实施例中，厚度t2为约2nm至约10nm。控制厚度t1和厚度t2以最大化外延源极/漏极结构150中随后形成的外延层156A和外延层156B的体积。如果厚度t1和/或厚度t2太厚(例如，分别大于约20nm和/或大于约10nm)，则外延源极/漏极结构150中的外延层156A和/或外延层156B的体积可能太小并且对多栅极器件100的沟道区域(即，半导体层120)提供不足的应变。如果厚度t1和/或厚度t2太薄(例如，分别小于约10nm和/或小于约2nm)，则外延层154A和/或外延层154B可能提供不足以随后分别形成外延层156A和外延层156B的生长表面。在一些实施例中，在未掺杂外延层152具有与外延层156A和/或外延层156B不同的晶格常数和/或不同的晶格结构的情况下，外延层154A和/或外延层154B可以用作缓冲层。例如，外延层154A的晶格常数和/或晶格结构可以逐渐从类似于未掺杂外延层152的晶格常数和/或晶格结构变化为类似于外延层156A的晶格常数和/或晶格结构，和/或外延层154B的晶格常数和/或晶格结构可以逐渐从类似于未掺杂外延层152的晶格常数和/或晶格结构变化为类似于外延层156B的晶格常数和/或晶格结构。
外延层156A和外延层156B分别形成在外延层154A和外延层154B上方，以填充源极/漏极凹槽140。外延层156A和外延层156B分别通过外延层154A和外延层154B的侧壁外延部分与半导体层120分隔开但是不与内部间隔件148’分隔开。在所描绘的实施例中，外延层156A和外延层156B分别包裹外延层154A和外延层154B，并且物理接触内部间隔件148’。在一些实施例中，外延层154A和/或外延层154B的侧壁外延部分至少部分在内部间隔件148’上方延伸，从而使得外延层154A和外延层154B分别将外延层156A和外延层156B的部分与内部间隔件148’分隔开。外延层156A和外延层156B分别通过外延层154A和外延层154B的底部外延部分进一步与未掺杂外延层152分隔开。外延层156A和外延层156B具有沿z方向的厚度t3和沿x方向的厚度t4。厚度t3大于外延层154A和外延层154B的底部外延部分的厚度t1并且大于未掺杂外延层152的高度h2。在一些实施例中，厚度t3为约40nm至约100nm。在一些实施例中，厚度t4为约20nm至约60nm。在所描绘的实施例中，在外延层154A和外延层154B填充槽150’的情况下，外延层156A和外延层156B设置在半导体台面105P’的顶面之上。在一些实施例中，在外延层154A和外延层154B不填充槽150’的情况下，外延层156A和外延层156B填充槽150’的剩余部分并且在半导体台面105P’的顶面下方延伸。在一些实施例中，在外延层154A和外延层154B的厚度t1约等于高度h1的情况下，外延层156A和外延层156B可以延伸至约半导体台面105P’的顶面。
外延层158A和外延层158B分别形成在外延层156A和外延层156B上方。外延层158A和外延层158B可以称为覆盖层。在一些实施例中，外延层158A和外延层158B在随后的工艺(诸如与制造源极/漏极接触件相关的工艺)期间用作分别保护外延层156A和外延层156B(即，外延源极/漏极结构150的重掺杂部分)的覆盖层。外延层158A和外延层158B分别物理接触外延层156A和外延层156B，并且在所描绘的实施例中，分别覆盖层156A和外延层156B的顶面。外延层158A和外延层158B进一步在相邻伪栅极130A-130C的栅极间隔件132之间延伸并且物理接触相邻伪栅极130A-130C的栅极间隔件132。在一些实施例中，外延层158A和外延层158B进一步物理接触最顶部半导体层120的未由外延层154A和/或外延层156A以及外延层154B和/或外延层156B分别覆盖的部分。外延层158A和外延层158B具有沿z方向的厚度t5和沿x方向的厚度t6。在一些实施例中，厚度t5为约10nm至约30nm。在所描绘的实施例中，因为外延层156A和外延层156B具有凹进的顶面并且因此不填充源极/漏极凹槽140，所以外延层158A和外延层158B填充源极/漏极凹槽140的剩余部分并且在最顶部半导体层120的顶面下方延伸。在这样的实施例中，厚度t5由沿z方向的厚度t7(其与外延层158A和外延层158B的位于最顶部半导体层120的顶面下方的底部外延部分的厚度对应)和沿z方向的厚度t8(其与外延层158A和外延层158B的位于最顶部半导体层120的顶面之上的顶部外延部分的厚度对应)的总和给出。在一些实施例中，厚度t8为约1nm至约15nm。在所描绘的实施例中，厚度t6分别与外延层156A和外延层156B的厚度t4大约相同。在一些实施例中，厚度t6为约20nm至约60nm。在一些实施例中，当沿z方向向衬底105移动时，厚度t6变化。例如，厚度t6从最大厚度减小至最小厚度。在一些实施例中，顶部外延部分的厚度t6是基本均匀的并且是最大厚度，并且底部外延部分的厚度t6从小于最大厚度的厚度减小至最小厚度。在一些实施例中，顶部外延部分的厚度t6从小于最大厚度的厚度增大至最大厚度。
厚度t8与外延层158A和外延层158B在最顶部半导体层120的顶面之上的高度对应，其可以称为外延源极/漏极结构150的凸起高度。转至图4C，本发明设想基于有源区域尺寸调整厚度t8(即，外延源极/漏极结构150的凸起高度)。在一些实施例中，厚度t8通过用于形成外延层158A和外延层158B(在图4C中共同表示为外延层158)的工艺来调整。在一些实施例中，厚度t8由于源极/漏极凹槽140的轮廓通过调整源极/漏极蚀刻和/或调整外延层156A和外延层156B(在图4C中统称为外延层156)、外延层154A和外延层154B(在图4C中统称为外延层154)和/或未掺杂外延层152的外延生长来实现而调整。应该指出，与图2G相反，当沉积时，外延层154沿源极/漏极凹槽140的侧壁和底部连续(即，不间断)延伸。在这样的实施例中，外延层154将外延层156与半导体层120、内部间隔件148’和未掺杂外延层152分隔开，从而使得外延层156不物理接触半导体层120、内部间隔件148’或未掺杂外延层152。
在图4C中，对于多栅极器件S(即，小有源区域器件)，厚度t8等于高度H7，对于多栅极器件L(即，大有源区域器件)，厚度t8等于高度H8，并且高度H7小于高度H8(H7<H8)。换句话说，多栅极器件S中的外延源极/漏极结构150的凸起高度小于多栅极器件L中的外延源极/漏极结构150的凸起高度。在一些实施例中，高度H7为约1nm至约5nm。在一些实施例中，高度H8为约5nm至约15nm。高度H7与高度H8的比率(即，凸起高度比率＝H7/H8)小于约1。在一些实施例中，凸起高度比率为约0.2至约0.7，其中小于0.2的凸起高度比率可以提供具有小于期望凸起高度的外延源极/漏极结构150的大有源区域器件，并且因此阻止大有源区域器件的性能优化，而大于0.7的凸起高度比率可以提供具有大于期望凸起高度的外延源极/漏极结构150的小有源区域器件，并且因此阻止小有源区域器件的性能优化。因此，通过基于如图4A中所做的有源区域尺寸修改源极/漏极凹槽140的源极/漏极轮廓(例如，在小有源区域和大有源区域中提供不同的源极/漏极深度和/或不同的高度比率)和/或如图4B中所做的那样形成未掺杂外延层152，所公开的外延源极/漏极制造方法可以基于有源区域尺寸优化用于外延源极/漏极结构150的凸起高度(即，用于小有源区域器件的较小凸起高度以及用于大有源区域器件的较大凸起高度)。
返回图2G(图3H)，外延层154A和外延层156A包括相同的半导体材料但是具有不同的成分浓度。半导体材料可以包括硅、锗、硅锗、其它合适的半导体材料或它们的组合。在所描绘的实施例中，在晶体管区域106A是p型晶体管区域的情况下，外延层154A和外延层156A包括p掺杂的硅锗，但是具有不同的p型浓度。例如，外延层154A的p型掺杂剂浓度小于外延层156A的p型掺杂剂浓度。在一些实施例中，外延层154A具有约1×1020cm-3至约5×1020cm-3的p型掺杂剂浓度(例如，硼浓度)，并且外延层156A具有约5×1020cm-3至约2×1021cm-3的p型掺杂剂浓度(例如，硼浓度)。在一些实施例中，外延层154A具有约0.2at％至约1at％的p型掺杂剂浓度，并且外延层156A具有约1at％至约4at％的p型掺杂剂浓度。在一些实施例中，外延层154A和外延层156A还具有不同的锗浓度。例如，外延层156A的锗浓度大于外延层154A的锗浓度。在进一步所描述的实施例中，半导体层120在晶体管区域106A中可以包括锗，并且外延层154A中的锗浓度与半导体层120中的锗浓度大约相同。例如，晶体管区域106A中的外延层154A和半导体层120可以具有约25at％的锗浓度。本发明考虑了外延层154A和外延层156A具有相同或不同掺杂剂浓度的不同半导体材料的实施例。
外延层154B和外延层156B包括相同的半导体材料但是具有不同的成分浓度。半导体材料可以包括硅、锗、硅锗、其它合适的半导体材料或它们的组合。在所描绘的实施例中，在晶体管区域106B是n型晶体管区域的情况下，外延层154B和外延层156B包括n掺杂硅但是具有不同的n型浓度。例如，外延层154B的n型掺杂剂浓度小于外延层156B的n型掺杂剂浓度。在一些实施例中，外延层154B具有约1×1020cm-3至约5×1020cm-3的n型掺杂剂浓度(例如，磷浓度或砷浓度)，并且外延层156B具有约5×1020cm-3至约2×1021cm-3的n型掺杂剂浓度(例如，磷浓度或砷浓度)。在一些实施例中，外延层154B具有约0.2at％至约1at％的n型掺杂剂浓度，并且外延层156B具有约1at％至约4at％的n型掺杂剂浓度。在一些实施例中，外延层154B和外延层156B还具有不同的硅浓度。在一些实施例中，外延层154B和/或外延层156B基本不含锗(即，锗浓度为约0at％)。本发明考虑了外延层154B和外延层156B具有相同或不同掺杂剂浓度的不同半导体材料的实施例。
外延层158A和外延层158B包括半导体材料，诸如硅、锗、硅锗、其它合适的半导体材料或它们的组合。在所描绘的实施例中，在晶体管区域106A是p型晶体管区域并且晶体管区域106B是n型晶体管区域的情况下，外延层158A包括p掺杂硅锗并且外延层158B包括n掺杂硅。在一些实施例中，外延层158A具有约1×1021cm-3至约3×1021cm-3的p型掺杂剂浓度(例如，硼浓度)，并且外延层158B具有约1×1021cm-3至约3×1021cm-3的n型掺杂剂浓度(例如，磷浓度或砷浓度)。在一些实施例中，外延层158A具有约1at％至约6at％的p型掺杂剂浓度，并且外延层158B具有约1at％至约6at％的n型掺杂剂浓度。掺杂外延层158A和外延层158B(诸如本文所提供的)可以减小源极/漏极接触电阻(RCSD)(即，对外延源极/漏极结构150和随后形成的源极/漏极接触件之间的电流流动的电阻)。在一些实施例中，外延层158A和外延层158B的掺杂剂浓度分别大于外延层156A和外延层156B的掺杂剂浓度。在一些实施例中，外延层158A和/或外延层158B的掺杂剂浓度分别等于外延层156A和外延层156B的掺杂剂浓度。在一些实施例中，诸如所描绘，外延层158A和/或外延层158B的掺杂剂浓度分别小于外延层156A和外延层156B的掺杂剂浓度。在一些实施例中，外延层158A和/或外延层158B基本不含掺杂剂(例如，未掺杂的和/或UID)。
外延层154A和外延层154B可以从半导体层120和未掺杂外延层152生长；外延层156A和外延层156B可以分别从外延层154A和外延层154B生长；并且外延层158A和外延层158B可以分别从外延层156A和外延层156B生长。外延层154A、外延层154B、外延层156A、外延层156B、外延层158A和/或外延层158B可以通过实施CVD沉积技术(例如，气相外延(VPE)、超高真空CVD(UHV-CVD)、LPCVD和/或PECVD)、分子束外延、其它合适的SEG工艺或它们的组合的外延工艺来形成。外延工艺可以使用与衬底105、鳍部分105’、半导体层120、未掺杂外延层152、外延层154A、外延层154B、外延层156A和/或外延层156B的成分相互作用的气体和/或液体前体。在一些实施例中，调整外延生长条件，诸如外延生长前体、外延生长温度、外延生长时间、外延生长压力和/或其它合适的外延生长参数，以在半导体表面上实现外延生长，而在介电表面和/或非半导体表面上最少(至不)生长。在一些实施例中，外延层154A、外延层154B、外延层156A、外延层156B、外延层158A和/或外延层158B在沉积期间通过将掺杂剂添加至外延工艺的源材料来掺杂。在一些实施例中，外延层154A、外延层154B、外延层156A、外延层156B、外延层158A和/或外延层158B在沉积工艺之后通过离子注入工艺来掺杂。在一些实施例中，实施退火工艺以激活多栅极器件100的外延层154A、外延层154B、外延层156A、外延层156B、外延层158A、外延层158B和/或其它源极/漏极区域(诸如HDD区域和/或LDD区域)中的掺杂剂。
在所描绘的实施例中，外延层154A、外延层154B、外延层156A、外延层156B、外延层158A和外延层158B通过相应的SEG工艺来形成。在一些实施例中，SEG工艺是将含硅前体和/或含锗前体和载气引入工艺室中的选择性CVD工艺，诸如远程等离子体CVD(RPCVD)工艺，其中含硅前体和/或含锗前体与多栅极器件100的半导体表面相互作用以分别形成外延层154A、外延层154B、外延层156A、外延层156B、外延层158A和外延层158B。含硅前体包括SiH4、Si2H6、DCS、SiHCl3、SiCl4、其它合适的含硅前体或它们的组合。含锗前体包括GeH4、Ge2H6、GeCl4、GeCl2、其它合适的含锗前体或它们的组合。载气可以是惰性气体，诸如H2。在一些实施例中，选择性CVD工艺将含掺杂剂前体引入工艺室中以促进外延层154A、外延层154B、外延层156A、外延层156B、外延层158A和/或外延层158B的原位掺杂。含掺杂剂前体包括硼(例如，B2H6)、磷(例如，PH3)、砷(例如，AsH3)、其它合适的含掺杂剂前体或它们的组合。在一些实施例中，选择性CVD工艺将含蚀刻剂前体引入工艺室中以防止或限制硅材料和/或锗材料在介电表面和/或非半导体表面上生长，如本文所描述。在这样的实施例中，调整选择性CVD工艺的参数以确保半导体材料在半导体表面上的净沉积。含蚀刻剂前体包括Cl2、HCl、可以促进期望的半导体材料(例如，硅和/或锗)生长选择性的其它含蚀刻剂前体或它们的组合。
在一些实施例中，当形成外延层154A、外延层156A和/或外延层158A时，多栅极器件100暴露于沉积气体，该沉积气体包括GeH4(含锗前体)、DCS(含硅前体)、H2(载体前体)、B2H6(含掺杂剂前体)和HCl(含蚀刻剂前体)。在一些实施例中，当形成外延层154B、外延层156B和/或外延层158B时，多栅极器件100暴露于沉积气体，该沉积气体包括DCS(含硅前体)、H2(载体前体)、PH3和/或AsH3(含掺杂剂前体)和HCl(含蚀刻剂前体)。在一些实施例中，当形成外延层154A、外延层156A和/或外延层158A时，多栅极器件100暴露于沉积气体，该沉积气体包括GeH4(含锗前体)、H2(载体前体)、B2H6(含掺杂剂前体)和HCl(含蚀刻剂前体)。在一些实施例中，当形成外延层154B、外延层156B和/或外延层158B时，多栅极器件100暴露于沉积气体，该沉积气体包括SiH4(含硅前体)、H2(载体前体)、PH3和/或AsH3(含掺杂剂前体)和HCl(含蚀刻剂前体)。在一些实施例中，当形成外延层156A和/或外延层156B(它们在外延源极/漏极结构150中具有外延层的最高体积和最高掺杂剂浓度)时，调整蚀刻速率和沉积速率以从最顶层半导体层120的顶面，特别是最顶部半导体层120的顶面的与多栅极器件100的栅极结构(即，栅极间隔件132和伪栅极130)直接相邻的部分提供掺杂半导体材料的至少部分去除(蚀刻)。在这样的实施例中，从最顶部半导体层120的顶面的与多栅极器件100的栅极结构直接相邻的部分去除重掺杂半导体材料可以减少掺杂剂从外延源极/漏极结构150扩散至随后形成的金属栅极中。在进一步这样的实施例中，外延层158A和外延层158B(它们可以分别具有比外延层156A和外延层156B低的掺杂剂浓度)物理接触最顶部半导体层120的顶面的与多栅极器件100的栅极结构直接相邻的部分。
用于不同类型晶体管(例如，NMOS和PMOS)的外延源极/漏极结构150的掺杂外延层可以在不同的工艺室中形成。在一些实施例中，晶体管区域106A(例如，形成多栅极器件100的p型晶体管的地方)中的外延源极/漏极结构150的外延层154A、外延层156A和/或外延层158A在第一CVD工艺室(或工具)中形成，并且晶体管区域106B(例如，形成多栅极器件100的n型晶体管的地方)中的外延源极/漏极结构150的外延层154B、外延层156B和/或外延层158B在第二CVD工艺室中形成。在一些实施例中，掺杂外延源极/漏极形成是循环光刻/沉积工艺。例如，掺杂外延源极/漏极形成可以包括：实施第一光刻工艺以形成覆盖晶体管区域106A并且暴露晶体管区域106B的第一掩蔽层；实施第一沉积顺序以形成外延层154A、外延层156A和/或外延层158A；去除第一掩蔽层；实施第二光刻工艺以形成暴露晶体管区域106A并且覆盖晶体管区域106B的第二掩蔽层；实施第二沉积顺序以形成外延层154B、外延层156B和/或外延层158B；以及去除第二掩蔽层。
在一些实施例中，第一沉积顺序是依次实施以形成外延层154A、外延层156A和/或外延层158A的的三个单独的沉积步骤，和/或第二沉积顺序是依次实施以形成外延层154B、外延层156B和/或外延层158B的三个单独的沉积步骤。在这样的实施例中，可以在每个沉积步骤之间暂停沉积，例如，通过在沉积步骤之间停止沉积气体流入工艺室中。在一些实施例中，在实施随后沉积步骤之前，在每个沉积步骤之间实施净化工艺，该净化工艺从工艺室去除先前沉积步骤的沉积气体及其任何副产物。在一些实施例中，第一沉积顺序是具有用于形成外延层154A、外延层156A和/或外延层158A的三组不同沉积条件的一个连续沉积工艺和/或第二沉积顺序是具有用于形成外延层154B、外延层156B和/或外延层158B的三组不同沉积条件的一个连续沉积工艺。沉积条件可包括含硅前体流量和/或浓度、含锗前体流量和/或浓度、含掺杂剂前体流量和/或浓度、含蚀刻剂前体流量和/或浓度、沉积压力、沉积时间、沉积温度、其它沉积参数和/或它们的组合。例如，含硅前体、含锗前体、含掺杂剂前体和/或含蚀刻剂前体可以在蚀刻顺序期间连续流入工艺室中，但是对于每个沉积阶段，含硅前体、含锗前体、含掺杂剂前体和/或含蚀刻剂前体的浓度和/或流速可以不同(即，分别沉积外延层154A/外延层154B、外延层156A/外延层156B和外延层158A/外延层158B)。对于每个沉积阶段，沉积压力、沉积时间、沉积温度和/或其它沉积参数可以不同。
本发明考虑了在晶体管区域106A和晶体管区域106B中具有不同配置和/或不同截面轮廓的外延源极/漏极结构150。例如，外延层154A的底部外延部分的厚度t1可以与(例如，大于)外延层154B的底部外延部分的厚度t1不同和/或外延层154A的侧壁外延部分的厚度t2可以与(例如，大于)外延层154B的侧壁外延部分的厚度t2不同。在另一实例中，在晶体管区域106A中，外延层154A的底部外延部分连接至外延层154A的最底部侧壁外延部分，而在晶体管区域106B中，外延层154B的底部外延部分不连接至外延层154B的最底部侧壁外延部分。在这样的实施例中，外延层156A物理接触最底部的内部间隔件148’，而外延层156B不物理接触最底部的内部间隔件148’。在又一实例中，外延层154A的侧壁外延部分可以大于外延层154B的侧壁外延部分，从而使得外延层154A的相邻侧壁外延部分之间的间隙小于外延层154B的相邻侧壁外延部分之间的间隙。在又一实例中，外延层154A和外延层154B具有不同的形状和/或外延层156A和外延层156B具有不同的形状。在又一实例中，外延层156A的厚度t3和/或厚度t4可以与外延层156B的厚度t3和/或厚度t4不同。在又一实例中，外延层156A和外延层156B具有不同的顶面配置。例如，外延层156A的凹进的顶面可以浅于外延层156B的凹进的顶面，从而使得在形成外延层156A和外延层156B之后，晶体管区域106A中的源极/漏极凹槽140的剩余深度小于晶体管区域106B中的源极/漏极凹槽140的剩余深度。在这样的实施例中，外延层158B将在最顶部半导体层120的顶面下方比外延层158A延伸更远，从而使得外延层158B的厚度t7大于外延层158A的厚度t7。在又一实例中，外延层158A的厚度t5、厚度t6、厚度t7和/或厚度t8可以与外延层158B的厚度t5、厚度t6、厚度t7和/或厚度t8不同。在又一实例中，外延层158A和外延层158B具有不同的形状。
转至图2H(和与之对应的图3I)，多栅极器件100可以经历进一步工艺。例如，在多栅极器件100上方形成介电层170(例如，接触蚀刻停止层(CESL)和层间介电(ILD)层)，并且实施CMP工艺和/或其它平坦化工艺直至到达(暴露)伪栅极130A-130C的顶部(或顶面)。介电层170设置在外延源极/漏极结构150上方和相邻栅极间隔件132之间。介电层170通过CVD、PVD、ALD、RPCVD、PECVD、HDPCVD、FCVD、HARP、LPCVD、ALCVD、APCVD、SACVD、MOCVD、其它合适的方法或它们的组合来形成。在一些实施例中，ILD层通过FCVD、HARP、HDPCVD或它们的组合来形成。在一些实施例中，平坦化工艺去除伪栅极130A-130C的硬掩模以暴露伪栅极130A-130C的下面的伪栅电极，诸如多晶硅栅电极。ILD层包括介电材料，该介电材料包括例如氧化硅、碳掺杂的氧化硅、氮化硅、氮氧化硅、TEOS-形成的氧化物、PSG、BSG、BPSG、FSG、
Figure BDA0003675733510000341
(加利福尼亚州圣克拉拉的应用材料)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、基于BCB的介电材料、丝(密歇根州米德兰陶氏化学公司)、聚酰亚胺、其它合适的介电材料或它们的组合。在一些实施例中，ILD层包括具有比二氧化硅的介电常数(例如，k＜3.9)小的介电常数的介电材料。在一些实施例中，ILD层包括具有小于约2.5的介电常数的介电材料(即，极低k(ELK)介电材料)，诸如SiO2(例如，多孔二氧化硅)、碳化硅(SiC)和/或碳掺杂的氧化物(例如，基于SiCOH的材料(具有例如Si-CH3键))，它们的每个都调整/配置为表现出小于约2.5的介电常数。ILD层可以包括具有多种介电材料的多层结构。CESL包括与ILD层不同的材料，诸如与ILD层的介电材料不同的介电材料。例如，在ILD层包括介电材料的情况下，该介电材料包括硅和氧并且具有大约小于二氧化硅的介电常数的介电常数，CESL可以包括硅和氮，诸如氮化硅或氮氧化硅。
然后实施栅极替换工艺以分别利用栅极堆叠件160A、栅极堆叠件160B和栅极堆叠件160C替换伪栅极130A-130C。例如，去除伪栅极130A-130C以形成暴露半导体层堆叠件110的沟道区域(例如，半导体层120和半导体层115)的栅极开口(形成在栅极间隔件132和/或内部间隔件148’之间)。在一些实施例中，实施蚀刻工艺，该蚀刻工艺相对于介电层170、栅极间隔件132、内部间隔件148’、半导体层115和/或半导体层120选择性去除伪栅极130A-130C。换句话说，蚀刻工艺基本去除伪栅极130A-130C，但是不去除或基本不去除介电层170、栅极间隔件132、内部间隔件148’、半导体层115和/或半导体层120。蚀刻工艺是干蚀刻、湿蚀刻、其它合适的蚀刻工艺或它们的组合。在一些实施例中，蚀刻工艺使用图案化掩模层作为蚀刻掩模，其中图案化掩模层覆盖介电层170和/或栅极间隔件132，但是其中具有暴露伪栅极130A-130C的开口。
在栅极替换工艺期间，在栅极开口中形成栅极堆叠件160A-160C之前，实施沟道释放工艺以形成浮置沟道层。例如，选择性去除由栅极开口暴露的半导体层115以在半导体层120之间以及在半导体层120和半导体台面105P’之间形成气隙，从而将半导体层120悬置在多栅极器件100的沟道区域中。在所描绘的实施例中，每个晶体管区域106A和晶体管区域106B具有沿z方向垂直堆叠的三个悬置的半导体层120，它们在下文中称为沟道层120’，以用于提供三个沟道，在多栅极器件100的晶体管操作期间，电流可以通过这三个沟道在相应外延源极/漏极结构150之间流动。在一些实施例中，实施蚀刻工艺以选择性蚀刻半导体层115，而最少(至不)蚀刻半导体层120、半导体台面105P’、栅极间隔件132、内部间隔件148’和/或介电层170。在一些实施例中，为蚀刻工艺选择蚀刻剂，该蚀刻剂以比硅(即，半导体层120和半导体台面105P’)和介电材料(即，栅极间隔件132、内部间隔件148’和/或介电层170)高的速率蚀刻硅锗(即，半导体层115)(即，蚀刻剂相对于硅锗具有高蚀刻选择性)。蚀刻工艺是干蚀刻、湿蚀刻、其它合适的蚀刻工艺或它们的组合。在一些实施例中，在实施蚀刻工艺之前，可以实施氧化工艺以将半导体层115转化为硅锗氧化物部件，其中蚀刻工艺然后去除硅锗氧化物部件。在一些实施例中，在去除半导体层115期间和/或之后，实施蚀刻工艺以修改半导体层120的轮廓以实现用于沟道层120的目标尺寸和/或目标形状。
然后在栅极开口中形成栅极堆叠件160A-160C(也称为高k/金属栅极)。栅极堆叠件160A-160C设置在相应的栅极间隔件132之间。栅极堆叠件160A-160C还设置在相应的内部间隔件148’之间。栅极堆叠件160A-160C还设置在沟道层120’之间以及沟道层120’和半导体台面105P’之间。在所描绘的实施例中，在多栅极器件100是GAA晶体管的情况下，栅极堆叠件160A-160C例如在Y-Z平面中围绕沟道层120’。在一些实施例中，形成栅极堆叠件160A-160C包括：在多栅极器件100上方沉积部分填充栅极开口的栅极介电层；在栅极介电层上方沉积部分填充栅极开口的栅电极层；在栅电极层上方沉积填充栅极开口的剩余部分的硬掩模层；以及对硬掩模层、栅电极层和/或硬掩模层实施平坦化工艺，诸如CMP，从而形成栅极堆叠件160A-160C。沉积工艺可以包括CVD、PVD、ALD、RPCVD、PECVD、HDPCVD、FCVD、HARP、LPCVD、ALCVD、APCVD、SACVD、MOCVD、镀、其它合适的方法或它们的组合。虽然所描绘的实施例根据后栅极工艺制造金属栅极堆叠件，但是本发明考虑了根据先栅极工艺或混合后栅极/先栅极工艺制造金属栅极堆叠件的实施例。
栅极堆叠件160A-160C配置为根据多栅极器件100的设计要求实现期望的功能，从而使得栅极堆叠件160A-160C可以包括相同或不同的层和/或材料。在一些实施例中，栅极堆叠件160A-160C包括栅极电介质(例如，分别为栅极电介质162A、栅极电介质162B和栅极电介质162C，它们的每个可以包括栅极介电层)和栅电极(例如，分别为栅电极164A、栅电极164B和栅电极164C，它们的每个可以包括功函层和块状(或填充)导电层)。栅极堆叠件160A-160C可以包括许多其它层，例如，覆盖层、界面层、扩散层、阻挡层、硬掩模层或它们的组合。在一些实施例中，栅极电介质162A-162C包括设置在界面层(包括介电材料，诸如氧化硅)上方的栅极介电层，并且栅电极164A-164C分别设置在栅极电介质162A-162C上方。栅极介电层包括介电材料，诸如氧化硅、高k介电材料、其它合适的介电材料或它们的组合。高k介电材料的实例包括二氧化铪(HfO2)、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、其它合适的高k介电材料或它们的组合。高k介电材料通常是指相对于二氧化硅的介电常数(k≈3.9)具有高介电常数(k值)的介电材料。例如，高k介电材料具有大于约3.9的介电常数。在一些实施例中，栅极介电层是高k介电层。栅电极164A-164C包括导电材料，诸如多晶硅、Al、Cu、Ti、Ta、W、Mo、Co、TaN、NiSi、CoSi、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、其它导电材料或它们的组合。在一些实施例中，功函层是调整为具有期望功函(诸如n型功函或p型功函)的导电层，并且块状导电层是形成在功函层上方的导电层。在一些实施例中，功函层包括n型功函材料，诸如Ti、Ag、Mn、Zr、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、其它合适的n型功函材料或它们的组合。在一些实施例中，功函层包括p型功函材料，诸如Ru、Mo、Al、TiN、TaN、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其它合适的p型功函材料或它们的组合。块状导电层包括合适的导电材料，诸如Al、W、Cu、Ti、Ta、多晶硅、金属合金、其它合适的材料或它们的组合。硬掩模134包括任何合适的硬掩模材料，诸如可以在随后工艺(诸如与形成栅极接触件和/或源极/漏极接触件相关的那些)期间保护栅极堆叠件160A-160C的任何材料(例如，氮化硅或碳氮化硅)。
然后工艺可以继续形成器件级接触件(诸如金属至多晶硅(MP)接触件，其通常是指至栅极堆叠件160A-160C的接触件)和金属至器件(MD)接触件(其通常是指至多栅极器件100的电有源区域的接触件，诸如外延源极/漏极结构150)。器件级接触件将IC器件部件电和物理连接至局部接触件(互连件)，这将在下面进一步描述。例如，通过实施光刻和蚀刻工艺(诸如本文所描述)以形成延伸穿过介电层170以暴露外延源极/漏极结构150的接触开口来形成源极/漏极接触件；实施第一沉积工艺以在部分填充接触开口的介电层170上方形成接触阻挡材料；以及实施第二沉积工艺以在接触阻挡材料上方形成接触块状材料，其中接触块状材料填充接触开口的剩余部分。在这样的实施例中，接触阻挡材料和接触块状材料设置在接触开口中和介电层170的顶面上方。第一沉积工艺和第二沉积工艺可以包括CVD、PVD、ALD、HDPCVD、MOCVD、RPCVD、PECVD、LPCVD、ALCVD、APCVD、PEALD、电镀、化学镀、其它合适的沉积方法或它们的组合。在一些实施例中，在形成接触阻挡材料之前，在外延源极/漏极结构150上方形成硅化物层(例如，通过在外延层158A和/或外延层158B上方沉积金属层并且加热多栅极器件100以使得外延层158A和/或外延层158B的成分与金属层的金属成分反应)。在一些实施例中，硅化物层包括金属成分(例如，镍、铂、钯、钒、钛、钴、钽、镱、锆、其它合适的金属或它们的组合)和外延层158A和/或外延层158B的成分(例如，硅和/或锗)。实施CMP工艺和/或其它平坦化工艺以例如从介电层170的顶面上方去除过量的接触块状材料和接触阻挡材料，从而产生源极/漏极接触件(即，接触阻挡层和填充接触开口的接触块状层)。CMP工艺平坦化源极/漏极接触件的顶面，从而使得介电层170的顶面和源极/漏极接触件的顶面形成基本平坦的表面。
工艺可以继续形成MLI部件的额外部件，诸如中段制程层(例如CESL、ILD层、通孔、栅极接触件和/或源极/漏极接触件)和BEOL结构。BEOL结构可以包括MLI部件的额外金属化层(层级)，诸如第一金属化层(即，金属一(M1)层和通孔零(V0)层)、第一金属化层上方的第二金属化层(即，金属二(M2)层和通孔一(V1)层)...至最顶部金属化层(即，金属X(MX)层和通孔Y(VY)层，其中X是MLI部件的图案化金属线层的总数，并且Y是MLI部件的图案化通孔层的总数)。金属化层的每个包括配置为提供设置在绝缘层中的至少一个BEOL互连结构的图案化金属线层和图案化通孔层。图案化金属线层和图案化金属通孔层通过任何合适的工艺(包括通过各种双重镶嵌工艺)来形成，并且包括任何合适的材料和/或层。
图5是根据本发明的各个方面的多栅极器件200的部分或全部的局部截面图。为了清楚和简单，图1中的多栅极器件100和图5中的多栅极器件200的相同部件由相同的参考标号表示。多栅极器件200在许多方面类似于多栅极器件100，除了未掺杂外延层152具有基本平坦、基本线性的顶面。在这样的实施例中，未掺杂外延层152沿z方向的厚度是基本均匀的。多栅极器件200可以包括在微处理器、存储器和/或其它IC器件中。在一些实施例中，多栅极器件200是IC芯片的部分、SoC或它们的部分，其包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、PFET、NFET、MOSFET、CMOS晶体管、BJT、LDMOS晶体管、高压晶体管、高频晶体管、其它合适的组件或它们的组合。为了清楚起见，已经简化了图5以更好地理解本发明的发明构思。可以在多栅极器件200中添加额外部件，并且在多栅极器件200的其它实施例中可以替换、修改或消除下面描述的一些部件。
本文公开了用于增强诸如鳍式场效应晶体管(FET)或全环栅(GAA)FET等多栅极器件的性能的外延源极/漏极结构以及制造外延源极/漏极结构的方法。本发明提供了许多不同的实施例。示例性半导体结构包括第一沟道层、位于第一沟道层上方的第一栅极、与第一沟道层相邻的第一外延源极/漏极结构、第二沟道层、位于第二沟道层上方的第二栅极以及与第二沟道层相邻的第二外延源极/漏极结构。第一沟道层、第一栅极、第一外延源极/漏极结构、第二沟道层、第二栅极和第二外延源极/漏极结构位于半导体衬底上方。第一外延源极/漏极结构包括第一未掺杂半导体层以及位于第一未掺杂半导体层上方的第一掺杂半导体层，并且第二外延源极/漏极结构包括第二未掺杂半导体层以及位于第二未掺杂半导体层上方的第二掺杂半导体层。第一未掺杂半导体层位于第一掺杂半导体层和半导体衬底之间。第二未掺杂半导体层位于第二掺杂半导体层和半导体衬底之间。第一未掺杂半导体层延伸至半导体衬底中第一深度，第二未掺杂半导体层延伸至半导体衬底中第二深度，并且第二深度与第一深度不同。第一沟道层具有第一沟道长度，第二沟道层具有第二沟道长度，并且第二沟道长度与第一沟道长度不同。
在一些实施例中，第一深度大于第二深度，并且第一沟道长度大于第二沟道长度。在一些实施例中，第一外延源极/漏极结构中的第一未掺杂半导体层和第一掺杂半导体层的第一配置与第二外延源极/漏极结构中的第二未掺杂半导体层和第二掺杂半导体层的第二配置不同。在一些实施例中，第一掺杂半导体层延伸至半导体衬底的最顶面下方第一距离，并且第二掺杂半导体层延伸至半导体衬底的最顶面下方与第一距离不同的第二距离。在一些实施例中，第一外延源极/漏极结构具有第一宽度，第二外延源极/漏极结构具有第二宽度，并且第一宽度与第二宽度不同。
在一些实施例中，第一沟道层设置在半导体衬底的第一半导体台面上方，并且第二沟道层设置在半导体衬底的第二半导体台面上方。第一未掺杂半导体层与第一半导体台面相邻，并且第二未掺杂半导体层与第二半导体台面相邻。第一未掺杂半导体层的顶面是第一半导体台面的顶面之上的第一高度，第二未掺杂半导体层的顶面是第二半导体台面的顶面之上的第二高度，并且第一高度等于第二高度。在一些实施例中，第一半导体台面具有大于第一高度的第三高度，并且第二半导体台面具有小于第二高度的第四高度。在一些实施例中，第一未掺杂半导体层具有小于第三高度的第五高度，并且第二未掺杂半导体层具有小于第四高度的第六高度。
在一些实施例中，第一外延源极/漏极结构还包括位于第一掺杂半导体层上方的第三掺杂半导体层以及位于第三掺杂半导体层上方的第四掺杂半导体层，并且第二外延源极/漏极结构还包括位于第二掺杂半导体层上方的第五掺杂半导体层以及位于第五掺杂半导体层上方的第六掺杂半导体层。第一掺杂半导体层位于第一沟道层和第三掺杂半导体层之间。第二掺杂半导体层位于第二沟道层和第五掺杂半导体层之间。
示例性器件包括第一晶体管和第二晶体管。第一晶体管具有第一沟道层、围绕第一沟道层的第一栅极以及与第一沟道层相邻设置的第一外延源极/漏极结构。第二晶体管具有第二沟道层、围绕第二沟道层的第二栅极以及与第二沟道层相邻设置的第二外延源极/漏极结构。第一沟道层、第一栅极、第一外延源极/漏极结构、第二沟道层、第二栅极和第二外延源极/漏极结构设置在半导体衬底上方。第一外延源极/漏极结构包括：第一未掺杂外延层，具有第一槽形顶面；以及第一掺杂外延层，具有具有第一掺杂剂浓度的第一内部部分以及具有第二掺杂剂浓度的第一外部部分。第二掺杂剂浓度小于第一掺杂剂浓度，并且第一掺杂外延层的第一外部部分设置在第一未掺杂外延层和第一掺杂外延层的第一内部部分之间。第二外延源极/漏极结构包括：第二未掺杂外延层，具有第二槽形顶面；以及第二掺杂外延层，具有具有第一掺杂剂浓度的第二内部部分和具有第二掺杂剂浓度的第二外部部分。第二槽形顶面配置为与第一槽形顶面不同。第二掺杂外延层的第二外部部分设置在第二未掺杂外延层和第二掺杂外延层的第二内部部分之间。
在一些实施例中，第一未掺杂外延层的第一槽形顶面相对于半导体衬底的最顶面的第一最低点与第二未掺杂外延层的第二槽形顶面相对于半导体衬底的最顶面的第二最低点不同。在一些实施例中，第一未掺杂外延层和第二未掺杂外延层每个定位在半导体衬底的最顶面下方。在一些实施例中，第一沟道层具有第一长度，第二沟道层具有第二长度，并且第二长度与第一长度不同。在一些实施例中，第一未掺杂外延层具有设置在第一端部部分之间的第一中心部分，第二未掺杂外延层具有设置在第二端部部分之间的第二中心部分，第一中心部分和第二中心部分具有不同的轮廓，并且第一端部部分和第二端部部分具有不同的轮廓。在一些实施例中，第一掺杂外延层的第一外部部分的最底点和第一外延源极/漏极结构的最底面之间的第一距离与第二掺杂外延层的第二外部部分的最底点和第二外延源极/漏极结构的最底面之间的第二距离不同。在一些实施例中，第一外延源极/漏极结构还包括设置在第一掺杂外延层的第一外部部分上方的第三掺杂外延层，第二外延源极/漏极结构还包括设置在第二掺杂外延层的第二外部部分上方的第四掺杂外延层，第三掺杂外延层具有第一厚度，并且第四掺杂外延层具有与第一厚度不同的第二厚度。
示例性方法包括形成延伸穿过第一半导体层至半导体衬底中第一深度的第一源极/漏极凹槽以及延伸穿过第二半导体层至半导体衬底中第二深度的第二源极/漏极凹槽。第一深度与第二深度不同，第一源极/漏极凹槽位于第一尺寸的第一有源区域中，并且第二源极/漏极凹槽位于与第一尺寸不同的第二尺寸的第二有源区域中。方法还包括在第一源极/漏极凹槽中形成第一未掺杂外延层并且在第二源极/漏极凹槽中形成第二未掺杂外延层。第一未掺杂外延层的第一厚度小于第一深度，并且第二未掺杂外延层的第二厚度小于第二深度。方法还包括在第一源极/漏极凹槽中和第一未掺杂外延层上方形成第一掺杂外延层，并且在第二源极/漏极凹槽中和第二未掺杂外延层上方形成第二掺杂外延层。
在一些实施例中，第一未掺杂外延层和第二未掺杂外延层以及第一掺杂外延层和第二掺杂外延层异位形成。在一些实施例中，形成第一未掺杂外延层和第二未掺杂外延层包括实施选择性化学气相沉积工艺以及在选择性化学气相沉积工艺之后实施蚀刻工艺。在一些实施例中，选择性化学气相沉积工艺和蚀刻工艺原位实施。在一些实施例中，第一深度大于第一半导体层的最顶面和半导体衬底的最顶面之间的第一距离，并且第二深度小于第二半导体层的最顶面和半导体衬底的最顶面之间的第二距离。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
半导体衬底；
第一沟道层、第一栅极和第一外延源极/漏极结构，所述第一栅极位于所述第一沟道层上方，并且所述第一外延源极/漏极结构与所述第一沟道层相邻，其中，所述第一沟道层、所述第一栅极和所述第一外延源极/漏极结构位于所述半导体衬底上方，并且进一步其中，所述第一外延源极/漏极结构包括：
第一未掺杂半导体层，以及
第一掺杂半导体层，位于所述第一未掺杂半导体层上方，其中，所述第一未掺杂半导体层位于所述第一掺杂半导体层和所述半导体衬底之间；
第二沟道层、第二栅极和第二外延源极/漏极结构，所述第二栅极位于所述第二沟道层上方，并且所述第二外延源极/漏极结构与所述第二沟道层相邻，其中，所述第二沟道层、所述第二栅极和所述第二外延源极/漏极结构位于所述半导体衬底上方，并且进一步其中，所述第二外延源极/漏极结构包括：
第二未掺杂半导体层，以及
第二掺杂半导体层，位于所述第二未掺杂半导体层上方，其中，所述第二未掺杂半导体层位于所述第二掺杂半导体层和所述半导体衬底之间；
其中，所述第一未掺杂半导体层延伸至所述半导体衬底中第一深度，所述第二未掺杂半导体层延伸至所述半导体衬底中第二深度，并且所述第二深度与所述第一深度不同；以及
其中，所述第一沟道层具有第一沟道长度，所述第二沟道层具有第二沟道长度，并且所述第二沟道长度与所述第一沟道长度不同。
2.根据权利要求1所述的半导体结构，其中，所述第一深度大于所述第二深度并且所述第一沟道长度大于所述第二沟道长度。
3.根据权利要求1所述的半导体结构，其中，所述第一外延源极/漏极结构中的所述第一未掺杂半导体层和所述第一掺杂半导体层的第一配置与所述第二外延源极/漏极结构中的所述第二未掺杂半导体层和所述第二掺杂半导体层的第二配置不同。
4.根据权利要求3所述的半导体结构，其中，所述第一掺杂半导体层延伸至所述半导体衬底的最顶面下方第一距离，并且所述第二掺杂半导体层延伸至所述半导体衬底的最顶面下方与所述第一距离不同的第二距离。
5.根据权利要求1所述的半导体结构，其中，所述第一外延源极/漏极结构具有第一宽度，所述第二外延源极/漏极结构具有第二宽度，并且所述第一宽度与所述第二宽度不同。
6.根据权利要求1所述的半导体结构，其中：
所述第一沟道层设置在所述半导体衬底的第一半导体台面上方，并且所述第二沟道层设置在所述半导体衬底的第二半导体台面上方；
所述第一未掺杂半导体层与所述第一半导体台面相邻，并且所述第二未掺杂半导体层与所述第二半导体台面相邻；
所述第一未掺杂半导体层的顶面是所述第一半导体台面的顶面之上的第一高度；
所述第二未掺杂半导体层的顶面是所述第二半导体台面的顶面之上的第二高度；以及
所述第一高度等于所述第二高度。
7.根据权利要求6所述的半导体结构，其中，所述第一半导体台面具有大于所述第一高度的第三高度，并且所述第二半导体台面具有小于所述第二高度的第四高度。
8.根据权利要求1所述的半导体结构，其中：
所述第一外延源极/漏极结构还包括位于所述第一掺杂半导体层上方的第三掺杂半导体层以及位于所述第三掺杂半导体层上方的第四掺杂半导体层，其中，所述第一掺杂半导体层位于所述第一沟道层和所述第三掺杂半导体层之间；以及
所述第二外延源极/漏极结构还包括位于所述第二掺杂半导体层上方的第五掺杂半导体层以及位于所述第五掺杂半导体层上方的第六掺杂半导体层，其中，所述第二掺杂半导体层位于所述第二沟道层和所述第五掺杂半导体层之间。
9.一种半导体器件，包括：
第一晶体管，具有第一沟道层、围绕所述第一沟道层的第一栅极以及与所述第一沟道层相邻设置的第一外延源极/漏极结构，其中，所述第一沟道层、所述第一栅极和所述第一外延源极/漏极结构设置在半导体衬底上方，并且所述第一外延源极/漏极结构包括：
第一未掺杂外延层，具有第一槽形顶面，以及
第一掺杂外延层，具有第一内部部分和第一外部部分，所述第一内部部分具有第一掺杂剂浓度并且所述第一外部部分具有第二掺杂剂浓度，其中，所述第二掺杂剂浓度小于所述第一掺杂剂浓度，并且所述第一掺杂外延层的所述第一外部部分设置在所述第一未掺杂外延层和所述第一掺杂外延层的所述第一内部部分之间，
第二晶体管，具有第二沟道层、围绕所述第二沟道层的第二栅极以及与所述第二沟道层相邻设置的第二外延源极/漏极结构，其中，所述第二沟道层、所述第二栅极和所述第二外延源极/漏极结构设置在所述半导体衬底上方，并且所述第二外延源极/漏极结构包括：
第二未掺杂外延层，具有配置为与所述第一槽形顶面不同的第二槽形顶面，以及
第二掺杂外延层，具有第二内部部分和第二外部部分，所述第二内部部分具有第一掺杂剂浓度并且所述第二外部部分具有第二掺杂剂浓度，其中，所述第二掺杂外延层的所述第二外部部分设置在所述第二未掺杂外延层和所述第二掺杂外延层的所述第二内部部分之间。
10.一种制造半导体器件的方法，包括：
形成延伸穿过第一半导体层至半导体衬底中第一深度的第一源极/漏极凹槽以及延伸穿过第二半导体层至半导体衬底中第二深度的第二源极/漏极凹槽，其中，所述第一深度与所述第二深度不同，所述第一源极/漏极凹槽位于第一尺寸的第一有源区域中，并且所述第二源极/漏极凹槽位于与所述第一尺寸不同的第二尺寸的第二有源区域中；
在所述第一源极/漏极凹槽中形成第一未掺杂外延层并且在所述第二源极/漏极凹槽中形成第二未掺杂外延层，其中，所述第一未掺杂外延层的第一厚度小于所述第一深度，并且所述第二未掺杂外延层的第二厚度小于所述第二深度；以及
在所述第一源极/漏极凹槽中和所述第一未掺杂外延层上方形成第一掺杂外延层，并且在所述第二源极/漏极凹槽中和所述第二未掺杂外延层上方形成第二掺杂外延层。
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