TWI804188B - 半導體裝置及其製造方法 - Google Patents

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陳嘉偉
徐偉程
陳蕙祺
陳建豪
游國豐
邱詩航
王唯誠
陳彥儒
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台灣積體電路製造股份有限公司
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Abstract

本揭露提供一種半導體裝置及其形成方法。半導體裝置包括垂直堆疊的複數第一通道構件、垂直堆疊的複數第二通道構件、包裹環繞複數第一通道構件之每一者的n型功函數層、位於n型功函數層上方並包裹環繞複數第一通道構件之每一者的第一p型功函數層、包裹環繞複數第二通道構件之每一者的第二p型功函數層、位於第二p型功函數層上方並包裹環繞複數第二通道構件之每一者的第三p型功函數層、以及位於第一p型功函數層之頂部表面與第三p型功函數層之頂部表面上方的閘極覆蓋層，使得閘極覆蓋層電性耦接第一p型功函數層與第三p型功函數層。

Description

半導體裝置及其製造方法
本揭露係有關於多重閘極電晶體及其製造方法，特別係有關於具有閘極覆蓋層的多橋通道電晶體。
半導體積體電路(integrated circuit, IC)工業已經歷了指數性的成長。技術在IC材料以及設計上的進步已產生了好幾世代的IC，其中每一世代相較於先前世代都具有更小以及更複雜的電路。在IC的進化過程中，功能密度(即：每單位晶片面積之互連裝置的數量)通常會增加，同時幾何尺寸(即：使用製造製程所能創建之最小組件(或線段))則會降低。這種微縮(scaling down)通常藉由增加生產效率以及減少相關成本的方式來提供益處。此種微縮亦增加了處理以及製造IC的複雜性。
舉例來說，隨著積體電路(IC)技術持續朝著更小的技術節點發展，多重閘極金屬氧化物半導體場效電晶體(multi-gate metal-oxide-semiconductor field effect transistor)(多重閘極MOSFET或是多重閘極裝置)已被導入，以藉由增加閘極通道耦合(gate-channel coupling)、降低截止狀態電流(off-state current)、以及降低短通道效應(short-channel effects, SCE)來改進閘極控制。多重閘極裝置通常是指一裝置具有設置在通道區域之多於一個側面上方的閘極結構或閘極結構之一部分。鰭式場效電晶體(fin-like field effect transistors, FinFET)以及多橋通道(multi-bridge-channel, MBC)電晶體即為多重閘極裝置的範例，且對於高性能與低漏電的應用，它們已成為廣受歡迎且備受期待的候選者。FinFET具有升高的通道，且該通道在多於一個的側面上被閘極所包裹(例如：閘極包裹自基板延伸之半導體材料的「鰭片」的頂部與側壁)。MBC電晶體的通道可延伸並部分地或是完全地環繞通道區域，以在兩個或更多個的側面上提供對通道區域的存取。因為其閘極結構圍繞通道區域，因此MBC電晶體亦可稱為環繞閘極電晶體(gate transistor, SGT)或是閘極全環(gate-all- around, GAA)電晶體。
由於MBC電晶體迷你的尺寸，MBC電晶體的閘極結構傾向於具有較小體積，並且可能不包括比功函數(work function)層更加導電的金屬填充層。金屬填充層的缺乏可能導致較高的閘極接觸電阻。因此，儘管傳統的MBC電晶體通常足以滿足其預期目的，但它們並非在所有方面都是令人滿意的。
本揭露實施例提供一種半導體裝置。上述半導體裝置包括垂直堆疊的複數第一通道構件、垂直堆疊的複數第二通道構件、包裹環繞複數第一通道構件之每一者的n型功函數層、位於n型功函數層上方並包裹環繞複數第一通道構件之每一者的第一p型功函數層、包裹環繞複數第二通道構件之每一者的第二p型功函數層、位於第二p型功函數層上方並包裹環繞複數第二通道構件之每一者的第三p型功函數層、以及位於第一p型功函數層之頂部表面以及第三p型功函數層之頂部表面上方的閘極覆蓋層，使得閘極覆蓋層電性耦接第一p型功函數層與第三p型功函數層。
本揭露實施例提供一種半導體裝置。上述半導體裝置包括第一源極/汲極特徵以及第二源極/汲極特徵、沿著一方向在第一源極/汲極特徵與第二源極/汲極特徵之間延伸的複數通道構件、包裹環繞複數通道構件中的每一者且包括功函數層的閘極結構、以及位於功函數層上方的鎢覆蓋層。鎢覆蓋層之沿著上述方向的截面包括下方垂直部分以及上方水平部分，且下方垂直部分延伸至功函數層之中。
本揭露實施例提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在一基板上方形成一堆疊，其中上述堆疊包括由複數矽鍺層插入的複數矽層、自上述堆疊與上述基板形成鰭狀結構，其中鰭狀結構包括通道區域以及源極/汲極區域、在鰭狀結構之通道區域上方形成虛擬閘極堆疊、在虛擬閘極堆疊上方沉積閘極間隔物層、掘入源極/汲極區域以形成源極/汲極溝槽，其中源極/汲極溝槽曝露複數矽層與複數矽鍺層的複數側壁、選擇性地且部分地掘入複數矽鍺層以形成複數內部間隔物凹槽、在複數內部間隔物凹槽中形成複數內部間隔物特徵、在源極/汲極溝槽中沉積源極/汲極特徵，其中源極/汲極特徵與複數矽層接觸、在沉積源極/汲極特徵之後，移除虛擬閘極堆疊、釋放通道區域中的複數矽層以作為複數通道構件、沉積複數閘極堆疊層以包裹環繞複數通道構件中的每一者、回蝕刻閘極堆疊層以形成閘極凹槽、以及在閘極凹槽上方沉積閘極覆蓋層。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。
本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。設備可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。
進一步地，當使用「約」、「大約」等用語描述數字的範圍時，該用語的目的在於涵蓋合理範圍中的數字，其中該合理範圍考量了本技術領域具通常知識者所能理解之於製造期間固有地產生的變化。舉例來說，基於與製造一特徵有關的已知製造公差且該特徵具有與一數字相關的特性，數字的數值或範圍涵蓋包含所述數字的合理範圍，例如所述數字的+/-10%內。舉例來說，一材料層所具有「約5奈米(nm)」的厚度，可涵蓋的尺寸範圍為自4.25nm至5.75nm，其中為本技術領域具通常知識者已知之與沉積該材料層有關的製造公差為+/-15%。再進一步來說，本揭露在各種範例中可重複參考數字及/或字母。這種重複的目的在於簡化及明確，其本身並不規定所討論的各種實施例及/或配置之間的關係。
本揭露係有關於多重閘極電晶體及其製造方法，特別係有關於具有閘極覆蓋層(gate cap layer)的MBC電晶體。MBC電晶體的通道區域可被以奈米線通道構件(channel member)、棒狀通道構件、奈米片通道構件、奈米結構通道構件、柱狀通道構件、杆狀通道構件、及/或其他合適的通道配置來設置。根據通道構件的形狀，MBC電晶體亦可被稱為奈米線電晶體或奈米片電晶體。無論形狀為何，MBC電晶體的每個通道構件皆被閘極結構所包裹環繞(wrapped around)，該閘極結構包括界面層(interfacial layer)、高k值閘極介電層、以及至少一個功函數層。根據本揭露的方法，在通道區域中的通道構件被釋放(release)之後，通道結構中的多種閘極堆疊層，例如界面層、高k值閘極介電層、至少一個功函數層，被依序地形成或沉積在通道構件上方並環繞通道構件。在形成或沉積閘極堆疊層之後，閘極堆疊層被回蝕刻(etch back)直到凹槽(recess)或凹部(dent)被形成在閘極堆疊層之上或之中為止。鎢閘極覆蓋層接著被沉積在被掘入(recess)的閘極堆疊層上方，包括凹槽或凹部的上方。可以觀察到，根據本揭露之鎢閘極蓋層的實施，可以將閘極接觸電阻降低約一個數量級，並且將導通電流(on- current)提高約3%到約5%。
現在將參照圖式更詳細地描述本揭露的各種態樣。說到圖式，第1圖係根據本揭露實施例，自工作件形成半導體裝置之方法100的流程圖。方法100僅為一個範例，並非旨於將本揭露限制在方法100中所明確展示的內容。附加的操作可被提供於方法100之前、之中以及之後，且對於方法的附加實施例，所述的一些操作可被取代、消除或是移動。為使說明簡化，本文並未詳細描述所有操作。下文結合第2圖至第21圖描述方法100，第2圖至第21圖係根據第1圖之方法100的實施例所示，工作件200在不同製造階段的局部截面圖。因為工作件200將被製造成半導體裝置，因此根據上下文的需要，工作件200在本文中可被稱為半導體裝置200。為了避免存疑，第2圖至第21圖中的X、Y及Z方向彼此垂直。在整個本揭露中，除非另有明確說明，否則相同的參考符號指示相同的特徵。
參考第1圖及第2圖，方法100包括方塊102，在方塊102中，交替之半導體層組成的堆疊204被形成在工作件200上方。如第2圖所示，工作件200包括基板202。在一些實施例中，基板202可為半導體基板，例如矽(Si)基板。根據本揭露技術領域已知的設計要求，基板202可包括各種摻雜配置。在半導體裝置為p型的實施例中，可在基板202上形成n型摻雜分佈(即：n型井或n井)。在一些實施例中，用於形成n型井的n型摻雜物可包括磷(P)或砷化物(As)。在半導體裝置為n型的實施例中，可在基板202上形成p型摻雜分佈(即：p型井或p井)。在一些實施例中，用於形成p型井的n型摻雜物可包括硼(B)或鎵(Ga)。合適的摻雜可包括摻雜物的離子佈植(ion implantation)及/或擴散製程。基板202亦可包括其他半導體，例如鍺(Ge)、碳化矽(SiC)、矽鍺(SiGe)或是鑽石。替代性地，基板202可包括化合物半導體及/或合金半導體。進一步地，基板202能夠可選地包括磊晶層(epi-layer)、可被應變(strain)以提高性能、可包括絕緣層上矽(silicon-on-insulator, SOI)或絕緣層上鍺(germanium-on-insulator, GeOI)結構、及/或可具有其他合適的增強特徵。
在一些實施例中，堆疊204包括具有第一半導體組成的犧牲層206以及具有第二半導體組成的通道層208，其中犧牲層206被通道層208插入(interleave)其中。第一與第二半導體組成可以不同。在一些實施例中，犧牲層206包括矽鍺(SiGe)，而通道層208包括矽(Si)。應注意的是，三層的犧牲層206與三層的通道層208交替地設置，如第2圖所示，但這僅用於說明之目的，並非旨於限制超出申請專利範圍中所具體記載的內容。可以理解的是，任何數量的磊晶層可被形成在堆疊204中。薄層的數量取決於半導體裝置200所需之通道構件的數量。在一些實施例中，通道層208的數量介於2與10之間。
在一些實施例中，所有的犧牲層206可具有實質上均勻的第一厚度，而所有的通道層208可具有實質上均勻的第二厚度。如同將於下文更加詳細地描述的，通道層208或其一部分可作為隨後形成之多重閘極裝置的通道構件，且每個通道層208的厚度是基於對裝置性能的考量來選擇的。通道區域中的犧牲層206可最終被移除，並用於為了隨後形成之多重閘極裝置定義相鄰通道區域之間的垂直距離，且每個犧牲層206的厚度是基於對裝置性能的考量來選擇的。
可使用分子束磊晶(molecular beam epitaxy, MBE)製程、氣相沉積(vapor phase deposition, VPE)製程、及/或其他合適的磊晶生長製程來沉積堆疊204中的薄層。如上所述，在至少一些範例中，犧牲層206包括磊晶生長的矽鍺(SiGe)層，而通道層208包括磊晶生長的矽(Si)層。在一些實施例中，犧牲層206與通道層208基本上是不含摻雜物的(即：具有自約0cm -3到約1x10 17cm -3的非本質(extrinsic)摻雜濃度)，舉例來說，在堆疊204的磊晶生長製程期間，並未執行有意的摻雜。
仍舊參照第1圖、第2圖及第3圖，方法100包括方塊104，在方塊104中，鰭狀結構212被形成自堆疊204與基板202。為了圖案化堆疊204，硬遮罩層210(顯示於第2圖)可被沉積在堆疊204上方以形成蝕刻遮罩。硬遮罩層210可以是單層或多層。舉例來說，硬遮罩層210可包括襯墊(pad)氧化物層以及襯墊氧化物層上方的襯墊氮化物層。可使用微影製程(lithography)以及蝕刻製程自堆疊204與基板202圖案化鰭狀結構212。微影製程可包括光阻塗佈(例如：自旋塗佈(spin-on coating))、軟烤、光罩對準、曝光、曝後烤、光阻顯影、沖洗(rinsing)、乾燥(例如：自旋乾燥及/或硬烤)、其他合適之微影技術、及/或其組合。在一些實施例中，蝕刻製程可包括乾式蝕刻(例如：反應式離子蝕刻(RIE)製程)、濕式蝕刻、及/或其他蝕刻方法。如第3圖所示，方塊104中的蝕刻製程形成延伸穿過堆疊204與基板202之一部分的溝槽。溝槽定義了鰭狀結構212。在一些實施例中，可使用雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程以定義鰭狀結構，該鰭狀結構具有較小的間距，舉例來說，小於另外使用單一、直接的微影製程所能獲得的間距。舉例來說，在一個實施例中，材料層被形成在基板上方，並使用微影製程將之圖案化。使用自我對準(self-aligned)製程沿著圖案化之材料層的側壁形成間隔物(spacer)。材料層接著被移除，而剩餘的間隔物(或稱心軸(mandrel))可接著被用於藉由蝕刻堆疊204來圖案化鰭狀結構212。如第3圖所示，鰭狀結構212連同其中的犧牲層206以及通道層208，沿著Z方向垂直延伸並沿著X方向縱向延伸。
隔離特徵214被形成為相鄰於鰭狀結構212。在一些實施例中，隔離特徵214可被形成在溝槽中，以將鰭狀結構212與相鄰之主動區分隔。隔離特徵214亦可被稱為淺溝槽隔離(shallow trench isolation, STI)特徵214。舉例來說，在一些實施例中，首先在基板202上方沉積介電層，並以該介電層填充溝槽。在一些實施例中，介電層可包括氧化矽、氮化矽、氮氧化矽、氟摻雜之矽酸鹽玻璃(fluorine-doped silicate glass, FSG)、低k值介電質、其組合及/或其他合適的材料。在各種範例中，介電層的沉積可藉由CVD製程、次大氣壓CVD(subatmospheric CVD, SACVD)製程、流動式CVD製程、自旋塗佈製程、及/或其他合適的製程來執行。沉積的介電材料接著被薄化以及平坦化，例如藉由化學機械研磨(chemical mechanical polishing, CMP)製程薄化以及平坦化。平坦化後的介電層藉由乾式蝕刻、濕式蝕刻或其組合進一步地掘入或是拉回(pull-back)，以形成STI特徵214。在掘入之後，鰭狀結構212在STI特徵214上方聳立。
參照第1圖、第4圖及第5圖，方法100包括方塊106，在方塊106中，虛擬(dummy)閘極堆疊220被形成在鰭狀結構212之通道區域212C上方。第4圖顯示工作件200沿著鰭狀結構212之縱向方向(例如：X方向)的局部截面圖，而第5圖顯示工作件200沿著第4圖之截面A-A’的局部截面圖。換句話說，第5圖顯示了工作件200沿著虛擬閘極堆疊220之縱向方向(即：Y方向)的局部截面圖。在一些實施例中，採用了閘極替換製程(或是閘極後製(gate-last)製程)，其中虛擬閘極堆疊220(顯示於第4圖及第5圖)作為佔位物(placeholder)經歷多種製程，且隨後被移除同時被功能性閘極結構所取代。其他的製程與配置也是可以允許的。在第5圖所示的一些實施例中，虛擬閘極堆疊220被形成在鰭狀結構212上方，且鰭狀結構212可被分割為虛擬閘極堆疊220下方的通道區域212C，以及並非位於虛擬閘極堆疊220下方的源極/汲極區域212SD。通道區212C相鄰於源極/汲極區域212SD。如第5圖所示，通道區域212C被沿著X方向設置於兩個源極/汲極區域212SD之間。
虛擬閘極堆疊220的形成可包括沉積虛擬閘極堆疊220中的薄層以及圖案化這些薄層。參照第4圖，虛擬介電層216、虛擬電極層218以及閘極頂部硬遮罩層222可被沉積或形成在工作件200上方。在一些實施例中，可使用化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、氧化製程、氧電漿氧化製程、或是其他合適的製程，將虛擬介電層216形成在鰭狀結構212上。在一些情況下，虛擬介電層216可包括氧化矽。之後，可使用CVD製程、ALD製程、或是其他合適的製程，將虛擬電極層218形成在虛擬介電層216上方。在一些情況下，虛擬電極層218可包括多晶矽。出於圖案化的目的，可使用CVD製程、ALD製程、或是其他合適的製程，將閘極頂部硬遮罩層222沉積在虛擬電極層218上。閘極頂部硬遮罩層222、虛擬電極層218、以及虛擬介電層216可接著被圖案化，以形成虛擬閘極堆疊220，如第5圖所示。舉例來說，圖案化製程包括微影製程(例如：黃光微影或電子束(e-beam)微影)，微影製程可進一步包括光阻塗佈(例如：自旋塗佈)、軟烤、光罩對準、曝光、曝後烤、光阻顯影、沖洗、乾燥(例如：自旋乾燥及/或硬烤)、其他合適之微影技術、及/或其組合。在一些實施例中，蝕刻製程可包括乾式蝕刻(例如：RIE)、濕式蝕刻、及/或其他蝕刻方法。在一些實施例中，閘極頂部硬遮罩層222可包括氧化矽層223以及氧化矽層223上方的氮化矽層224。如第5圖所示，沒有虛擬閘極堆疊220被設置在鰭狀結構212之源極/汲極區域212SD上方。
參照第1圖及第6圖，方法100包括方塊108，在方塊108中，閘極間隔物層226被沉積在虛擬閘極堆疊220上方。在一些實施例中，閘極間隔物層226被順應性地(conformally)沉積在工作件200上方，包括虛擬閘極堆疊220的頂部表面以及側壁上方。本文中的術語「順應性地」可被用於易於描述在各個區域上具有實質均勻之厚度的薄層。閘極間隔物層226可為單層或多層。閘極間隔物層226中的至少一層可包括碳氮化矽、碳氧化矽、碳氮氧化矽或是氮化矽。可使用諸如CVD製程、次大氣壓CVD(SACVD)製程、ALD製程、或是其他合適的製程等的製程，將閘極間隔物層226沉積在虛擬閘極堆疊220上方。
參照第1圖及第7圖，方法100包括方塊110，在方塊110中，鰭狀結構212的源極/汲極區域212SD被掘入，以形成源極/汲極溝槽228。在一些實施例中，未被虛擬閘極堆疊220以及閘極間隔物層226所覆蓋的源極/汲極區域212SD藉由乾式蝕刻或合適的蝕刻製程而被蝕刻，以形成源極/汲極溝槽228。舉例來說，乾式蝕刻製程可實施含氧氣體、含氟氣體(例如：CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6)、含氯氣體(例如：Cl 2、CHCl 3、CCl 4及/或BCl 3)、含溴氣體(例如：HBr及/或CHBr 3)、含碘氣體、其他合適的氣體及/或電漿、及/或其組合。在第7圖所示的一些實施例中，鰭狀結構212的源極/汲極區域212SD被掘入，以曝露犧牲層206與通道層208的側壁。在一些實施例中，源極/汲極溝槽228延伸至低於堆疊204並進入基板202中。第7圖顯示了在源極/汲極區域212SD處沿著Y方向觀察之工作件200的截面圖。如第7圖所示，在方塊110中移除了源極/汲極區域212SD中的犧牲層206以及通道層208，並曝露了基板202。
參照第1圖、第8圖、第9圖及第10圖，方法100包括方塊112，在方塊112中，內部間隔物特徵234被形成。儘管並未明確展示，但方塊112中的操作可包括選擇性且部分地移除犧牲層206以形成內部間隔物凹槽230(顯示於第8圖)、在工作件200上方沉積內部間隔物材料232(顯示於第9圖)、以及回蝕刻內部間隔物材料232以在內部間隔物凹槽230中形成內部間隔物特徵234(顯示於第10圖)。參照第8圖，在源極/汲極溝槽228中曝露的犧牲層206被選擇性地且部分地掘入，以形成內部間隔物凹槽230，同時閘極間隔物層226、基板202之曝露部分、以及通道層208基本上未被蝕刻。在通道層208基本上由矽(Si)組成且犧牲層206基本上由矽鍺(SiGe)組成的實施例中，可使用選擇性濕式蝕刻製程或選擇性乾式蝕刻製程來執行犧牲層206的選擇性掘入。犧牲層206的選擇性及部分掘入，可包括SiGe氧化製程以及隨後的SiGe氧化物移除。在此實施例中，SiGe氧化製程可包括使用臭氧。在一些其他實施例中，選擇性乾式蝕刻製程可包括使用一或多種氟基(fluorine-based)蝕刻劑，例如氟氣或氫氟烴(hydrofluorocarbons)。選擇性濕式蝕刻製程可包括APM蝕刻(例如：氫氧化氨-過氧化氫-水混合物(ammonia hydroxide-hydrogen peroxide-water mixture))。
在形成內部間隔物凹槽230之後，內部間隔物材料232被沉積在工作件200上方，包括內部間隔物凹槽230上方，如第9圖所示。內部間隔物材料232可包括金屬氧化物、氧化矽、碳氮氧化矽、氮化矽、氮氧化矽、富碳碳氮化矽或是低k值介電材料。金屬氧化物可包括氧化鋁、氧化鋯、氧化鉭、氧化釔、氧化鈦、氧化鑭、或是其他合適的金屬氧化物。雖然並未明確展示，但內部間隔物材料232可為單層或多層。在一些實施例中，內部間隔物材料232的沉積可使用CVD、電漿增強型化學氣相沉積(PECVD)、SACVD、ALD、或是其他合適的方法。內部間隔物材料232被沉積到內部間隔物凹槽230之中，以及沉積到在源極/汲極溝槽228中曝露之通道層208的側壁上方。參照第10圖，沉積的內部間隔物材料232接著被回蝕刻，以自通道層208的側壁移除內部間隔物材料232，以在內部間隔物凹槽230中形成內部間隔物特徵234。在方塊112中，內部間隔物材料232亦可自閘極頂部硬遮罩層222以及閘極間隔物層226的頂部表面及/或側壁被移除。在一些實施例中，在方塊112中執行的回蝕刻操作可包括使用氟化氫(HF)、氟氣(F 2)、氫氣(H 2)、氨(NH 3)、三氟化氮(NF 3)、或是其他氟基蝕刻劑。如第10圖所示，每個內部間隔物特徵234與被掘入的犧牲層206直接接觸，且被設置在兩個相鄰的通道層208之間。如第10圖所示，儘管方塊112中的選擇性蝕刻製程以及回蝕刻製程對犧牲層206與內部間隔物材料232是選擇性的，但通道層208可被適度蝕刻並具有圓弧的末端。
參照第1圖、第11圖、第12圖及第13圖，方法100包括方塊114，在方塊114中，源極/汲極特徵236被形成。方塊114中的操作可包括移除污染物、氧化物以及殘渣的清潔製程300(顯示於第11圖)、在源極/汲極溝槽中沉積源極/汲極特徵236(顯示於第12圖)、以及源極/汲極特徵236的退火(顯示於第13圖)。首先參照第11圖，在方塊114中執行清潔製程300。清潔製程300可包括乾式清潔、濕式清潔、或其組合。在一些範例中，濕式清潔可包括使用標準清潔1(RCA SC-1，去離子(DI)水、氫氧化銨以及過氧化氫的混合物)、標準清潔2(RCA SC-2，去離子水、鹽酸以及過氧化氫的混合物)、SPM(過氧化硫混合物(sulfuric peroxide mixture))、及/或移除氧化物的氫氟酸。乾式清潔製程可包括氦氣(He)以及氫氣(H 2)的處理(treatment)。氫氣處理可將表面上的矽轉化為矽烷 (SiH 4)，矽烷可被泵出(pump out)以將其移除。在一些實施例中，清潔製程被配置為在實質上不移除內部間隔物特徵234的情況下，選擇性地移除或修整(trim)通道層的一部分。清潔製程300可移除表面氧化物以及殘渣以確保乾淨的半導體表面，這有利於生長高品質的磊晶層。
接著參照第12圖，源極/汲極特徵236被沉積。源極/汲極特徵236的組成取決於將要形成之MBC電晶體的導電性型式(conductivity type)。當將要形成的MBC電晶體為n型時，源極/汲極特徵236可包括摻雜有n型摻雜物的矽(Si)，例如摻雜有磷(P)或砷(As)。當將要形成的MBC電晶體為p型時，源極/汲極特徵236可包括摻雜有p型摻雜物的矽鍺(SiGe)，例如摻雜有硼(B)、二氟化硼(BF 2)或鎵(Ga)。在第12圖所示的一些實施例中，源極/汲極特徵236可自通道層208的曝露側壁以及基板202的曝露表面被磊晶地且選擇性地形成，同時犧牲層206的側壁則維持被內部間隔物特徵234所覆蓋。用於方塊114之合適的磊晶製程包括氣相磊晶(VPE)、超高真空CVD(ultra-high vacuum CVD, UHV-CVD)、分子束磊晶(MBE)、及/或其他合適的製程。方塊114中的磊晶生長製程可使用氣態前驅物，氣態前驅物與基板202還有通道層208的成分相互作用。在一些實施例中，方塊114中的磊晶生長製程的參數經過選擇，使得源極/汲極特徵236不會磊晶地沉積在內部間隔物特徵234上。
雖然並未明確顯示，但源極/汲極特徵236中的每一者可包括多於一層的磊晶層。在一個實施例中，源極/汲極特徵236可包括具有低摻雜程度的第一磊晶層(L0)以減少界面差排(dislocation)、具有高摻雜程度的第二磊晶層(L1)以施加應變並降低接觸電阻，以及具有中等摻雜程度的第三磊晶層(L2)以作為抗蝕刻保護層。舉例來說，當源極/汲極特徵236為n型時，第二磊晶層中的n型摻雜濃度大於第三磊晶層中的n型摻雜濃度，且第三磊晶層中的n型摻雜濃度大於第一磊晶層中的n型摻雜濃度。當源極/汲極特徵236為p型時，第二磊晶層中的p型摻雜濃度大於第三磊晶層中的p型摻雜濃度，且第三磊晶層中的p型摻雜濃度大於第一磊晶層中的p型摻雜濃度。此外，當源極/汲極特徵236為p型時，第二磊晶層中的鍺含量大於第三磊晶層中的鍺含量，且第三磊晶層中的鍺含量大於第一磊晶層中的鍺含量。
參照第13圖，在沉積源極/汲極特徵236之後，方塊114可包括退火製程400以活化(activate)源極/汲極特徵236。在一些實施例中，退火製程400可包括快速熱退火(rapid thermal anneal, RTA)製程、雷射尖波退火(laser spike anneal)製程、閃光退火(flash anneal)製程、或是爐管退火(furnace anneal)製程。退火製程400可包括處於約900℃與約1000℃之間的峰值退火溫度。在這些實施例中，峰值退火溫度可維持以秒或微秒測量的持續時間。經由退火製程400，可在諸如矽鍺(SiGe)或鍺(Ge)的半導體主體中獲得期望之p型摻雜物的電子貢獻。退火製程400可產生空缺(vacancy)，空缺促進p型摻雜物自填隙位置(interstitial site)移動到替代晶格位置(substitutional lattice site)，並減少半導體主體之晶格中的傷害或缺陷。
參照第1圖及第14圖，方法100包括方塊116，在方塊116中，接觸蝕刻停止層(contact etch stop layer, CESL)244以及層間介電(interlayer dielectric, ILD)層246被沉積。在形成ILD層246之前，先形成接觸蝕刻停止層244。在一些範例中，接觸蝕刻停止層244包括氮化矽、氮氧化矽及/或本技術領域已知的其他材料。可藉由ALD、電漿增強型化學氣相沉積(PECVD)製程、及/或其他合適的沉積製程來形成接觸蝕刻停止層244。ILD層246接著被沉積在接觸蝕刻停止層244上方。在一些實施例中，ILD層246所包括的材料例如正矽酸乙酯(tetraethylorthosilicate, TEOS)氧化物、未摻雜之矽酸鹽玻璃或摻雜之氧化矽，例如硼磷矽酸鹽玻璃(borophospho- silicate glass, BPSG)、熔融石英玻璃(fused silica glass, FSG)、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼摻雜之石英玻璃 (boron doped silica glass, BSG)、及/或其他合適的介電材料。可藉由PECVD製程或其他合適的沉積技術來沉積ILD層246。在一些實施例中，在形成ILD層246之後，可對工作件200進行退火，以提高ILD層246的完整性。如第14圖所示，接觸蝕刻停止層244可被直接設置在源極/汲極特徵236的頂部表面上。
參照第1圖及第15圖，方法100包括方塊118，在方塊118中，虛擬閘極堆疊被移除。在沉積接觸蝕刻停止層244以及ILD層246之後，工作件200可藉由平坦化製程而被平坦化以曝露虛擬閘極堆疊220。舉例來說，平坦化製程可包括化學機械研磨(CMP)製程。虛擬閘極堆疊220的曝露允許移除虛擬閘極堆疊220以及釋放通道層208，如第16圖所示。在一些實施例中，虛擬閘極堆疊220的移除帶來了通道區域212C上方的閘極溝槽248。虛擬閘極堆疊220的移除可包括對虛擬閘極堆疊220之材料具有選擇性的一或多種蝕刻製程。舉例來說，可使用對虛擬閘極堆疊220具有選擇性的選擇性濕式蝕刻、選擇性乾式蝕刻、或其組合，來執行虛擬閘極堆疊220的移除。在移除虛擬閘極堆疊220之後，通道區域212C中之通道層208與犧牲層206的側壁在閘極溝槽248中曝露。
參照第1圖及第16圖，方法100包括方塊120，在方塊120中，通道區域212C中的犧牲層206被選擇性地移除，以釋放通道層208作為通道構件2080。在移除虛擬閘極堆疊220之後，通道區域212C中、通道層208之間的犧牲層206被曝露。犧牲層206的選擇性移除釋放了第15圖中的通道層208，以形成第16圖中所示的通道構件2080。犧牲層206的選擇性移除還在通道構件2080之間留下了空間249。可藉由選擇性乾式蝕刻、選擇性濕式蝕刻、或是其他選擇性蝕刻製程，來實施犧牲層206的選擇性移除。範例性的選擇性乾式蝕刻製程可包括使用一或多種氟基蝕刻劑，例如氟氣或氫氟烴。範例性的選擇性濕式蝕刻製程可包括APM蝕刻(例如：氫氧化氨-過氧化氫-水混合物)。
參照第1圖及第17圖，方法100包括方塊122，在方塊122中，複數閘極堆疊層被沉積在閘極溝槽248以及空間249中，以包裹圍繞每個通道構件2080。如第17圖所示，方塊122中沉積的閘極堆疊層可包括閘極介電層252以及至少一個功函數層255。第17圖所示的閘極堆疊層可被共同稱為閘極結構250。儘管並未明確顯示於圖式中，但閘極介電層252包括界面層以及高k值閘極介電層。如同本文所使用與描述的，高k值介電材料包括具有高介電常數的介電材料，例如大於熱氧化矽的介電常數(～3.9)。界面層可包括介電材料，例如氧化矽、矽酸鉿(hafnium silicate)或氮氧化矽。界面層可藉由化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)、及/或其他合適的方法形成。高k值閘極介電層可包括氧化鉿。替代性地，高k值閘極介電層可包括其他高k值介電材料，例如氧化鈦(TiO 2)、氧化鉿鋯(HfZrO)、氧化鉭(Ta 2O 5)、氧化鉿矽(HfSiO 4)、氧化鋯(ZrO 2)、氧化鋯矽(ZrSiO 2)、氧化鑭(La 2O 3)、氧化鋁(Al 2O 3)、氧化鋯(ZrO)、氧化釔(Y 2O 3)、SrTiO 3(STO)、BaTiO 3(BTO)、BaZrO、氧化鉿鑭(HfLa)、氧化鑭矽(LaSiO)、氧化鋁矽(AlSiO)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、(Ba,Sr)TiO 3(BST)、氮化矽(SiN)、氮氧化矽(SiON)、其組合、或其他合適的材料。高k值閘極介電層可藉由ALD、物理氣相沉積(PVD)、CVD、氧化及/或其他合適的方法形成。
至少一個功函數層255經過選擇，用於調整MBC電晶體的臨界電壓(threshold voltage)以提高性能或符合電路的設計。至少一個功函數層255可以包括氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳化鈦鋁(TiAlC)、氮化鉭(TaN)、氮化鎢(WN)、碳氮化鎢 (WCN)、鉭鋁(TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁(TaAlC)、碳氮化鉭(TaCN)、鋁(Al)、碳化鉭(TaC)、氮化鉭矽(TaSiN)、氮化鈦矽(TiSiN)、銀(Ag)、錳(Mn)、鋯(Zr)、或是其組合。
至少一個功函數層255的構造或堆疊可根據MBC電晶體的導電性型式而有所變化。當MBC電晶體為n型且至少一個功函數層255包括第一功函數層254以及第二功函數層256時，第一功函數層254可為n型功函數層，而第二功函數層256可為p型功函數層。n型功函數層可為含鋁層，並且可包括鈦(Ti)、鋁(Al)、銀(Ag)、錳(Mn)、鋯(Zr)、鉭鋁(TaAl)、碳化鉭鋁(TaAlC)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鈦鋁(TiAlN)、或其組合。在一個實施例中，n型功函數層(即：n型MBC電晶體之第一功函數層254)可包括氮化鈦鋁(TiAlN)，而p型功函數層(即：n型MBC電晶體之第二功函數層256)可包括氮化鈦(TiN)。第一功函數層254比第二功函數層256更加靠近通道構件2080。當MBC電晶體為p型且至少一個功函數層255包括第一功函數層254以及第二功函數層256時，第一功函數層254與第二功函數層256均為p型功函數層，且p型功函數層可包括氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、碳氮化鎢(WCN)、氮化鉭矽(TaSiN)、氮化鈦矽(TiSiN)、或其組合。在一個實施例中，p型MBC電晶體的第一功函數層254可包括氮化鉭(TaN)，而p型MBC電晶體的第二功函數層256可包括氮化鈦(TiN)。第一功函數層254比第二功函數層256更加靠近通道構件2080。在多種實施例中，至少一個功函數層255可藉由ALD、PVD、CVD、電子束蒸鍍(e-beam evaporation)、或是其他合適的製程來形成。在多種實施例中，可執行CMP製程以移除多餘的金屬，進而提供實質平坦之閘極結構的頂部表面。根據本揭露，當n型MBC電晶體與p型MBC電晶體被製造於相同基板上時，用於n型MBC電晶體與p型MBC電晶體的至少一個功函數層255的一部分可被各別形成，同時至少一個功函數層255的另一部分可被同時形成。如同將於下文中描述的，相鄰之n型與p型閘極結構可共享共同功函數層，例如第17圖中所示之第二功函數層256。在一個實施例中，第二功函數層256可包括氮化鈦(TiN)。
參照第1圖、第18圖及第19圖，方法100包括方塊124，在方塊124中，於方塊122中沉積的閘極堆疊層被回蝕刻。在一些實施例中，可使用熱原子層蝕刻(thermal atomic layer etching, ALE)、乾式蝕刻、濕式清潔或其組合來回蝕刻包括至少一個功函數層255的閘極堆疊層。範例性的ALE製程可包括氧化劑，例如臭氧(O 3)或過氧化氫(H 2O 2)以及氟化氫(HF)。範例性的乾式蝕刻製程可包括含氟氣體(例如：CF 4、SF 6、CH 2F 2、CHF 3及/或C 2F 6)、含氯氣體(例如：Cl 2、CHCl 3、CCl 4及/或 BCl 3)、氧氣(O 2)、二氮烯(N 2H 2)、氬氣(Ar)或其組合。範例性的濕式清潔製程可包括使用氫氧化銨(NH 4OH)、過氧化氫 (H 2O 2)、熱去離子水(DI water)、異丙醇(IPA)、或是臭氧 (O 3)。在一個實施例中，方塊124中的回蝕刻可包括乾式蝕刻製程，以及隨後的濕式蝕刻製程。在此實施例中，乾式蝕刻製程可包括使用CF 4、Cl 2、BCl 3、氧氣(O 2)、二氮烯(N 2H 2)以及氬氣(Ar)，而濕式清潔製程可包括使用氫氧化銨(NH 4OH)、過氧化氫(H 2O 2)、熱去離子水(DI water)、異丙醇(IPA)以及臭氧去離子水(O3-DI)(O 3)。
根據方塊124中的回蝕刻製程的選擇性，閘極結構250可具有不同的頂部輪廓。參照第18圖，當回蝕刻製程在至少一個功函數層255之間是同質的(homogeneous)時，可以在閘極結構250上方形成凹槽258。如第18圖所示，凹槽258被定義在閘極介電層252的兩個側壁之間，且凹槽258的底部表面基本上是平坦的。接著參照第19圖。當回蝕刻製程對至少一個功函數層255的第二功函數層256具有選擇性時，可以形成在閘極結構250上方進入第二功函數層256的凹部259。如第19圖所示，當沿著Y方向觀察時，凹部259可包括延伸至第二功函數層256之中的下方垂直部分以及跨越第一功函數層254之頂部表面的上方水平部分。
參照第1圖、第20圖及第21圖，方法100包括方塊126，在方塊126中，閘極覆蓋層260被沉積在回蝕刻後的閘極結構250上方。在一些實施例中，閘極覆蓋層260可包括鎢(W)、鈷(Co)、鎳(Ni)或釕(Ru)，並且可使用原子層沉積(ALD)來進行沉積，原子層沉積允許在至少一個功函數層255上選擇性地沉積閘極覆蓋層260。在一個實施例中，閘極覆蓋層260可由鎢(W)形成，因為它與後續製程相容，例如與自我對準接點(self-aligned contact, SAC)結構的形成相關的製程相容。如第20圖及第21圖所示，閘極覆蓋層260之底部表面到最頂部通道構件2080之頂部表面之間的距離D，可介於10nm與約20nm之間，而閘極結構250之閘極長度G可介於約6nm與約50nm之間。本揭露之閘極長度G是有意義的。當閘極長度G大於50nm，例如60nm時，閘極結構的尺寸允許在至少一個功函數層上方沉積一或多層的金屬填充層以降低閘極電阻。當閘極長度G小於約10nm時，例如在本揭露中介於約6nm與約8nm之間時，在至少一個功函數層上令人滿意地沉積金屬填充層可能是不切實際的，並且本揭露的閘極覆蓋層260具有降低閘極電阻的作用。
仍舊參照第20圖及第21圖，在方塊126中形成的閘極覆蓋層260可具有介於約2nm與約5nm之間的厚度T。這個厚度範圍並非微不足道的。因為閘極覆蓋層260的材料比起至少一個功函數層的材料其導電性更好，因此理論上回蝕刻更多的至少一個功函數層255並將閘極覆蓋層260形成為更大的厚度是有利的。已經觀察到，2nm的閘極覆蓋層260是確保閘極覆蓋層260之益處的最小厚度。然而，雖然閘極覆蓋層260的沉積對至少一個功函數層255是選擇性的，但閘極覆蓋層260的過度生長可能會延伸到閘極介電層 252上方甚或是閘極間隔物層226上方，導致不希望出現的漏電或短路。可以觀察到，當閘極覆蓋層260大於5nm時，閘極覆蓋層260的過度生長更容易導致漏電或短路。
閘極覆蓋層260在Y方向上的截面形狀取決於在方塊124中的操作之後的閘極結構250的輪廓。參照第20圖，當在方塊124中形成凹槽258(顯示於第18圖)時，閘極覆蓋層260通常跟隨凹槽258的形狀並且近似於片狀。接著參照第21圖，當在方塊124中形成凹部259(顯示於第19圖)時，閘極覆蓋層260通常跟隨凹部259的形狀並具有T形。如第21圖所示，閘極覆蓋層260的T形包括下方垂直部分以及上方水平部分。當上方水平部分跨越至少一個功函數層255時，下方垂直部分會部分地延伸至第二功函數層256之中。閘極覆蓋層260的實施會帶來好處。與不具有閘極覆蓋層260的閘極結構相比，閘極覆蓋層260的實施可將閘極片電阻(sheet resistance)(與閘極結構250相關的片電阻)降低大約一個數量級，從1000歐姆/平方到大約50至100歐姆/平方。當使用環形振盪器(ring oscillator)結構進行測試時，與沒有閘極覆蓋層260之相似的MBC電晶體相比，閘極覆蓋層260的實施顯示了將MBC電晶體的性能提高了約3%到約5%。
接著參照第22圖至第26圖。在一些實施例中，當電路設計需要這種區域(local)連接時，閘極覆蓋層260可被設置在n型MBC電晶體之閘極結構與p型MBC電晶體之閘極結構上，以直接耦接(couple)n型MBC電晶體與p型MBC電晶體。參照第22圖，工作件200可包括n型裝置區域10N以及與n型裝置區域10N相鄰的p型裝置區域10P。n型裝置區域10N可包括至少一個n型MBC電晶體1000N，而p型裝置區域10P可包括至少一個p型MBC電晶體1000P。n型MBC電晶體1000N包括第一閘極結構250N，第一閘極結構250N在n型裝置區域10N中包裹圍繞通道構件2080的第一垂直堆疊。p型MBC電晶體1000P包括第二閘極結構250P，第二閘極結構250P在p型裝置區域10P中包裹圍繞通道構件2080的第二垂直堆疊。第一閘極結構250N可包括n型功函數層254N，而第二閘極結構250P可包括p型功函數層254P。n型功函數層254N與p型功函數層254P的範例性組成，如同前文參照至少一個功函數層255所述。在所繪實施例中，n型功函數層254N包括氮化鈦鋁(TiAlN)，而p型功函數層254P包括氮化鉭(TaN)。如第22圖所示，在n型裝置區域10N與p型裝置區域10P之間(或n型MBC電晶體1000N與p型MBC電晶體1000P之間)的接面處，n型功函數層254N可與p型功函數層254P直接接觸。閘極覆蓋層260自n型裝置區域10N上方連續地延伸至p型裝置區域10P上方，以降低第一閘極結構250N與第二閘極結構250P之間沿著Y方向的閘極電阻。第一閘極結構250N與第二閘極結構250P亦包括共用的p型第二功函數層256。在一個實施例中，共用的p型第二功函數層256可包括氮化鈦(TiN)。在第22圖所示的一些實施例中，閘極覆蓋層260可跨越第一閘極結構250N與第二閘極結構250P兩者的上方，以將它們電性耦接以用於區域互連之目的。也就是說，第一閘極結構250N與第二閘極結構250P可藉由閘極覆蓋層260而電性耦接。在第22圖中，第一閘極結構250N與第二閘極結構250P沿著X方向縱向延伸。關於第一閘極結構250N，n型功函數層254N對應前述之第一功函數層254，而共用的p型第二功函數層256對應前述之第二功函數層256。對於第二閘極結構250P，p型功函數層254P對應前述之第一功函數層254，而共用的p型第二功函數層256對應前述之第二功函數層256。
第23圖及第25圖分別顯示了n型MBC電晶體1000N之Y方向的截面圖。第24圖及第26圖分別顯示了p型MBC電晶體1000P之Y方向的截面圖。在一些實施例中，第23圖以及第24圖中的閘極覆蓋層260被形成在與第18圖中所示之凹槽258相似的凹槽中，並且可在第一閘極結構250N與第二閘極結構250P上方具有片狀的形狀。在一些其他實施例中，第25圖以及第26圖中的閘極覆蓋層260被形成在與第19圖中所示之凹部259相似的凹部中，並且可在第一閘極結構250N與第二閘極結構250P上方具有T形的截面。類似於第20圖中所示的結構，閘極覆蓋層260的T形包括下方垂直部分，下方垂直部分會部分地延伸進入第一閘極結構250N與第二閘極結構250P的共用p型第二功函數層256之中。n型MBC電晶體1000N的通道構件2080在兩個n型源極/汲極特徵236N之間沿著X方向延伸。p型MBC電晶體1000P的通道構件2080在兩個p型源極/汲極特徵236P之間沿著X方向延伸。範例性的n型源極/汲極特徵與p型源極/汲極特徵如同前文參照源極/汲極特徵236所述。
儘管並非旨於限制，但本揭露的一或多個實施例為半導體裝置提供了許多益處。舉例來說，本揭露實施例所提供的MBC電晶體包括了包裹環繞通道構件之垂直堆疊的閘極結構。閘極結構包括閘極介電層以及至少一個功函數層。在閘極結構被回蝕刻之後，在閘極結構上方形成鎢閘極覆蓋層。鎢閘極覆蓋層的實施可將與閘極結構有關的電阻降低大約一個數量級，並且將裝置性能提高大約3%至大約5%。
在一個範例性態樣中，本揭露直指一種半導體裝置。上述半導體裝置包括垂直堆疊的複數第一通道構件、垂直堆疊的複數第二通道構件、包裹環繞複數第一通道構件之每一者的n型功函數層、位於n型功函數層上方並包裹環繞複數第一通道構件之每一者的第一p型功函數層、包裹環繞複數第二通道構件之每一者的第二p型功函數層、位於第二p型功函數層上方並包裹環繞複數第二通道構件之每一者的第三p型功函數層、以及位於第一p型功函數層之頂部表面以及第三p型功函數層之頂部表面上方的閘極覆蓋層，使得閘極覆蓋層電性耦接第一p型功函數層與第三p型功函數層。
在一些實施例中，n型功函數層包括鈦(Ti)、鋁(Al)、銀(Ag)、錳(Mn)、鋯(Zr)、鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、碳化鉭(TaC)、碳氮化鉭(TaCN)、鉭鋁(TaAl)、碳化鉭鋁(TaAlC)、氮化鈦鋁(TiAlC)、或其組合。
在一些實施例中，n型功函數層包括氮化鈦鋁。在一些實施例中，第一p型功函數層與第三p型功函數層包括氮化鈦(TiN)。在一些實施例中，第二p型功函數層包括氮化鉭(TaN)。
在一些實施例中，閘極覆蓋層包括鎢。在一些實施例中，第一通道構件在兩個n型源極/汲極特徵之間沿著一方向延伸，而第二通道構件在兩個p型源極/汲極特徵之間沿著上述方向延伸。
在一些實施例中，當沿著上述方向觀察時，閘極覆蓋層的截面包括T形。在一些實施例中，閘極覆蓋層的截面包括下方垂直部分以及上方水平部分，其中下方垂直部分延伸至第一p型功函數層與第三p型功函數層之中。在一些實施例中，閘極覆蓋層所包括的厚度介於2奈米與約5奈米之間。
在另一個範例性態樣中，本揭露直指一種半導體裝置。上述半導體裝置包括第一源極/汲極特徵以及第二源極/汲極特徵、沿著一方向在第一源極/汲極特徵與第二源極/汲極特徵之間延伸的複數通道構件、包裹環繞複數通道構件中的每一者且包括功函數層的閘極結構、以及位於功函數層上方的鎢覆蓋層。鎢覆蓋層之沿著上述方向的截面包括下方垂直部分以及上方水平部分，且下方垂直部分延伸至功函數層之中。
在一些實施例中，功函數層包括氮化鈦。在一些實施例中，鎢覆蓋層的截面包括T形。在一些實施例中，鎢覆蓋層的厚度介於約2奈米與約5奈米之間。
在一些實施例中，上述半導體裝置更包括閘極間隔物層，閘極間隔物層沿著閘極結構與鎢覆蓋層的複數側壁延伸。
在又一個範例性態樣中，本揭露直指一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在一基板上方形成一堆疊，其中上述堆疊包括由複數矽鍺層插入的複數矽層、自上述堆疊與上述基板形成鰭狀結構，其中鰭狀結構包括通道區域以及源極/汲極區域、在鰭狀結構之通道區域上方形成虛擬閘極堆疊、在虛擬閘極堆疊上方沉積閘極間隔物層、掘入源極/汲極區域以形成源極/汲極溝槽，其中源極/汲極溝槽曝露複數矽層與複數矽鍺層的複數側壁、選擇性地且部分地掘入複數矽鍺層以形成複數內部間隔物凹槽、在複數內部間隔物凹槽中形成複數內部間隔物特徵、在源極/汲極溝槽中沉積源極/汲極特徵，其中源極/汲極特徵與複數矽層接觸、在沉積源極/汲極特徵之後，移除虛擬閘極堆疊、釋放通道區域中的複數矽層以作為複數通道構件、沉積複數閘極堆疊層以包裹環繞複數通道構件中的每一者、回蝕刻閘極堆疊層以形成閘極凹槽、以及在閘極凹槽上方沉積閘極覆蓋層。
在一些實施例中，上述閘極覆蓋層的沉積包括使用原子層沉積(ALD)在閘極凹槽上方沉積鎢。在一些實施例中，上述閘極堆疊層的沉積包括形成一界面層、在界面層上方沉積高k值介電材料、以及在高k值介電材料上方沉積至少一個功函數層。
在一些實施例中，至少一個功函數層包括氮化鈦。在一些實施例中，上述閘極堆疊層的回蝕刻形成進入至少一個功函數層之中的一凹部。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
100:方法 102~126:方塊 200:工作件 202:基板 204:堆疊 206:犧牲層 208:通道層 210:硬遮罩層 212:鰭狀結構 214:隔離特徵 216:虛擬介電層 218:虛擬電極層 220:虛擬閘極堆疊 222:閘極頂部硬遮罩層 223:氧化矽層 224:氮化矽層 A-A’:截面 212C:通道區域 212SD:源極/汲極區域 226:閘極間隔物層 228:源極/汲極溝槽 230:內部間隔物凹槽 232:內部間隔物材料 234:內部間隔物特徵 300:清潔製程 236:源極/汲極特徵 400:退火製程 244:接觸蝕刻停止層 246:ILD層 248:閘極溝槽 249:空間 250:閘極結構 252:閘極介電層 254:第一功函數層 255:至少一個功函數層 256:第二功函數層 2080:通道構件 258:凹槽 259:凹部 260:閘極覆蓋層 G:閘極長度 T:厚度 D:距離 10N:n型裝置區域 10P:p型裝置區域 250N:第一閘極結構 250P:第二閘極結構 254N:n型功函數層 254P:p型功函數層 1000N:n型MBC電晶體 1000P:p型MBC電晶體 236N:n型源極/汲極特徵 236P:p型源極/汲極特徵
本揭露自後續實施方式及附圖可更佳理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製，並僅用於說明之目的。事實上，各種特徵之尺寸可能任意增加或減少以清楚論述。 第1圖係根據本揭露一或多個態樣所示，形成半導體裝置之方法的流程圖。 第2圖至第21圖係根據本揭露一或多個態樣所示，根據第1圖之方法的製造製程期間，工作件的局部截面圖。 第22圖根據本揭露一或多個態樣，顯示橫跨在n型裝置區域與p型裝置區域上方的閘極覆蓋層。 第23圖係根據本揭露一或多個態樣，顯示第22圖中之n型MBC電晶體的局部截面圖。 第24圖係根據本揭露一或多個態樣，顯示第22圖中之p型MBC電晶體的局部截面圖。 第25圖係根據本揭露一或多個態樣，顯示第22圖中之n型MBC電晶體的局部截面圖。 第26圖係根據本揭露一或多個態樣，顯示第22圖中之p型MBC電晶體的局部截面圖。
200:工作件
202:基板
212C:通道區域
212SD:源極/汲極區域
226:閘極間隔物層
234:內部間隔物特徵
236:源極/汲極特徵
244:接觸蝕刻停止層
246:ILD層
250:閘極結構
252:閘極介電層
254:第一功函數層
255:至少一個功函數層
256:第二功函數層
2080:通道構件
260:閘極覆蓋層
G:閘極長度
T:厚度
D:距離

Claims (10)

  1. 一種半導體裝置，包括：垂直堆疊的複數第一通道構件；垂直堆疊的複數第二通道構件；一n型功函數層，包裹環繞上述第一通道構件中的每一者；一第一p型功函數層，位於上述n型功函數層上方，且包裹環繞上述第一通道構件中的每一者；一第二p型功函數層，包裹環繞上述第二通道構件中的每一者；一第三p型功函數層，位於上述第二p型功函數層上方，且包裹環繞上述第二通道構件中的每一者；一第一閘極覆蓋層，包括一下方垂直部分以及具有一傾斜側壁的一上方水平部分，並且位於上述第一p型功函數層之頂部表面上方，使得上述第一閘極覆蓋層之上述上方水平部分的上述傾斜側壁直接電性耦接上述第一p型功函數層；以及一第二閘極覆蓋層，位於述第三p型功函數層之頂部表面上方，使得上述第二閘極覆蓋層電性耦接上述第三p型功函數層。
  2. 如請求項1之半導體裝置，其中：上述第一通道構件在兩個n型源極/汲極特徵之間沿著一方向延伸；以及上述第二通道構件在兩個p型源極/汲極特徵之間沿著上述方向延伸。
  3. 如請求項2之半導體裝置，其中當沿著上述方向觀察時，上述第一閘極覆蓋層的一截面包括T形。
  4. 如請求項3之半導體裝置，其中： 上述下方垂直部分延伸至上述第一p型功函數層之中。
  5. 如請求項1之半導體裝置，其中上述第一閘極覆蓋層所包括的厚度介於2奈米與約5奈米之間。
  6. 一種半導體裝置，包括：一第一源極/汲極特徵以及一第二源極/汲極特徵；複數通道構件，沿著一方向在上述第一源極/汲極特徵與上述第二源極/汲極特徵之間延伸；一閘極結構，包裹環繞上述通道構件中的每一者，且包括一功函數層；以及一鎢覆蓋層，位於上述功函數層上方，其中上述鎢覆蓋層之沿著上述方向的截面包括一下方垂直部分以及一上方水平部分，上述上方水平部分具有與上述功函數層直接接觸的一傾斜側壁，且上述下方垂直部分延伸至上述功函數層之中。
  7. 如請求項6之半導體裝置，其中上述鎢覆蓋層的截面包括一T形。
  8. 如請求項6之半導體裝置，其中上述鎢覆蓋層的厚度介於約2奈米與約5奈米之間。
  9. 一種半導體裝置的製造方法，包括：在一基板上方形成一堆疊，其中上述堆疊包括由複數矽鍺層插入的複數矽層；自上述堆疊與上述基板形成一鰭狀結構，上述鰭狀結構包括一通道區域以及一源極/汲極區域；在上述鰭狀結構之上述通道區域上方形成一虛擬閘極堆疊；在上述虛擬閘極堆疊上方沉積一閘極間隔物層； 掘入上述源極/汲極區域以形成一源極/汲極溝槽，其中上述源極/汲極溝槽曝露上述矽層與上述矽鍺層的複數側壁；選擇性地且部分地掘入上述矽鍺層以形成複數內部間隔物凹槽；在上述內部間隔物凹槽中形成複數內部間隔物特徵；在上述源極/汲極溝槽中沉積一源極/汲極特徵，上述源極/汲極特徵與上述矽層接觸；在沉積上述源極/汲極特徵之後，移除上述虛擬閘極堆疊；釋放上述通道區域中的上述矽層以作為複數通道構件；沉積複數閘極堆疊層以包裹環繞上述通道構件中的每一者；回蝕刻上述閘極堆疊層以形成一閘極凹槽，其中上述閘極凹槽包括一下方垂直部分以及具有一傾斜側壁的一上方水平部分；以及在上述閘極凹槽上方沉積一閘極覆蓋層。
  10. 如請求項9之半導體裝置的製造方法，其中上述閘極覆蓋層的沉積包括使用原子層沉積在上述閘極凹槽上方沉積鎢。
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