CN102208349A - 制造鳍状半导体器件结构的方法 - Google Patents
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Abstract
一种制造鳍状半导体器件结构的方法。该方法首先提供有大块的半导体材料的衬底。该方法继续以由大块的半导体材料形成半导体鳍状结构，沉积绝缘材料覆盖半导体鳍状结构，使得绝缘材料充填毗邻半导体鳍状结构的空间，以及平坦化所沉积的绝缘材料和半导体鳍状结构以产生平坦表面。此后，进行更换栅极程序以形成横向覆盖半导体鳍状结构的栅极结构。
Description
技术领域
一般而言，本发明在此描述的实施例是关于半导体器件及相关的制造工艺，且特别是关于以可靠的方式形成鳍状半导体器件，如鳍式场效应晶体管(FinFET)器件的方法。
背景技术
晶体管，如金属氧化物半导体场效应晶体管(MOSFET)，是在绝大多数的半导体器件的核心组成部分。一些半导体集成电路，如高性能处理器或处理单元，可以包括有数十亿个晶体管。对于这样的器件，降低晶体管的尺寸，从而增加晶体管密度，传统上在半导体制造产业中一直是高度优先事项。
FinFET是一种晶体管，可使用非常小规模的工艺制造。图1是FinFET 10的简化透视图，其形成在半导体晶片衬底12上。FinFET以使用一个或多个鳍14而命名，其由衬底12的半导体材料形成。如图1所示，每个鳍14在FinFET 10的源极区16和漏极区18之间延伸。FinFET10还包括形成在上方并横跨鳍14的栅极结构20。与栅极结构20接触的鳍14的表面区域决定FinFET 10的有效渠道。适用于产生FinFET的半导体材料包括但不限于硅，锗，硅锗合金，和如砷化镓，砷化铟镓，磷化铟之III-V族材料。
发明内容
本发明提供一种制造鳍状半导体器件结构的方法。该方法由半导体材料层形成半导体鳍状结构，然后沉积绝缘材料覆盖半导体鳍状结构，使绝缘材料充填毗邻半导体鳍状结构的空间。该方法由沉积的绝缘材料产生平坦表面，使得该平坦表面与半导体鳍状结构的上表面相连。然后，该方法制造覆盖该平坦表面的伪栅极结构，该伪栅极结构横向覆盖半导体鳍状结构。该方法形成毗邻伪栅极结构的侧壁的间隔物，去除伪栅极结构而让该间隔物实质完整，以自我对准间隔物的方式，选择性地蚀刻间隔物之间定义的区域下方的一些沉积绝缘材料。
本发明也提供另一种制造鳍状半导体器件结构的方法。该方法首先提供具有大块的半导体材料的衬底，由大块半导体材料形成半导体鳍状结构。该方法接着沉积覆盖半导体鳍状结构的绝缘材料，使得绝缘材料充填毗邻半导体鳍状结构的空间。该方法平坦化沉积的绝缘材料和半导体鳍状结构以产生平坦表面，执行更换栅极程序，以形成横向覆盖半导体鳍状结构的栅极结构。
本发明还提供又一种制造鳍状半导体器件结构的方法。该方法提供具有大块半导体材料的衬底，由大块半导体材料形成多个半导体鳍状结构，在大块半导体材料中产生隔离沟槽。隔离沟槽位于多个半导体鳍状结构之间。该方法接着以绝缘材料充填隔离沟槽并覆盖多个半导体鳍状结构，由沉积的绝缘材料产生平坦表面，执行更换栅极程序，以形成横向覆盖多个半导体鳍状结构的栅极结构。
此发明内容是以简化形式介绍以下在实施方式中要进一步描述的挑选出的概念。此发明内容并非意图识别本发明的关键特征或必要特征，亦非意图用作为决定本发明的范围。
附图说明
通过配合下列图式参考实施方式和权利要求书而可完整了解本发明，其中相同的组件符号表示图式中相似的组件。
图1是有多个鳍的传统的FinFET的简化透视图；及
图2-23是各种截面和顶视图，说明鳍状半导体器件结构和其制造过程。
具体实施方式
下列实施方式在本质上仅为例示，并非用来限制本发明的实施例或这些实施例的应用和使用。如在此所使用者，用语“例示”意指“用作为范例、例子或说明”。在此所描述并作为例示的任何实作不需被解读为相较于其它实作为较佳或有利者。再者，本发明无意受到前述技术领域、背景技术、发明内容或下列实施方式中提到的任何明示或暗示的理论所限制。
下列描述中的某些用语仅用作参考，而非意图限制。举例而言，例如“上方”、“下方”、“之上”和“之下”指的是附图中的参考方向。可使用例如“正面”、“背面”、“后方”、“侧方”、“外侧”和“内侧”来描述在一致却任意的参考架构内的特征或组件的定位及/或位置，其通过参考描述所讨论的组件的文字与相关附图而变得清楚。这类用语可包含特别是以上所提到的字、其衍生字和类似输入的字。
可以利用本文所述工艺和技术制作MOS晶体管器件，其包括NMOS晶体管器件、PMOS晶体管器件和称为CMOS器件的NMOS/PMOS器件的组合。虽然“MOS器件”一般是指具有金属栅极电极和氧化栅极绝缘体的器件，但该词在本案全文中将用于指包括导电栅电极(不论是金属或其它导电材料)的任何半导体器件，该导电栅电极置于栅极绝缘体(不论氧化或其他绝缘体)上方或周围，栅极绝缘体接着置于半导体区上方或周围，如同FinFET器件的情况。MOS组件和FinFET的制造的各种步骤是众所周知的，所以为简短起见，许多传统的步骤于此将只简要地提到或将被完全忽略不提供众所周知的工艺细节。这里所用的术语“FinFET”既指只有鳍的垂直壁受到栅极电压影响的鳍状器件(也称为“双栅极”或“双重栅极”器件)，也指鳍状顶面以及鳍状垂直壁受到栅极电压影响的鳍状器件(也称为“三栅”或“三重栅极”器件)。
虽然这里所描述的制造工艺可以被用来由大块半导体衬底或绝缘体上半导体(SOI)衬底产生鳍状半导体器件，但使用大块半导体衬底时，可获得一定的实际利益。因此，以下重点放在说明大块半导体的实作(在非限制范围内)。大块半导体衬底上FinFET形成的常见方法半导体是采用鳍蚀刻后面接着沟槽填充步骤，将电介质材料充填沟槽(沟槽由鳍蚀刻形成)，随后平坦化至鳍的上表面。此后，在平坦化的电介质中形成凹槽以显露出所需的鳍高度。对于后栅极(Gate-last)方法，形成伪栅极堆叠(dummy gate stack)覆盖显露的鳍，侧壁间隔物形成在伪栅极堆叠上。制作伪栅极堆叠和侧壁间隔物时，执行各向异性蚀刻步骤。不幸的是，由于这些特征(在半导体鳍以上和上方形成)的三维性质，很难实现均匀，可靠和一致的伪栅极堆叠和间隔物的蚀刻。下面描述的制作工艺通过在平坦的表面上形成伪栅极堆叠和侧壁间隔物，造成元件形成时有更均匀和可靠的蚀刻，解决了传统方法的这一缺失。值得注意的是，平坦化电介质充填材料之后自然有平坦的表面。因此，所描述的制作工艺可以很容易地整合到利用典型后栅极方法的现有工艺流程。
图2-23是各种截面和顶视图，说明鳍状半导体器件结构和其制造过程。此制作过程代表适用于制造鳍状半导体器件(如FinFET)的方法的一个实作。提供由或以其他方式包括半导体材料形成的适当的衬底，开始此制作过程的一实施例。较佳实施例是从具有适当大块的半导体材料的衬底开始，即大块半导体衬底。在其它实施例中，衬底实现为SOI衬底，其包括支持层、覆盖或驻于支持层上的绝缘材料层、覆盖或驻于绝缘材料层上的半导体材料层。半导体材料最好是通常用于半导体产业中的硅材料，例如，相对纯的硅和硅掺其它元素如锗、碳和等等。另外，半导体材料可为锗、镓砷化物等等。虽然可能很轻地掺杂为N型或P型，但半导体材料不需被掺杂而不会影响这里描述的制造工艺。例如，常提供轻掺杂P型衬底的大块硅衬底，轻掺杂P型半导体材料可用于这里描述的实施例。当然，半导体材料可随后以适当的方式掺杂，以熟悉半导体制造技术者所理解的方式形成主动区。
图2是已由半导体材料层106形成半导体鳍状结构102和104后的半导体器件结构100A的横截面图。图2代表垂直半导体鳍状结构102，104的纵向轴的相交平面的透视图。因此，半导体鳍状结构102，104的纵向轴进出图2出现的页上。
对此示范的实施例，最初以大块半导体衬底108的形式提供半导体材料层106。虽然可以产生任何数量的鳍状结构，但图2描述的是包括两个半导体鳍状结构102，104的鳍状配置。可由半导体材料层106使用任何已知的工艺步骤和技术形成半导体鳍状结构102，104。其中的一个方法是采用光刻技术形成覆盖半导体材料层106的图案化蚀刻掩膜，通常是图案化硬掩膜。此后，用图案化蚀刻掩膜各向异性蚀刻半导体材料106以定义半导体鳍状结构102、104。如果所需的鳍状厚度太薄不能直接由光刻技术产生，则可用产生间隔物的已知方法，以此方式使得氮化物或其他耐蚀刻材料组成的间隔物成为图案和硬掩膜以用于鳍产生。依据某些实施例，硬掩膜材料仍保留在下方的底层半导体材料106上。在这方面，图2每个半导体鳍状结构102、104包括由半导体材料层106形成的鳍110和覆盖鳍110的硬掩膜帽(cap)112。但是，在一些实施例，蚀刻半导体材料106后，自鳍110去除硬掩膜帽112以形成半导体鳍状结构102，104，或者完全不使用它们。
在产生鳍110时，也能以适当的方式来蚀刻半导体材料层106，以在大块半导体衬底108产生隔离沟槽114。虽然没有在图2显示，但最左边的隔离沟槽114的左侧可以定义半导体材料106的侧壁(而最右边的隔离沟槽114的右侧可以同样定义)。很容易理解到，产生隔离沟槽114容纳隔离材料以用于让半导体鳍状结构102，104彼此绝缘。因此，隔离沟槽114位于并且毗邻半导体鳍状结构102，104之间。
为了方便说明和清晰，图2显示单一的和一致的深度形成的隔离沟槽114的实施例。然而在实施时，如果需要的话可制作双深度或多重深度的隔离沟槽。在这方面，形成较高深宽比(aspect ratio)沟槽时可考虑多重深度的方法。例如，双深度方法可以用来形成两个半导体鳍状结构102，104之间的较浅的隔离沟槽，并形成两个半导体鳍结构102，104外侧较深的隔离沟槽。可以执行如下描述其余的制造工艺步骤(如果需要可适当的修改)，以容纳单一深度、双深度或多重深度隔离沟槽。
如上所述，所披露的半导体器件制造工艺可用于产生鳍状器件于SOI衬底(而不是大块衬底)上。在这样的实施例，通过提供具有覆盖绝缘层的半导体材料层的SOI衬底开始该工艺。使用传统技术，蚀刻半导体材料层以定义一个或多个覆盖绝缘层的半导体鳍状结构。反之，由于隔离埋藏氧化物的存在，自SOI衬底形成鳍本质上会导致鳍之间的隔离的产生。不过，下面介绍的技术和方法仍然可以用于处理具有自SOI衬底蚀刻的鳍的半导体器件结构。
以绝缘材料120充填隔离沟槽114继续此制造工艺的实施例。图3描述完成一个或多个工艺步骤后，半导体器件结构100b的状态。在此制造工艺的点，隔离沟槽114已以绝缘材料120(例如，通过沉积)完成填补与过满(overfill)，以及随后以抛光或以其他方式平坦化绝缘材料120，以由沉积的绝缘材料120和硬掩膜帽112上表面产生平坦的表面122。在图3，虚线代表平坦的表面122，与沉积的绝缘材料120的暴露表面和硬掩膜帽112暴露的上表面相连。
在某些实施例，绝缘材料120是一种氧化物材料，其为使用众所周知的材料沉积技术如化学气相沉积法(CVD)，低压化学气相沉积(LPCVD)，或等离子增强化学气相沉积(PECVD)沉积覆盖半导体鳍状结构102，104的毯层(b1anket)。沉积绝缘材料120以充填毗邻和半导体鳍状结构102，104之间的空间(即在这个例子中的隔离沟槽114)并覆盖硬掩膜帽112。此后，由沉积绝缘材料120产生平坦的表面122。在特别的实施例中，使用例如化学机械抛光工具平坦化沉积的绝缘材料120，使得硬掩膜帽112作为抛光停止指标。因此，所产生的平坦的表面122对应于抛光后的绝缘材料120的暴露表面和硬掩膜帽112的暴露上表面。
于SOI的实施例，毗邻且在鳍之间仍然可以沉积绝缘材料，并且之后以上述方式平坦化而形成平坦的表面。由此产生的结构将类似于图3所示，但是，将留绝缘材料覆盖SOI衬底的绝缘层(如，埋藏氧化物层)而不是大块的半导体材料。
如果制作三栅器件，在平坦化的步骤之前，可能需要去除硬掩膜帽112使鳍110的上表面无保护。对于这种情况下，绝缘材料120将被抛光，使其暴露表面与鳍110的暴露上表面相连。或者，如果硬掩膜帽112在这个平坦化的步骤的时间存在，那么可以执行平坦化绝缘材料120，致使硬掩膜帽112在这个时候去除。如果以这种方式去除硬掩膜帽112，所需的平坦的表面将对应于绝缘材料的暴露抛光表面和鳍110的暴露上表面。还有一些实施例中，在更换栅极程序的某些其他时间点，去除硬掩膜帽112。
值得注意的是，更换栅极程序利用平坦的表面122形成横向覆盖半导体鳍状结构102，104的栅极结构。这个时候利用平坦的表面122执行更换栅极程序，这使得能够可靠且均匀地蚀刻用以制造伪栅极结构及相关侧壁间隔物的材料。在这方面，图4-6描绘一个或多个过程步骤完成后，半导体器件结构100c的状态。更具体地说，图4-6显示覆盖平坦的表面122的伪栅极结构130。图4是半导体器件结构100c的俯视图，图5是自图4的5-5线观看的半导体器件结构100c的横截面视图，图6是自图4的6-6线观看的半导体器件结构100c的横截面视图。伪栅极结构130包括伪栅极132和覆盖伪栅极132的伪帽134。如图4和图5所示，制作伪栅极结构130使它横向覆盖半导体鳍状结构102，104。这个例子中，相对于半导体鳍状结构102，104的纵向轴，伪栅极结构130为正交面向。
可以使用传统工艺步骤诸如材料沉积，光刻和蚀刻，制作伪栅极结构130。在这方面，形成至少一层覆盖平坦的表面122的伪栅极材料开始伪栅极结构130的制作。在这个例子中，伪栅极132所使用的材料形成覆盖平坦的表面122，然后伪帽134使用的硬掩膜材料形成覆盖伪栅极材料。伪栅极材料典型是多晶硅材料，以及硬掩膜材料典型是氮化物材料或氧化物材料。在典型的实施例中，伪栅极材料是以共形方式毯沉积(blanket deposited)于半导体器件结构上(使用例如在前面提到的任何沉积技术)。
硬掩膜层被光刻图案化而形成伪栅极蚀刻掩膜，而下方的伪栅极材料被各向异性蚀刻成由伪栅极蚀刻掩膜定义的所需形貌(topology)。由此产生的伪栅极130描绘在图4-6。值得注意的是，因为伪栅极130在平坦的表面122上，所以伪栅极材料的各向异性蚀刻可以可靠的方式控制以产生均匀的蚀刻。换句话说，伪栅极材料的垂直尺寸相对均匀且持续覆盖平坦的表面122，以实现在垂直方向的准确和均匀的各向异性蚀刻。
在产生伪栅极结构130后，通过形成相邻伪栅极结构130的侧壁的间隔物，继续该进程。在这方面，图7-9描绘间隔物140的形成后，半导体器件结构100d的状态。图7是半导体器件结构100d的俯视图，图8是自图7的8-8线观看的半导体器件结构100d的横截面视图，图9是自图7的9-9线观看的半导体器件结构100d的横截面视图。如图7和图9所示，间隔物140形成于邻接并且位在伪栅极结构130的侧壁142上。
可以使用传统工艺步骤诸如材料沉积、光刻和蚀刻制作间隔物140。在这方面，通过共形沉积覆盖伪栅极结构130的间隔物材料而开始间隔物140的形成。间隔物材料是合适的绝缘体，如氧化硅或硅氮化物，并且间隔物材料可以已知的方式，例如，原子层沉积(ALD)、CVD、低压化学气相沉积(LPCVD)、半大气化学气相沉积(SACVD)或PECVD沉积。各向异性刻蚀后，间隔材料沉积至一厚度使间隔物140的厚度适合下面描述的后续的蚀刻步骤。
此后，各向异性和选择性蚀刻间隔物材料以定义间隔物140。实施时，可通过使用合适的蚀刻化学，例如反应离子刻蚀(RIE)，蚀刻间隔物材料。值得注意的是，因为伪栅极130和间隔物材料在平坦的表面122上有利于在垂直方向上准确与均匀的各向异性蚀刻，所以间隔物材料的各向异性蚀刻可以可靠的方式控制产生均匀的蚀刻。
在已产生间隔物140后，通过形成源/漏极腔(source/drain cavities)于半导体器件结构中而继续该进程。图10和图11描绘源/漏极腔150的形成后，半导体器件结构100e的状态。图10是半导体器件结构100e的俯视图，图11是自图10的11-11线观看的半导体器件结构100e的横截面视图。应该了解，仍将出现如图5所示通过伪栅极130沿纵向截取的半导体器件结构100e的横断面视图。
通过连续或同时蚀刻硬掩模帽112、鳍110和绝缘材料120的无保护部分到所需的深度，形成源/漏极腔150。蚀刻源/漏极腔150，使绝缘材料120没有仍覆盖在源/漏极腔150的底部的半导体材料106。这个选项通常会同时使用鳍之间的浅隔离沟槽，而更深的隔离将分隔各器件。此源/漏极腔类型能提供更受控制的外延(epitaxial)工艺(在平面和平坦的衬底材料播种)以及与器件的通道可能更好的应力耦合(该应力由腔内生长的外延材料造成)。值得注意的是，源/应力极腔150产生时，伪帽134和间隔物140可以作为部分蚀刻掩模。虽然没有显示，适当图案化的蚀刻掩模材料也可以在蚀刻步骤用来保护绝缘材料120的某些区域。对于这个实施例，通过绝缘材料120区，定义源/漏极腔150两侧，其在蚀刻步骤(见图10)由蚀刻掩模保护。如图11所描述，各向异性蚀刻源/漏极腔150，使源/汲极腔150的侧壁152自我对齐间隔物140。
通过以半导体材料至少部分填充源/漏极腔150，可继续该制造进程。图12和图13描绘源/漏极腔150填充半导体材料160后，半导体器件结构100f的状态。图12是半导体器件结构100f的俯视图，图13是自图12的13-13线观看的半导体器件结构100f的横截面视图。应该了解，仍将出现如图5所示通过伪栅极130沿纵向截取的半导体器件结构100f的横断面视图。
半导体材料160可以是硅材料、应力诱导的半导体材料等等。在此实施例，半导体材料160是一种应力诱导半导体材料，通过选择性外延生长硅基材料于源/漏极腔150而形成。对于NMOS晶体管器件，半导体材料160是一种半导体材料，如硅碳，或具有比硅较低的晶格常数的其他材料。相反，对于PMOS晶体管器件，半导体材料160是一种半导体材料，如硅锗，或具有比硅较高的晶格常数的其他材料。如所理解，这种外延生长自半导体材料106，发生在源/漏极腔150底部。这就是为什么所有的绝缘材料120自源/漏极腔150区去除。在某些实施例中，半导体材料160是一种“原位掺杂(in situ doped)”材料，其中合适的掺杂物在主体材料生长时被引入到主体材料。在这里可以利用外延生长原位掺杂硅材料，使材料不必为掺杂的目的而经受离子注入。
应该明白，应力诱导半导体材料160的使用是视需要而选择的。或者，鳍110可部分或全部暴露在源/漏极区，而硅(这不是应力诱导)在需要加厚鳍110和/或将鳍110合并在一起时，可以外延生长在源/漏极区如。通常执行这种处理以降低鳍110的接触电阻和容纳鳍110的末端的源/漏极接触的形成。
再参考图12和图13，此时若有需要，半导体材料160有可能会受到离子注入(用于源/漏极掺杂)。作为另一个视需要的步骤，半导体材料160有可能会受到硅化处理，以在这个时候形成源/漏极接触区域。或者，离子注入和/或硅化可稍后在制作过程执行。
通过间隔物140外侧的电介质材料区的形成，继续该制造进程。图14和图15后描绘电介质材料170形成后，半导体器件结构100g的状态。图14是半导体器件结构100g的俯视图，图15是自图14的15-15线观看的半导体器件结构100g的横截面视图。应该了解，仍出现如图5所示通过伪栅极130沿纵向截取的半导体器件结构100g的横断面视图。在该制造进程中的时间点，在间隔物140外侧且之前空置的空间已完全充满电介质材料170(例如，通过毯沉积)，以及如图15所示半导体器件结构100g暴露的表面经抛光或其他平坦处理。
在某些实施例，电介质材料170是层间电介质(ILD)材料，使用众所周知的材料沉积技术如化学气相沉积法(CVD)、低压化学气相沉积(LPCVD)和等离子增强化学气相沉积(PECVD)而初始毯沉积覆盖半导体材料160、伪栅极结构130和间隔物140。沉积电介质材料170，使其充填相邻以及在间隔物140外侧的空间，使其覆盖间隔物140和伪帽134。此后，使用例如化学机械抛光工具平坦化所沉积的电介质材料170，使得伪帽134作为抛光停止指标。
通过去除伪栅极结构130而使间隔物140完整或至少实质完整，继续该制造进程。图16和图17描绘伪栅极结构130去除后，半导体器件结构100h的状态。图16是半导体器件结构100h的俯视图，图17是自图16的17-17线观看的半导体器件结构100h的横截面视图。值得注意的是，伪栅极结构130的去除导致伪帽134(假设在这个时候它仍然存在)的去除和伪栅极132的去除。因此，伪栅极结构130的去除暴露间隔物140(见图17)之间的平坦的表面122。因此，硬掩膜帽112部分和绝缘材料120部分(即之前伪栅极结构130所覆盖者)将被暴露出来。因此，应该明白，仍将出现如图3所示间隔物140之间沿纵向截取的半导体器件结构100h的横断面视图。
在某些实施例中，通过依序或同时而以选择性的方式蚀刻伪帽134和伪栅极132，在想要的位置停止，从而去除伪栅极结构130。选择蚀刻步骤使用的蚀刻化学和技术，使间隔物140和电介质材料170不被蚀刻(或仅蚀刻极小的量)。根据特殊的工艺，伪栅极130的蚀刻可受控制而停在硬掩膜帽112(如果在这个时候他们仍然存在)或停在鳍110顶部。
通过去除一些暴露的绝缘材料120以定义鳍110所需的高度，继续该制造进程。图18和图19描绘绝缘材料120的高度缩减后，半导体器件结构100i的状态。对于此特殊例，半导体鳍状结构102，104的硬掩膜帽112保持完整。因此，半导体器件结构100i的俯视图类似于如图16所示者(因为绝缘材料120的高度在图16不特出)。出于这个原因，图18是自图16的18-18线观看的半导体器件结构100i的横截面视图，图19是自图16的19-19线观看的半导体器件结构100i的横截面视图。值得注意的是，图18对应于经半导体鳍状结构104部分，图19对应于毗邻半导体鳍状结构102的部分。对于这个实施例，毗邻半导体鳍状结构104的部分和半导体鳍状结构102，104之间的部分也将出现如图19所示。
如果制作三栅极器件，那么硬掩膜帽112也可在这个时候去除。在这样的实施例中，器件结构在工艺的此时的顶视图类似于如图16所示，但是，鳍110是可见的，而不是硬掩膜帽112。同样，硬掩膜帽112将不会出现在图18。
在某些实施例中，使用选择性和各向异性蚀刻技术部分地去除绝缘材料120。在这方面，使用对绝缘材料120具有选择性的适当蚀刻化学物而较佳地蚀刻绝缘材料120，使得电介质材料170、间隔物140、硬掩膜帽112和鳍110保持完整(或使得这些项目只有被蚀刻极小的量)。请注意，间隔物140作为自我对准蚀刻掩膜，同时各向异性地蚀刻绝缘材料120。因此，绝缘材料120部分位于间隔物140之间定义的区域是以自我对准的方式蚀刻。此外，控制绝缘材料120的选择性蚀刻，使得所沉积的绝缘材料120的隔离层仍覆盖半导体材料106和半导体鳍状结构102，104之间(见图18)。余下的绝缘材料120相互隔离半导体鳍状结构102，104。
如图18和图19所示，绝缘材料120的蚀刻降低其高度，使鳍110的上部外露和“突出”绝缘材料120新形成的上表面180(供比较，见图5)。该绝缘材料120的选择性蚀刻定义并形成半导体器件结构100i的栅极空间182。见图16，18和19，此栅极空间182位于覆盖绝缘材料120、覆盖半导体鳍状结构102，104并且在间隔物140之间。此外，间隔物140保护下方的绝缘材料120，而形成绝缘材料120的薄“壁”，自半导体材料160外侧与栅极空间182分开(见图19)。
通过形成栅极结构占据栅极空间182和间隔物140之间定义的区域，继续该制造进程。图20-23描绘产生示范的栅极结构190后，半导体器件结构100j的状态。图20是半导体器件结构100j的俯视图，图21是自图20的21-21线观看的半导体器件结构100j的横截面视图，图22是自图20的22-22线观看的半导体器件结构100j的横截面视图(即经半导体鳍状结构104)，图23是自图20的23-23线观看的半导体器件结构100j的横截面视图(即经半导体鳍状结构102相邻的部分)。
图20-23说明完成的栅极结构190如何充填栅极空间182和间隔物140之间的区域。如所理解，形成栅极结构190覆盖半导体鳍状结构102，104，使得栅极结构190接触鳍110的垂直侧。所示实施例是双栅极器件，其中硬掩膜帽112仍在鳍110的顶端。因此，如图21所示，形成栅极结构190覆盖绝缘材料120、鳍110和硬掩膜帽112。或者，形成栅极结构190之前，可去除硬掩膜112，产生三栅极器件结构。依据传统的更换栅极程序，栅极结构190的顶视图(见图20)是按照伪栅极结构130(见图14)相同的布局。在这方面，制作栅极结构190，使其横向覆盖半导体鳍状结构102，104。这个例子中，相对于半导体鳍状结构102，104的纵向轴，栅极结构190为正交面向。
可以使用传统工艺步骤，诸如材料沉积、光刻和蚀刻，制作栅极结构190。此外，可使用任何既定的栅极模块技术(例如，与多晶栅电极、高k金属栅极配置等等结合的栅极绝缘体)形成栅极结构190。在实施时，通过形成至少一层栅极材料覆盖如图18和图19示之半导体器件结构100i，可开始栅极结构190的制作。在典型的实施例中，各栅极材料层为以共形方式(使用例如在前面提到的任何沉积技术)于半导体器件结构上毯沉积。
使用例如化学机械抛光工具可以平坦化沉积的栅极材料。对于所示的实施例，抛光沉积的栅极材料，直到其与间隔物140的上顶端齐平，使得任何溢出材料(overfill material)自电介质材料170的上表面去除(见图22和图23)。在实施时，间隔物140和/或电介质材料170可在此步骤作为抛光停止指标。最终，这些制作步骤的结果形成栅极结构190。
此后，可以执行任何数目的已知工艺步骤完成一个或多个具有半导体鳍状结构102，104的半导体器件的制造。例如，可以执行制造工艺完成至少一个晶体管器件的制造以包括鳍110和栅极结构190。这些最后的工艺步骤，以及其他后端工艺步骤，将不在这里描述。
虽然已在上述实施方式提出至少一个示范实施例，但应了解到有大量的变化例存在。也应了解到，在此所描述的示范实施例并非意图以任何方式限制本发明的范围、应用性和组构。相反地，上述实施方式将提供本技术领域之人士实施所述实施例的方便蓝图。樱了解到，在不超出权利要求书所界定的范围的情况下，可对组件的功能和配置作出各种改变，此范围包含在提出此专利申请时的已知等效物和预知等效物。
Claims (20)
1.一种制造鳍状半导体器件结构的方法，该方法包括：
由半导体材料层形成半导体鳍状结构；
沉积覆盖该半导体鳍状结构的绝缘材料，使得该绝缘材料充填毗邻该半导体鳍状结构的空间，造成沉积的绝缘材料；
由该沉积的绝缘材料产生平坦表面，该平坦的表面与该半导体鳍状结构的上表面相连；
制造覆盖该平坦表面的伪栅极结构，该伪栅极结构横向覆盖该半导体鳍状结构；
形成毗邻该伪栅极结构的侧壁的间隔物；
去除该伪栅极结构而让该间隔物实质完整，以暴露该间隔物之间的该平坦表面；及
以自我对准该间隔物的方式，选择性地蚀刻该间隔物之间定义的区域下方的一些该沉积的绝缘材料。
2.如权利要求1所述的方法，其中，形成该半导体鳍状结构包括：
形成覆盖该半导体材料层的图案化硬掩膜；及
蚀刻该半导体材料层，使用该图案化硬掩膜作为蚀刻掩膜，使得该半导体鳍状结构包括由该半导体材料层形成的鳍和对应于该图案化硬掩膜的帽。
3.如权利要求2所述的方法，其中，该产生步骤产生该平坦表面，使该上表面对应于该帽的表面。
4.如权利要求1所述的方法，其中，形成该半导体鳍状结构包括：
提供具有大块半导体材料形式的该半导体材料层的衬底；及
蚀刻该大块半导体材料以定义该半导体鳍状结构，并对该半导体鳍状结构在该大块半导体材料中产生隔离沟槽。
5.如权利要求4所述的方法，其中，该沉积步骤将该绝缘材料充填该隔离沟槽。
6.如权利要求1所述的方法，其中，形成该半导体鳍状结构包括：
提供具有覆盖绝缘层的该半导体材料层的绝缘体上半导体(SOI)衬底；及
蚀刻该半导体材料层以定义覆盖该绝缘层的该半导体鳍状结构。
7.如权利要求1所述的方法，其中，产生该平坦表面包括抛光该沉积的绝缘材料，使用该半导体鳍状结构的该上表面作为抛光停止指标。
8.如权利要求1所述的方法，其中：
选择性蚀刻一些该沉积的绝缘材料而对该鳍状半导体器件结构定义栅极空间；及
该方法还包括形成占据该栅极空间和该间隔物之间定义的区域的栅极结构。
9.如权利要求1所述的方法，还包括去除该伪栅极结构之前，在该间隔物外侧形成电介质材料区。
10.如权利要求1所述的方法，其中，制造该伪栅极结构包括：
沉积至少一层伪栅极材料覆盖该平坦表面；
形成伪栅极蚀刻掩膜覆盖该至少一层伪栅极材料；及
将该至少一层伪栅极材料各向异性蚀刻成由该伪栅极蚀刻掩膜定义的形貌。
11.如权利要求1所述的方法，其中，形成该间隔物包括：
沉积间隔物材料覆盖该伪栅极结构的；及
各向异性和选择性蚀刻该间隔物材料以定义该间隔物。
12.一种制造鳍状半导体器件结构的方法，该方法包括：
提供有大块半导体材料的衬底；
由该大块半导体材料形成半导体鳍状结构；
沉积覆盖该半导体鳍状结构的绝缘材料，使得该绝缘材料充填毗邻该半导体鳍状结构的空间，造成沉积的绝缘材料；
平坦化该沉积的绝缘材料和该半导体鳍状结构以产生平坦表面；及
执行更换栅极程序，以形成横向覆盖该半导体鳍状结构的栅极结构。
13.如权利要求12所述的方法，其中，执行更换栅极程序包括：
制造覆盖该平坦表面的伪栅极结构，该伪栅极结构横向覆盖该半导体鳍状结构；
形成毗邻该伪栅极结构的侧壁的间隔物；
去除该伪栅极结构而让该间隔物实质完整，以暴露该间隔物之间的该平坦表面；及
以自我对准该间隔物的方式，选择性地蚀刻在该间隔物之间定义的区域下方的一些该沉积的绝缘材料。
14.如权利要求13所述的方法，其中：
选择性蚀刻一些该沉积的绝缘材料对该鳍状半导体器件结构定义栅极空间；及
执行更换栅极程序还包括形成该栅极结构，使得其占据该栅极空间和该间隔物之间定义的区域。
15.如权利要求12所述的方法，其中：
该半导体鳍状结构包括由该大块半导体材料形成的鳍和覆盖该鳍的硬掩膜帽；及
平坦化该沉积的绝缘材料，造成该硬掩膜帽的去除。
16.如权利要求12所述的方法，其中：
该半导体鳍状结构包括由该大块半导体材料形成的鳍和覆盖该鳍的硬掩膜帽；及
该方法还包括平坦化该沉积的绝缘材料之前，自该鳍去除该硬掩膜帽。
17.如权利要求12所述的方法，其中：
半导体鳍状结构包括由该大块半导体材料形成的鳍和覆盖该鳍的硬掩膜帽；及
该方法还包括更换栅极程序时，自该鳍去除该硬掩膜帽。
18.一种制造鳍状半导体器件结构的方法，该方法包括：
提供有大块半导体材料的衬底；
由该大块半导体材料形成多个半导体鳍状结构；
在该大块半导体材料中产生隔离沟槽，该隔离沟槽位于该多个半导体鳍状结构之间；
以绝缘材料充填该隔离沟槽并覆盖该多个半导体鳍状结构，造成沉积的绝缘材料；
由该沉积的绝缘材料产生平坦表面，该平坦表面与该多个半导体鳍状结构的上表面相连；及
执行更换栅极程序，以形成横向覆盖该多个半导体鳍状结构的栅极结构。
19.如权利要求18所述的方法，其中，执行更换栅极程序包括：
制造覆盖该平坦表面的伪栅极结构，该伪栅极结构横向覆盖该多个半导体鳍状结构；
形成毗邻该伪栅极结构的侧壁的间隔物；
去除该伪栅极结构而让该间隔物实质完整，以暴露该间隔物之间的该平坦表面
以自我对准间隔物的方式，选择性地蚀刻在该间隔物之间定义的区域下方的一些该沉积的绝缘材料，以对该鳍状半导体器件结构定义栅极空间；及
形成该栅极结构，使其占据该栅极空间和该间隔物之间定义的区域。
20.如权利要求19所述的方法，其中，控制选择性蚀刻一些该沉积的绝缘材料的步骤，使得该沉积的绝缘材料的隔离层仍覆盖该大块半导体材料和该多个半导体鳍状结构之间。
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