CN107068565A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN107068565A
CN107068565A CN201610879028.6A CN201610879028A CN107068565A CN 107068565 A CN107068565 A CN 107068565A CN 201610879028 A CN201610879028 A CN 201610879028A CN 107068565 A CN107068565 A CN 107068565A
Authority
CN
China
Prior art keywords
grid
layer
semiconductor devices
gate electrode
pseudo
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610879028.6A
Other languages
English (en)
Other versions
CN107068565B (zh
Inventor
金局泰
孙豪成
申东石
沈铉准
李周利
张星旭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107068565A publication Critical patent/CN107068565A/zh
Application granted granted Critical
Publication of CN107068565B publication Critical patent/CN107068565B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)

Abstract

本发明公开了一种半导体器件和一种制造半导体器件的方法。可在衬底上形成伪栅电极层和伪栅极掩模层。可将伪栅极掩模层图案化以形成伪栅极掩模，从而暴露出伪栅电极层的一部分。可通过倾斜离子注入将离子注入伪栅电极层的暴露部分中以及伪栅电极层的与伪栅电极层的暴露部分邻近的一部分中，以在伪栅电极层中形成生长阻挡层。可利用伪栅极掩模作为蚀刻掩模对伪栅电极层进行蚀刻，以形成伪栅电极。可在包括伪栅电极和伪栅极掩模的伪栅极结构的侧表面上形成间隔件。可执行选择性外延生长工艺，以形成外延层。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2015年10月6日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2015-0140406的优先权，该申请的内容以引用方式全文并入本文中。
技术领域
本发明构思涉及半导体器件及其制造方法。更具体地说，本发明构思涉及包括外延层的半导体器件及其制造方法。
背景技术
当形成finFET时，包括按次序堆叠在衬底上并且在第二方向上延伸的伪栅电极和硬掩模的伪栅极结构可形成在基本垂直于第二方向的第一方向上以及在第二方向上，并且伪栅极结构在第二方向上的两端可具有侧表面，它们相对于衬底的顶表面不是竖直的而是倾斜的。因此，伪栅极结构在第二方向上的侧表面可能没有被随后形成的间隔件完全覆盖，并且一部分会暴露伪栅电极。当通过选择性外延生长(SEG)工艺在有源鳍上形成外延层时，外延层会形成在伪栅电极的暴露的部分上，这样会在栅极结构之间产生电短路。
发明内容
根据本发明构思的一方面，提供了一种制造半导体器件的方法，其中，在衬底上按次序形成伪栅电极层和伪栅极掩模层；将伪栅极掩模层图案化以形成伪栅极掩模，从而暴露出伪栅电极层的一部分；通过倾斜离子注入工艺将离子注入伪栅电极层的暴露部分中以及伪栅电极层的与伪栅电极层的暴露部分邻近的一部分中，以在伪栅电极层的一部分形成生长阻挡层；利用伪栅极掩模作为蚀刻掩模对伪栅电极层进行蚀刻，以形成伪栅电极；在包括伪栅电极和伪栅极掩模的伪栅极结构的侧表面上形成间隔件；以及执行SEG工艺，以在衬底的邻近间隔件的一部分上形成外延层。
根据本发明构思的另一方面，提供了一种制造半导体器件的方法，其中，在衬底上形成隔离图案以限定有源鳍；在有源鳍和隔离图案上按次序形成伪栅电极层和伪栅极掩模层；执行倾斜离子注入工艺，以在伪栅电极层的一部分处形成生长阻挡层；利用伪栅极掩模作为蚀刻掩模对伪栅电极层进行蚀刻，以形成伪栅电极；保留生长阻挡层的一部分作为伪栅电极的侧表面上的生长阻挡图案；在包括伪栅电极和伪栅极掩模的伪栅极结构的侧表面上形成间隔件；执行SEG工艺，以在有源鳍的邻近间隔件的一部分上形成外延层；以及将伪栅极结构替换为栅极结构。
根据本发明构思，还提供了一种半导体器件，其包括：栅极结构，在衬底上，每个栅极结构在第二方向上纵长地延伸，并且在第二方向上彼此间隔开，以使得栅极结构中的每一个在与第二方向交叉的第一方向上具有第一相对侧表面并且在第二方向上具有第二相对侧表面；栅极间隔件结构，其包括栅极结构中的每一个的第一相对侧表面上的第一部分和栅极结构中的每一个的第二相对侧表面上的第二部分；以及源极/漏极层，其位于衬底的邻近栅极间隔件结构的第一部分的一部分上，其中，在栅极结构中的每一个的第二相对侧表面中的每一个中具有对应的压痕。
根据本发明构思的另一方面，提供了一种半导体器件，该半导体器件包括：衬底；栅极结构，在衬底上，各个栅极结构在一个方向上对齐并且彼此间隔开，以使得栅极结构中的每一个在所述一个方向上具有相对端部，并且在与所述一个方向交叉的另一方向上具有相对侧部；栅极间隔件，其具有分别覆盖栅极结构的端部的各个部分；绝缘层，其在栅极间隔件的所述部分之间延伸，以介于在所述一个方向上对齐的栅极结构之间；以及外延层，其布置在衬底上，构成半导体器件的源极/漏极区，并且面对栅极结构的邻近栅极结构的端部表面的侧部表面，并且其中，在栅极结构的端部中分别具有压痕，压痕在栅极结构的顶表面敞开，以使得将压痕中的每一个限定在对应的一个栅极结构的顶表面与各端部表面中的一个之间。
根据本发明构思的另一方面，提供了一种半导体器件，该半导体器件包括：衬底；栅极结构，在衬底上，各个栅极结构在一个方向上对齐并且彼此间隔开，以使得栅极结构中的每一个在所述一个方向上具有相对端部，并且在与所述一个方向交叉的另一方向上具有相对侧部；栅极间隔件，其具有分别覆盖栅极结构的端部的各个部分；绝缘层，其在栅极间隔件的所述部分之间延伸，以介于在所述一个方向上对齐的栅极结构之间；以及外延层，其布置在衬底上，构成半导体器件的源极/漏极区，并且面对栅极结构的侧部；以及外延生长防止图案的剩余部分，其分别介于栅极结构的端部的上部与栅极间隔件的所述部分之间。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思。图1至图71示出了非限制性示例，下文中更详细地描述它们。
图1至图67一起示出了根据本发明构思的制造半导体器件的方法的示例，其中，
图1、图4、图7、图10、图15、图18、图21、图26、图32、图35、图39、图46、图49、图57和图63是平面图，
图2、图3、图5、图8、图11、图13、图16、图19、图22、图25、图27、图31、图36、图40、图45、图50、图54至图56、图58、图60和图64分别是沿着对应的平面图的线A-A'截取的剖视图，
图6、图9、图23、图33、图37、图41、图51、图59、图61和图65分别是沿着对应的平面图的线B-B'截取的剖视图，
图12、图14、图17、图20、图24、图28和图42分别是沿着对应的平面图的线C-C'截取的剖视图，
图29、图34、图38、图43、图47、图52、图62和图66分别是沿着对应的平面图的线D-D'截取的剖视图，
图30和图44是沿着对应的平面图的线E-E'截取的剖视图，以及
图48、图53和图67是沿着对应的平面图的线F-F'截取的剖视图。
图68至图71是根据本发明构思的半导体器件的示例的剖视图。
具体实施方式
现在，将参照示出了一些示例的附图在下文中更加完全地描述本发明构思。然而，本发明构思可按照许多不同形式实现，并且不应理解为限于本文阐述的示例。相反，提供这些示例以使得本说明将是彻底和完整的，并且将把本发明构思的范围完全传递给本领域技术人员。在图中，为了清楚起见，可夸大层和区的尺寸和相对尺寸。
应该理解，当一个元件或层被称作“位于”另一元件或层“上”、“连接至”或“结合至”另一元件或层时，所述一个元件或层可直接位于所述另一元件或层上、连接至或结合至所述另一元件或层，或者可存在中间元件或层。相反，当一个元件被称作“直接位于”另一元件或层“上”、“直接连接至”或“直接结合至”另一元件或层时，则不存在中间元件或层。相同的附图标记始终指代相同元件。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。
应该理解，虽然本文中可使用术语例如第一、第二、第三、第四等来描述多个元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应被这些术语限制。这些术语仅用于将一个元件、组件、区、层或部分与另一区、层或部分区分开。因此，下面讨论的第一元件、第一组件、第一区、第一层或第一部分可被称作第二元件、第二组件、第二区、第二层或第二部分，而不脱离本发明构思的教导。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与另一个(或一些)元件或特征的关系。应该理解，空间相对术语旨在涵盖使用中或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此，示例性术语“在……之下”可涵盖“在……之上”和“在……之下”这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。
本文所用的术语仅是为了描述特定示例，并且不旨在限制本发明构思。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还应该理解，术语“包括”和/或“包括……的”当用于本说明书中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
本文中参照作为理想示例(和中间结构)的示意图的剖视图来描述示例。这样，作为例如制造技术和/或公差的结果，可以预见附图中的形状的变化。因此，示例不应被理解为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。例如，示为矩形的注入区将通常具有圆形或弯曲特征和/或在其边缘具有注入浓度的梯度，而非从注入区至非注入区二值变化。同样地，通过注入形成的掩埋区可在掩埋区与通过其发生注入的表面之间的区中导致一些注入。因此，图中示出的区实际上是示意性的，并且它们的形状不旨在示出装置的区的实际形状，并且不旨在限制本发明构思的范围。
除非另外限定，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应该按照理想化地或过于正式的含义解释它们。例如，术语“延伸”应该通常被理解为指纵长方向或纵向，即，理解为特定元件或特征(尤其是就具有线形或细长形式的元件或特征而言)的最长尺寸。术语“在两个特定方向上按照多个形成”应该通常被理解为描述元件的阵列特征，其中元件在所述方向上间隔开。术语“基本上相同的材料”应该通常被理解为与术语“相同的材料”含义相同，但是说明存在由于工艺导致出现意料之外的材料的小的变化。术语“衬底”应该被理解为按照其最宽泛的含义使用，以描述底层的材料的块体部分或者层，并且有时可简单地用于指底层的材料的块体部分或者层的在形成半导体器件时没有被所使用的特定工艺改变的那部分。
图1至图67是示出根据本发明构思的制造半导体器件的一种方法的示例的各阶段的平面图和剖视图。
参照图1和图2，可对衬底100的上部进行蚀刻，以形成第一凹槽112和第二凹槽114，并且可在衬底100上形成隔离图案120以填充第一凹槽112和第二凹槽114中的每一个的下部。
衬底100可具有例如硅、锗、硅-锗等的半导体材料，或者具有例如GaP、GaAs、GaSb等的III-V半导体化合物。在一些示例中，衬底100可为绝缘体上硅(SOI)衬底或为绝缘体上锗(GOI)衬底。
衬底100可包括第一区I和第二区II。在示例中，第一区I和第二区II可分别用作正沟道金属氧化物半导体(PMOS)区和负沟道金属氧化物半导体(NMOS)区。第一凹槽112和第二凹槽114可分别形成在衬底100的第一区I和第二区II中。
在示例中，可通过以下步骤形成隔离图案120：在衬底100上形成隔离层以充分填充第一凹槽112和第二凹槽114；平面化隔离层直至暴露出衬底100的顶表面为止；以及去除隔离层的上部，以暴露出第一凹槽112和第二凹槽114的上部。可由例如氧化硅的氧化物形成隔离层。
由于隔离图案120形成在衬底100上，可在衬底100的第一区I和第二区II中分别限定顶表面被隔离图案120覆盖的场区以及分别具有未被隔离图案120覆盖而是从隔离图案120突出的顶表面的第一有源区102和第二有源区104。第一有源区102和第二有源区104中的每一个可具有从隔离图案120突出的鳍状形状，因此也可被称作有源鳍。
在示例中，第一有源鳍102和第二有源鳍104中的每一个可在基本平行于衬底100的顶表面的第一方向上(直线地)延伸。多个第一有源鳍102和多个第二有源鳍104可在可基本平行于衬底100的顶表面并且与第一方向交叉的第二方向上间隔开。在示例中，第一方向和第二方向可彼此交叉呈直角，因此可彼此基本垂直。
在示例中，第一有源鳍102可包括其侧表面可被隔离图案120覆盖的第一下有源图案102b以及未被隔离图案120覆盖而是从隔离图案120突出的第一上有源图案102a。第二有源鳍104可包括其侧表面可被隔离图案120覆盖的第二下有源图案104b以及未被隔离图案120覆盖而是从隔离图案120突出的第二上有源图案104a。在示例中，在第二方向上，第一上有源图案102a和第二上有源图案104a的宽度可分别稍小于第一下有源图案102b和第二下有源图案104b的宽度。
在示例中，隔离图案120可形成为具有多层结构。具体地说，隔离图案120可包括：按次序堆叠在第一凹槽112和第二凹槽114中的每一个的内壁上的第一衬垫和第二衬垫(未示出)；以及在第二衬垫上填充第一凹槽112和第二凹槽114中的每一个的其余部分的填充绝缘层(未示出)。例如，第一衬垫可由例如氧化硅的氧化物形成，第二衬垫可由例如氮化硅的氮化物或者多晶硅形成，并且填充绝缘层可由例如氧化硅的氧化物形成。
参照图3，可在第一有源鳍102和第二有源鳍104以及隔离图案120上按次序形成伪栅极绝缘层130、伪栅电极140和伪栅极掩模层150。
伪栅极绝缘层130可由例如氧化硅的氧化物形成，伪栅电极层140可由例如多晶硅形成，并且伪栅极掩模层150可由例如氮化硅的氮化物形成。伪栅极绝缘层130可通过化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺等形成。可替换地，伪栅极绝缘层130可在衬底100的上部上通过热氧化工艺形成，并且在这种情况下，伪栅极绝缘层130可仅形成在第一上有源图案102a和第二上有源图案104a上。伪栅电极层140和伪栅极掩模层150可通过CVD工艺、ALD工艺等形成。
参照图4至图6，可在伪栅极掩模层150上按次序形成第一层10、第二层20和第三层30，并且可在第三层30上形成第一光致抗蚀剂图案40。
例如，第一层10可包括旋涂硬掩模(SOH)，第二层20可包括例如等离子体增强的氧氮化硅(PE-SION)的氧氮化物，并且第三层30可包括底部防反射涂层(BARC)。
在示例中，第一光致抗蚀剂图案40可具有在第一方向上间隔开的多个第一开口43，它们中的每一个可在第二方向上延伸，并且第三层30的上表面可通过第一开口43中的每一个部分地暴露出来。
参照图7至图9，可执行利用第一光致抗蚀剂图案40作为蚀刻掩模的第一蚀刻工艺，以按次序蚀刻第三层30、第二层20和第一层10，并且在第一蚀刻工艺中可去除第一光致抗蚀剂图案40、第三层30和第二层20。可执行利用第一层10作为蚀刻掩模的第二蚀刻工艺，以对伪栅极掩模层150进行蚀刻，从而可在衬底100的第一区I和第二区II中分别形成第一初步伪栅极掩模152a和第二初步伪栅极掩模154a。
可通过例如灰化工艺和/或剥离工艺去除在第二蚀刻工艺之后剩余的第一层10。
在示例中，第一初步伪栅极掩模152a和第二初步伪栅极掩模154a中的每一个可在第二方向上延伸，并且可在第一方向上形成多个第一初步伪栅极掩模152a和多个第二初步伪栅极掩模154a。
当形成第一初步伪栅极掩模152a和第二初步伪栅极掩模154a时，可部分地去除下面的伪栅电极层140的上部，以形成第三凹槽146；然而，本发明构思不限于此。当可充分地去除伪栅电极层150以良好地形成第一初步伪栅极掩模152a和第二初步伪栅极掩模154a时，在伪栅电极层140的上部不一定会形成第三凹槽146。
参照图10至图12，可在第一初步伪栅极掩模152a和第二初步伪栅极掩模154a以及伪栅电极层140上按次序形成第四层15、第五层25和第六层35，并且可在第六层35上形成第二光致抗蚀剂图案45。
例如，第四层15可包括SOH，第五层25可包括例如PE-SION的氧氮化物，并且第六层35可包括BARC层。
在示例中，第二光致抗蚀剂图案45可具有在第一方向和第二方向二者上形成的多个第二开口47，并且多个第二开口47中的每一个可在第一方向上延伸，并且第六层35的上表面可通过第二开口47中的每一个被部分地暴露出来。
可执行利用第二光致抗蚀剂图案45作为蚀刻掩模的第三蚀刻工艺，以按次序对第六层35和第五层25进行蚀刻，并且可部分地对第四层15的上部进行蚀刻。因此，延伸穿过第二光致抗蚀剂图案45的第二开口47中的每一个可竖直地扩张以延伸穿过第六层35、第五层25和第四层15的上部。
参照图13和图14，可在第二开口47的侧表面、第四层15通过第二开口47暴露出的上部和第二光致抗蚀剂图案45上形成第七层50。
第七层50可薄薄地形成在第二开口47的侧表面上，并且可在用于对第四层15进行蚀刻的后续蚀刻工艺中保护第五层25和第六层35以及第二光致抗蚀剂图案45，以使得第五层25和第六层35和第二光致抗蚀剂图案45中的每一个可具有不变的宽度。在一些示例中，可不形成第七层50。在示例中，第七层50可由例如原子层沉积氧化物(ALD-OX)的氧化物形成。
参照图15至图17，可执行利用第二光致抗蚀剂图案45、第六层35和第五层25作为蚀刻掩模的第四蚀刻工艺，以对下面的第四层15进行蚀刻，并且可在第四蚀刻工艺中去除第二光致抗蚀剂图案45、第六层35和第五层25。可利用保留的第四层15作为蚀刻掩模对下面的第一初步伪栅极掩模152a和第二初步伪栅极掩模154a进行蚀刻，以在衬底100的第一区I和第二区II中分别形成第一伪栅极掩模152和第二伪栅极掩模154。
当形成第一伪栅极掩模152和第二伪栅极掩模154时，可去除下面的栅电极层140的上部以形成第四凹槽148；然而，本发明构思不限于此。当第一初步伪栅极掩模152a和第二初步伪栅极掩模154a被充分蚀刻以良好地形成第一伪栅极掩模152和第二伪栅极掩模154时，在伪栅电极层140上可不必须形成第四凹槽148。
由于执行第四蚀刻工艺，可穿过第四层15以及第一伪栅极掩模152和第二伪栅极掩模154形成第三开口17。第三开口17可形成在第四凹槽148上以与其连通，即，朝第四凹槽148敞开或在其中敞开。第三开口17像第二开口47那样可在第一方向上延伸，并且可在第一方向和第二方向二者上形成多个第三开口17。
参照图18至图20，可通过第三开口17执行倾斜离子注入工艺，以将离子注入伪栅电极层140的邻近第四凹槽148的一部分中，因此可在伪栅电极层140上形成生长阻挡层145。
生长阻挡层145可防止包括多晶硅的伪栅电极层140在参照图35至图38所示的后续第一选择性外延生长(SEG)工艺中用作种子。通过将离子注入包括多晶硅的伪栅电极层140中可形成的生长阻挡层145在SEG工艺中可不用作种子，因此可不从伪栅电极层140生长外延层。
例如，所述离子可包括氮、碳、氧、砷等；然而，本发明构思不限于此，并且可使用可防止伪栅电极层140用作种子的任何离子。
在示例中，可执行倾斜离子注入工艺，以使得离子在沿着第二方向截取的剖视图中在相对于衬底100的顶表面倾斜的方向上被注入伪栅电极层140中。因此，可在伪栅电极层140在第四凹槽148下方的一部分及其在第二方向上邻近第四凹槽148的一部分处形成生长阻挡层145。
参照图21至图24，可通过例如灰化工艺和/或剥离工艺去除第四层15，并且可利用第一伪栅极掩模152和第二伪栅极掩模154作为蚀刻掩模按次序对伪栅电极层140和伪栅极绝缘层130进行蚀刻，以在衬底100的第一区I和第二区II上分别形成第一伪栅极结构和第二伪栅极结构。
第一伪栅极结构可形成为包括按次序堆叠在第一有源鳍102和隔离图案120的在第二方向上邻近第一有源鳍102的一部分上的第一伪栅极绝缘图案132、第一伪栅电极142和第一伪栅极掩模152，并且第二伪栅极结构可形成为包括按次序堆叠在第二有源鳍104和隔离图案120的在第二方向上邻近第二有源鳍104的一部分上的第二伪栅极绝缘图案134、第二伪栅电极144和第二伪栅极掩模154。
在示例中，第一伪栅极结构和第二伪栅极结构中的每一个可形成为在第一有源鳍102和第二有源鳍104以及隔离图案120中的每一个上在第二方向上延伸，并且可在第一方向和第二方向二者上形成多个第一伪栅极结构和多个第二伪栅极结构。
当执行蚀刻工艺时，第一伪栅极结构和第二伪栅极结构中的每一个在第一方向上的相对侧表面可形成为几乎垂直于衬底100的顶表面，而第一伪栅极结构和第二伪栅极结构中的每一个在第二方向上的相对的端表面(下文中，也可被称作侧表面)可形成为相对于衬底100的顶表面倾斜。在蚀刻工艺中，第一伪栅极结构和第二伪栅极结构中的每一个在第一方向上的相对侧表面会受到来自第一方向的蚀刻气体的影响，而第一伪栅极结构和第二伪栅极结构中的每一个在第二方向上的相对侧表面不仅会受到来自第一方向而且会受到来自第二方向的蚀刻气体的影响。
具体地说，可分别形成在第一伪栅极结构和第二伪栅极结构的下部的第一伪栅极绝缘图案132和第二伪栅极绝缘图案134以及第一伪栅电极142和第二伪栅电极144的下部可形成为具有可几乎垂直于衬底100的顶表面的相对的端表面(下文中，将被称作在第二方向上的第二侧表面)，而可分别形成在第一伪栅极结构和第二伪栅极结构的上部的第一伪栅极掩模152和第二伪栅极掩模154以及第一伪栅电极142和第二伪栅电极144的上部可形成为具有可相对于衬底100的顶表面倾斜的相对的端表面(下文中，将被称作在第二方向上的侧表面)。
在蚀刻工艺中，可去除生长阻挡层145的在第四凹槽148下方的一部分，因此第一生长阻挡图案141和第二生长阻挡图案143可分别形成在第一伪栅电极142和第二伪栅电极144的在第二方向上的相对侧表面的上部。
参照图25，当与伪栅电极层140相比时，生长阻挡层145在蚀刻工艺中会被进一步蚀刻，因此，在第一生长阻挡图案141和第二生长阻挡图案143的侧部中可分别形成第一压痕147和第二压痕149。
例如，伪栅电极层140可包括多晶硅，而生长阻挡层145可包括掺有氮、碳等的多晶硅，因此伪栅电极层140和生长阻挡层145的蚀刻速率可彼此不同。因此，根据蚀刻气体和伪栅电极层140与生长阻挡层145之间的元素的差异，当与伪栅电极层140相比时，生长阻挡层145会被过度蚀刻。
参照图26至图30，可在其上形成有第一伪栅极结构和第二伪栅极结构的衬底100的第一区I和第二区II上形成第一间隔件层160，可在第一间隔件层160上形成覆盖衬底100的第二区II的第三光致抗蚀剂图案60，并且可利用第三光致抗蚀剂图案60作为蚀刻掩模执行各向异性蚀刻工艺。
因此，可在衬底100的第一区I上的第一伪栅极结构的侧部上形成第一栅极间隔件162，并且可在第一有源鳍102的侧部上形成第一鳍间隔件172。
例如，第一间隔件层160可由氮化硅、氧碳氮化硅等的氮化物形成。
第一栅极间隔件162可包括第一部分和第二部分，第一部分位于第一伪栅极结构的在第一方向上的相对的第一侧表面上，第二部分位于第一伪栅极结构的在第二方向上的相对的第二侧表面上。
在示例中，第一栅极间隔件162的第一部分可覆盖第一伪栅极结构的整个第一侧表面。另一方面，第一栅极间隔件162的第二部分可不覆盖第一伪栅极结构的整个端部或者“第二侧表面”，而是暴露出第二侧表面的对应的上部。
在第一伪栅极结构的第一侧表面几乎竖直(垂直于衬底100的顶表面)的该示例中，第一间隔件层160在第一伪栅极结构的第一侧表面上的一部分在各向异性蚀刻工艺中会难以被蚀刻，而是仍然留在这些表面上。然而，第一伪栅极结构的第二侧表面的上部可相对于竖直倾斜(既不平行于也不垂直于衬底100的顶表面)，因此在各向异性蚀刻工艺中可去除第一间隔件层160的在第一伪栅极结构的第二侧表面的上部上的一部分，在这种情况下，第一间隔件层160仅留在第一伪栅极结构的第二侧表面的下部上。因此，在该示例中，第一伪栅极结构的第二侧表面的上部，尤其是第一伪栅极掩模152在第二方向上的第二侧表面和第一伪栅电极142在第二方向上的第二侧表面的上部，没有被第一栅极间隔件162的第二部分覆盖，即，暴露出来。
在示例中，第一生长阻挡图案141可形成在未被第一栅极间隔件162覆盖而是在第一伪栅电极142的第二侧表面的上部上暴露出来的第一伪栅极结构的第二侧表面的上部上。也就是说，第一栅极间隔件162的第二部分可覆盖第一生长阻挡图案141的下部但是暴露出第一生长阻挡图案141的上部，因此，第一栅极间隔件162的第二部分的顶部可位于第一生长阻挡图案141的底部与顶部之间的水平高度处。
然而，本发明构思不限于此，并且可仅覆盖其上形成有第一生长阻挡图案141的第一伪栅电极142的第二侧表面的一部分。也就是说，第一栅极间隔件162的顶部可至少位于第一生长阻挡图案141的底部的水平高度以上的水平高度处。
如参照图25所示的，图31示出了在第一生长阻挡图案141和第二生长阻挡图案143的侧部中分别形成第一压痕147和第二压痕149时的第一间隔件层160和第一栅极间隔件162。
参照图32至图34，在去除第三光致抗蚀剂图案60之后，第一有源鳍102的邻近第一伪栅极结构的上部可被蚀刻以形成第五凹槽182。
具体地说，可利用衬底100的第一区I上的第一伪栅极结构和第一栅极间隔件162作为蚀刻掩模去除第一有源鳍102的上部以形成第五凹槽182。还可去除第一鳍间隔件172，并且因为第一间隔件层160留在衬底100的第二区II上，所以可不蚀刻第二有源鳍104。
图32至图34示出了可部分地去除第一有源鳍102的第一上有源图案102a以形成第五凹槽182；然而，本发明构思不限于此。在示例中，不仅可部分地去除第一上有源图案102a而且可部分地去除第一下有源图案102b，以形成第五凹槽182。
在示例中，可在原位执行用于形成第一栅极间隔件162的蚀刻工艺和用于形成第五凹槽182的蚀刻工艺。
参照图35至图38，可在第一有源鳍102上形成第一源极/漏极层202以填充第五凹槽182。
在示例中，可利用通过第五凹槽182暴露的第一有源鳍102的上表面作为种子通过SEG工艺形成第一源极/漏极层202。
在示例中，可利用例如二氯硅烷(SiH2Cl2)的硅源气、例如锗烷(GeH4)的锗源气通过执行SEG工艺形成第一源极/漏极层202，以形成单晶硅-锗层。在示例中，也可使用例如乙硼烷(B2H6)的p型杂质源气以形成掺有p型杂质的单晶硅-锗层。因此，第一源极/漏极层202可用作正沟道金属氧化物半导体(PMOS)晶体管的源极/漏极区。
第一源极/漏极层202可填充第五凹槽182，并且可进一步生长以接触第一栅极间隔件162的一部分。第一源极/漏极层202不仅可在竖直方向上而且可在水平方向上生长，因此沿着第二方向可具有五边形或六边形形状的截面。在示例中，第一有源鳍102上的在第二方向上彼此间隔开短距离的各个第一源极/漏极层202可生长以彼此合并。图35至图38示出了第一有源鳍102上的一个合并的第一源极/漏极层202。
在SEG工艺中，包括多晶硅的第一伪栅电极142的第二侧表面的上部可不被第一栅极间隔件162覆盖而是暴露出来。然而，掺有离子的第一生长阻挡图案141可形成在第一伪栅电极142的第二侧表面的上部上，以不用作种子。因此，可不从第一伪栅电极142(即，第一生长阻挡图案141)生长外延层。
参照图39至图44，可在其上形成了第一伪栅极结构和第二伪栅极结构、第一栅极间隔件162、第一源极/漏极层202以及第一间隔件160的衬底100的第一区I和第二区II上形成第二间隔件层165，可在第一伪栅极结构、第一栅极间隔件162以及第一源极/漏极层202上形成第四光致抗蚀剂图案70，以覆盖衬底100的第一区I，并且可利用第四光致抗蚀剂图案70作为蚀刻掩模执行各向异性蚀刻工艺。
因此，第二栅极间隔件结构168可形成在衬底100的第二区II上的第二伪栅极结构的侧表面上，并且第二鳍间隔件结构178可形成在第二有源鳍104的侧表面上。第二栅极间隔件结构168可包括按次序堆叠在第二伪栅极结构上的第三栅极间隔件163和第四栅极间隔件167，并且第二鳍间隔件结构178可包括按次序堆叠在第二有源鳍104上的第三鳍间隔件173和第四鳍间隔件177。
第二间隔件层165可由例如氮化硅、氧碳氮化硅等的氮化物形成。在示例中，第二间隔件层165可由基本上与第一间隔件层160的材料相同的材料形成，因此第二间隔件层165可与衬底100的第一区I中的第一栅极间隔件162合并，并且可与衬底100的第二区II中的第一间隔件层160合并。
第二栅极间隔件结构168可包括第一部分和第二部分，第一部分位于第二伪栅极结构在第一方向上的相对的第一侧表面上，第二部分位于第二伪栅极结构在第二方向上的相对的第二侧表面上。
在示例中，第二栅极间隔件结构168的第一部分可覆盖第二伪栅极结构的整个第一侧表面。然而，第二栅极间隔件结构168的第二部分可不覆盖第二伪栅极结构的整个第二侧表面而是暴露出第二伪栅极结构的第二侧表面的上部。
因为第二伪栅极结构的第二侧表面的上部可相对于衬底100的顶表面倾斜，所以在各向异性蚀刻工艺中可去除第二伪栅极结构的第二侧表面的上部上的第一间隔件层160和第二间隔件层165的一些部分，并且可仅保留第二伪栅极结构的第二侧表面的下部上的第一间隔件层160和第二间隔件层165的下部。然而，与第一伪栅极结构的侧表面上的第一栅极间隔件162不同，第二栅极间隔件结构168可包括按次序堆叠的第三栅极间隔件163和第四栅极间隔件167，因此厚度会大于第一栅极间隔件162的厚度，并且第二栅极间隔件结构168的顶表面会高于第一栅极间隔件162的顶表面。
也就是说，第二栅极间隔件结构168可覆盖第二伪栅极结构的大部分第二侧表面，并且第一伪栅极掩模152的上部在第二方向上的相对的第二侧表面可不被第二栅极间隔件结构168的第二部分覆盖，而是暴露出来。
当第二伪栅极结构中的第二伪栅电极144的上部没有被第二栅极间隔件结构168覆盖时，第二生长阻挡图案143可形成在第二伪栅电极144的第二侧表面的暴露的上部上。
如参照图25所示的，图45示出了在第一生长阻挡图案141和第二生长阻挡图案143的侧部中分别形成第一压痕147和第二压痕149时的第二间隔件层165和第二栅极间隔件结构168。因为第一生长阻挡图案141和第二生长阻挡图案143布置在伪栅电极的端部中，所以第一压痕147和第二压痕149也在对应的伪栅电极的端部中延伸。
参照图46至图48，在去除第四光致抗蚀剂图案70之后，第二有源鳍104邻近第二伪栅极结构的上部可被蚀刻以形成第六凹槽(未示出)。
具体地说，可利用衬底100的第二区II上的第二伪栅极结构和第二栅极间隔件结构168作为蚀刻掩模去除第二有源鳍104的上部，以形成第六凹槽。也可去除第二鳍间隔件结构178，并且因为第二间隔件层165保留在衬底100的第一区I上，所以可不蚀刻第一源极/漏极层202。
图46至图48示出了可部分地去除第二有源鳍104的第二上有源图案104a，以形成第六凹槽；然而，本发明构思不限于此。在示例中，不仅可部分地去除第二上有源图案104a，而且可部分地去除第二下有源图案104b，以形成第六凹槽。
在示例中，可在原位执行用于形成第二栅极间隔件结构168的蚀刻工艺和用于形成第六凹槽的蚀刻工艺。
第二源极/漏极层204可形成在第二有源鳍104上以填充第六凹槽。
在示例中，可利用通过第六凹槽暴露的第二有源鳍104的上表面作为种子通过SEG工艺形成第二源极/漏极层204。因为第二间隔件层165形成在第一源极/漏极层202上，所以可不从源极/漏极层202生长外延层。
在示例中，可利用例如乙硅烷(Si2H6)的硅源气和例如甲硅烷(SiH3CH3)的碳源气通过SEG工艺形成第二源极/漏极层204，以形成单晶碳化硅层。可替换地，可仅利用例如乙硅烷(Si2H6)的硅源气执行SEG工艺，以形成单晶硅层。在示例中，也可使用例如磷化氢(PH3)的n型杂质源气，以形成掺有n型杂质的单晶碳化硅层或者掺有n型杂质的单晶硅层。因此，第二源极/漏极层204可用作负沟道金属氧化物半导体(NMOS)晶体管的源极/漏极区。
第二源极/漏极层204可填充第六凹槽，并且可进一步生长以接触第二栅极间隔件结构168的一部分。第二源极/漏极层204不仅可在竖直方向上生长还可在水平方向上生长，因此在第二方向上可具有五边形或六边形形状的截面。在示例中，第二有源鳍104上的在第二方向上彼此间隔开短距离的各个第二源极/漏极层204可生长以彼此合并。
如上所述，在SEG工艺中，包括多晶硅的第二伪栅电极144的第二侧表面的上部可被第二栅极间隔件结构168覆盖。可替换地，即使包括多晶硅的第二伪栅电极144的第二侧表面的上部未被第二栅极间隔件结构168覆盖，掺有离子的第二生长阻挡图案143也可形成在第二伪栅电极144的第二侧表面的上部上，从而不用作种子。因此，可不从第二伪栅电极144生长外延层。
在示例中，第二源极/漏极层204可形成为其顶表面高于第一源极/漏极层202的顶表面。然而，本发明构思不限于此，并且第二源极/漏极层204的顶表面可基本上与第一源极/漏极层202的顶表面共面或者比第一源极/漏极层的顶表面202更低。
参照图49至图53，可在第一有源鳍102和第二有源鳍104以及隔离图案120上形成足够厚度的绝缘层210，以覆盖第一伪栅极结构和第二伪栅极结构、第一栅极间隔件162、第二间隔件层165、第二栅极间隔件结构168以及第一源极/漏极层202和第二源极/漏极层204，并且可将绝缘层210平面化直至可暴露出第一伪栅极结构的第一伪栅电极142的顶表面和第二伪栅极结构的第二伪栅电极144的顶表面为止。
在平面化工艺中，也可去除第一伪栅极掩模152和第二伪栅极掩模154，并且可部分地去除第二间隔件层165和第二栅极间隔件结构168的上部。下文中，可将第二间隔件层165的剩余部分称作第二栅极间隔件164，并且第一栅极间隔件162和第二栅极间隔件164可形成第一栅极间隔件结构166。在示例中，第一栅极间隔件162的第二部分可不覆盖第一伪栅电极142的第二侧表面的上部。然而，第二栅极间隔件164可覆盖第一伪栅电极142的第二侧表面的上部。第一生长阻挡图案141可形成在未被第一栅极间隔件162覆盖的第一伪栅电极142的第二侧表面的上部上，并且第一生长阻挡图案141的侧表面可被第二栅极间隔件164覆盖。
合并的第一源极/漏极层202与隔离图案120之间的空间或者合并的第二源极/漏极层204与隔离图案120之间的空间可不填充绝缘层210，因此可分别形成第一气隙212和第二气隙214。
可由例如东燃硅氮烷(TOSZ)的氧化硅形成绝缘层210。可通过CMP工艺和/或回蚀工艺执行平面化工艺。
如参照图25所示的，图54示出了在第一生长阻挡图案141和第二生长阻挡图案143的侧表面中分别形成第一压痕147和第二压痕149时的第一栅极间隔件结构166和第二栅极间隔件结构168。第二栅极间隔件结构168的第三栅极间隔件163可包括这样的上部，其在第二方向上的宽度大于第三栅极间隔件163的下部在第二方向上的宽度。
图55示出了在平面化工艺中也去除第一伪栅极结构142和第二伪栅极结构144的上部时的第一栅极间隔件结构166和第二栅极间隔件结构168，并且图56示出了在第一生长阻挡图案141和第二生长阻挡图案143的侧部中分别形成第一压痕147和第二压痕149时的第一栅极间隔件结构166和第二栅极间隔件结构168。
参照图57至图59，可去除暴露的第一伪栅电极142和第二伪栅电极144以及它们下方的第一伪栅极绝缘图案132和第二伪栅极绝缘图案134，以形成第四开口和第五开口(未示出)，它们分别暴露出第一栅极间隔件结构166和第二栅极间隔件结构168的内侧表面以及第一有源鳍102和第二有源鳍104的上表面，并且第一栅极结构262和第二栅极结构264可形成为分别填充第四开口和第五开口。
在示例中，当去除第一伪栅极结构142和第二伪栅极结构144时，也可去除分别位于第一伪栅极结构142和第二伪栅极结构144的上侧表面上的第一生长阻挡图案141和第二生长阻挡图案143。
具体地说，在通过第四开口和第五开口暴露的第一有源鳍102和第二有源鳍104的上表面上执行热氧化工艺以形成第一界面图案222和第二界面图案224之后，可在第一界面图案222和第二界面图案224、隔离图案120、第一栅极间隔件结构166和第二栅极间隔件结构168以及绝缘层210上按次序形成栅极绝缘层和功函数控制层，并且可在功函数控制层上形成栅电极层以充分填充第四开口和第五开口的其余部分。
可通过CVD工艺或ALD工艺由例如二氧化铪、氧化钽、氧化锆等的具有高介电常数的金属氧化物形成栅极绝缘层。可由例如氮化钛、钛铝、钛铝氮化物、氮化钽、钽铝氮化物等的金属氮化物或者金属合金形成功函数控制层，并且可由例如金属(诸如铝、铜、钽等)或者其金属氮化物的具有低电阻的材料形成栅电极层。可通过ALD工艺、物理气相沉积(PVD)工艺等形成功函数控制层和栅电极层。在示例中，可额外执行例如快速热退火(RTA)工艺、高峰快速热退火(高峰RTA)工艺、flash快速热退火(flash RTA)工艺或者激光退火工艺的热处理工艺。
与栅极绝缘层或者栅电极层相似，替代热氧化工艺，可通过CVD工艺、ALD工艺等形成第一界面图案222和第二界面图案224。在这种情况下，第一界面图案222和第二界面图案224中的每一个不仅可形成在第一有源鳍102和第二有源鳍104中的每一个的上表面上，而且可形成在隔离图案120的上表面和第一栅极间隔件结构166和第二栅极间隔件结构168中的每一个的内侧表面上。
可将栅电极层、功函数控制层和栅极绝缘层平面化直至暴露出绝缘层210的顶表面为止，以形成按次序堆叠在第一界面图案222、隔离图案120和第一栅极间隔件结构166的内侧表面上的第一栅极绝缘图案232和第一功函数控制图案242，以及填充第一功函数控制图案242上的第四开口的其余部分的第一栅电极252。可在第二界面图案224、隔离图案120和第二栅极间隔件结构168的内侧表面上形成按次序堆叠的第二栅极绝缘图案234和第二功函数控制图案244，并且可在第二功函数控制图案244上形成填充第五开口的其余部分的第二栅电极254。
因此，第一栅电极252和第二栅电极254的底表面和侧表面可分别被第一功函数控制图案242和第二功函数控制图案244覆盖。在示例中，可通过CMP工艺和/或回蚀工艺执行平面化工艺。
按次序堆叠的第一界面图案222、第一栅极绝缘图案232、第一功函数控制图案242和第一栅电极252可形成第一栅极结构262，并且第一栅极结构262与第一源极/漏极层202一起可形成PMOS晶体管。按次序堆叠的第二界面图案224、第二栅极绝缘图案234、第二功函数控制图案244和第二栅电极254可形成第二栅极结构264，并且第二栅极结构264与第二源极/漏极层204一起可形成NMOS晶体管。
图60示出了当去除第一伪栅极结构142和第二伪栅极结构144时未去除第一生长阻挡图案141和第二生长阻挡图案143的情况。
也就是说，第一生长阻挡图案141和第二生长阻挡图案143可包括掺有氮、碳等的多晶硅，因此可具有与第一伪栅极结构142和第二伪栅极结构144的蚀刻速率不同的蚀刻速率。因此，当去除第一伪栅极结构142和第二伪栅极结构144时，可不去除第一生长阻挡图案141和第二生长阻挡图案143。
参照图61至图62，可在绝缘层210、第一栅极结构262和第二栅极结构264以及第一栅极间隔件结构166和第二栅极间隔件结构168上按次序形成封盖层310和绝缘夹层320，并且可穿过绝缘层210、封盖层310和绝缘夹层320形成第一接触孔332和第二接触孔334，以分别暴露出第一源极/漏极层202和第二源极/漏极层204的上表面。
可由例如四乙基原硅酸盐(TEOS)的氧化硅形成绝缘夹层320。
参照图63至图67，在第一源极/漏极层202和第二源极/漏极层204的暴露的上表面、第一接触孔332和第二接触孔334的侧表面和绝缘夹层320的上表面上形成第一金属层之后，可在其上执行热处理工艺，以分别在第一源极/漏极层202和第二源极/漏极层204上形成第一金属硅化物图案342和第二金属硅化物图案344。可去除第一金属层的未反应部分。
可由例如钛、钴、镍等的金属形成第一金属层。
可在第一金属硅化物图案342和第二金属硅化物图案344、第一接触孔332和第二接触孔334的侧表面和绝缘夹层320的上表面上形成势垒层，可在势垒层上形成第二金属层以填充第一接触孔332和第二接触孔334，并且可将第二金属层和势垒层平面化直至可暴露出绝缘夹层320的上表面为止。
因此，第一接触插塞372和第二接触插塞374可形成在第一金属硅化物图案342和第二金属硅化物图案344上，以分别填充第一接触孔332和第二接触孔334。
在示例中，第一接触插塞372和第二接触插塞374可形成为分别与第一间隔件结构166和第二间隔件结构168自对齐；然而，本发明构思不限于此。
可由例如氮化钛、氮化钽、氮化钨等的金属氮化物形成势垒层，并且可由例如钨、铜等的金属形成第二金属层。
第一接触插塞372可包括第一金属图案362和覆盖第一金属图案362的底部和侧部的第一势垒图案352，并且第二接触插塞374可包括第二金属图案364和覆盖第二金属图案364的底部和侧部的第二势垒图案354。
可额外形成布线(未示出)和/或过孔(未示出)，以电连接至第一接触插塞372和第二接触插塞374，从而完成半导体器件。
图68示出了根据本发明构思的包括参照图55所示的第一栅极间隔件结构166和第二栅极间隔件结构168的半导体器件的示例，并且图69和图70示出了根据本发明构思的各自包括在第一生长阻挡图案141和第二生长阻挡图案143的侧部中分别形成第一压痕147和第二压痕149并且它们在栅电极的端部中延伸作为在栅电极的顶表面的开口时的第一栅极间隔件结构166和第二栅极间隔件结构168的半导体器件的示例。也就是说，在后面的这些示例中，第一生长阻挡图案141和第二生长阻挡图案143的剩余部分仍保留在栅电极的端部中，并且在栅电极的端部中限定了第一压痕147和第二压痕149。
图71示出了根据本发明构思的包括去除第一伪栅电极142和第二伪栅电极144时未被去除的第一生长阻挡图案141和第二生长阻挡图案143的半导体器件的示例。
如上所述，在通过利用第四层15作为蚀刻掩模来对第一初步伪栅极掩模152a和第二初步伪栅极掩模154a进行蚀刻来形成第一伪栅极掩模152和第二伪栅极掩模154(它们中的每一个可彼此间隔开)之后，利用第四层15作为离子注入掩模可将例如氮、碳等的离子注入伪栅电极层140的一部分中，以形成生长阻挡层145。因此，即使生长阻挡图案141和143未被间隔件结构166和168覆盖而是暴露出来，当执行用于形成源极/漏极层202和204的SEG工艺时，生长阻挡图案141和143也可不用作种子，因此，在伪栅极结构142和144的侧表面上可不生长外延层。因此，在第二方向上彼此邻近的栅极结构262和264可不通过外延层电短路。
可将上述制造半导体器件的方法应用于制造包括通过SEG工艺形成的源极/漏极层的各种存储器装置的方法。例如，可将所述方法应用于制造诸如中央处理单元(CPU)、主处理单元(MPU)或者应用处理器(AP)等的逻辑器件的方法。另外，可将所述方法应用于制造易失性存储器装置(诸如DRAM装置或SRAM装置)或者非易失性存储器装置(诸如闪速存储器装置、PRAM装置、MRAM装置、RRAM装置)等的方法。
以上是示例的说明，并且不旨在是其限制。虽然描述了几个示例，但是本领域技术人员应该容易理解，在不实质脱离本发明构思的新颖教导和利益的情况下，示例中的许多修改都是可能的。因此，应该理解，以上是各个示例的说明，并且不应理解为限于公开的特定示例，并且对公开的示例以及其它示例的修改也旨在被包括在权利要求的范围内。

Claims (25)

1.一种半导体器件，包括：
栅极结构，在衬底上，每个栅极结构在第二方向上纵长地延伸，并且在第二方向上彼此间隔开，以使得栅极结构中的每一个在与第二方向交叉的第一方向上具有第一相对侧表面并且在第二方向上具有第二相对侧表面；
栅极间隔件结构，包括：
栅极结构中的每一个的第一相对侧表面上的第一部分，以及
栅极结构中的每一个的第二相对侧表面上的第二部分；以及
源极/漏极层，其位于衬底的邻近栅极间隔件结构的第一部分的一部分上，
其中，在栅极结构中的每一个的第二相对侧表面中的每一个中具有对应的压痕。
2.根据权利要求1所述的半导体器件，其中，栅极间隔件结构包括按次序堆叠在栅极结构中的每一个的侧表面上的第一栅极间隔件和第二栅极间隔件。
3.根据权利要求2所述的半导体器件，其中，第一栅极间隔件和第二栅极间隔件具有实质上相同的材料，以彼此合并。
4.根据权利要求3所述的半导体器件，其中，第一栅极间隔件和第二栅极间隔件包括氮化硅。
5.根据权利要求1所述的半导体器件，其中，源极/漏极层是占据衬底中的凹槽的外延层。
6.根据权利要求1所述的半导体器件，其中，栅极结构包括：
衬底上的栅极绝缘图案；
栅极绝缘图案上的功函数控制图案；以及
功函数控制图案上的栅电极，
其中，功函数控制图案覆盖栅电极的底表面和侧表面。
7.根据权利要求1所述的半导体器件，其中，第一方向和第二方向实质上彼此垂直。
8.根据权利要求1所述的半导体器件，还包括位于衬底的上表面的隔离层，并且
其中，所述半导体器件具有向上突出超过隔离层的有源鳍，有源鳍中的每一个在第一方向上纵长地延伸，并且各个有源鳍在第二方向上彼此间隔开，并且
栅极结构中的每一个在有源鳍和隔离图案上在第二方向上纵长地延伸。
9.根据权利要求1所述的半导体器件，其中，栅极结构包括布置在半导体器件的第一区中的衬底上的第一栅极结构以及布置在半导体器件的第二区中的衬底上的第二栅极结构，
其中，栅极间隔件结构包括第一栅极间隔件结构和第二栅极间隔件结构，
第一栅极间隔件结构包括位于第一栅极结构中的每一个的第一相对侧表面上的第一部分和位于第一栅极结构中的每一个的第二相对侧表面上的第二部分，并且
第二栅极间隔件结构包括位于第二栅极结构中的每一个的第一相对侧表面上的第一部分和位于第二栅极结构中的每一个的第二相对侧表面上的第二部分，
其中，源极/漏极层包括：第一源极/漏极层，其位于衬底的邻近第一栅极间隔件结构的第一部分的一部分上；以及第二源极/漏极层，其位于衬底的邻近第二栅极间隔件结构的第一部分的一部分上，并且
其中，在第一栅极结构中的每一个的第二相对侧表面中的每一个中具有对应的第一压痕，并且在第二栅极结构中的每一个的第二相对侧表面中的每一个中具有对应的第二压痕。
10.根据权利要求9所述的半导体器件，其中，第一区和第二区分别是半导体器件的PMOS区和NMOS区。
11.根据权利要求9所述的半导体器件，其中，第一源极/漏极层的顶表面位于比第二源极/漏极层的水平高度更低的水平高度处。
12.根据权利要求11所述的半导体器件，其中，第一源极/漏极层包括掺有p型杂质的单晶硅-锗，并且第二源极/漏极层包括掺有n型杂质的单晶硅或者掺有n型杂质的单晶碳化硅。
13.根据权利要求9所述的半导体器件，其中，第一方向和第二方向实质上彼此垂直。
14.根据权利要求9所述的半导体器件，其中，第一栅极间隔件结构的第一部分覆盖第一栅极结构中的每一个的整个第一相对侧表面，并且
第一栅极间隔件结构的第二部分不覆盖第一栅极结构中的每一个的第二相对侧表面的上部。
15.一种半导体器件，包括：
衬底；
栅极结构，在衬底上，各个栅极结构在一个方向上对齐并且彼此间隔开，以使得栅极结构中的每一个在所述一个方向上具有相对端部，并且在与所述一个方向交叉的另一方向上具有相对侧部；
栅极间隔件，其具有分别覆盖栅极结构的端部的各个部分；
绝缘层，其在栅极间隔件的所述部分之间延伸，以介于在所述一个方向上对齐的栅极结构之间；以及
外延层，其布置在衬底上，构成半导体器件的源极/漏极区，并且面对栅极结构的邻近栅极结构的端部表面的侧部表面，
其中，在栅极结构的端部中分别具有压痕，压痕在栅极结构的顶表面敞开，以使得将压痕中的每一个限定在对应的一个栅极结构的顶表面与端部表面之一之间。
16.根据权利要求15所述的半导体器件，还包括栅极结构中的外延生长防止图案的剩余部分，它们位于栅极结构的端部并且限定压痕。
17.根据权利要求16所述的半导体器件，其中，所述剩余部分包括掺杂的多晶硅。
18.根据权利要求15所述的半导体器件，其中，栅极间隔件结构在压痕中延伸。
19.一种半导体器件，包括：
衬底；
栅极结构，在衬底上，各个栅极结构在一个方向上对齐并且彼此间隔开，以使得栅极结构中的每一个在所述一个方向上具有相对端部，并且在与所述一个方向交叉的另一方向上具有相对侧部；
栅极间隔件，其具有分别覆盖栅极结构的端部的各个部分；
绝缘层，其在栅极间隔件的所述部分之间延伸，以介于在所述一个方向上对齐的栅极结构之间；
外延层，其布置在衬底上，构成半导体器件的源极/漏极区，并且面对栅极结构的侧部；以及
外延生长防止图案的剩余部分，其分别介于栅极结构的端部的上部与栅极间隔件的所述部分之间。
20.根据权利要求19所述的半导体器件，其中，所述剩余部分包括掺杂的多晶硅。
21.一种制造半导体器件的方法，所述方法包括：
在衬底上按次序形成伪栅电极层和伪栅极掩模层；
将伪栅极掩模层图案化以形成伪栅极掩模，从而暴露出伪栅电极层的一部分；
通过倾斜离子注入工艺将离子注入伪栅电极层的暴露部分中以及伪栅电极层的与伪栅电极层的暴露部分邻近的一部分中，以在伪栅电极层的一部分形成生长阻挡层；
利用伪栅极掩模作为蚀刻掩模对伪栅电极层进行蚀刻，以形成伪栅电极；
在包括伪栅电极和伪栅极掩模的伪栅极结构的侧表面上形成间隔件；以及
执行选择性外延生长工艺，以在衬底的邻近间隔件的一部分上形成外延层。
22.根据权利要求21所述的方法，其中，衬底和伪栅电极层包括硅，并且注入伪栅电极层中的离子包括氮、碳、氧和砷中的至少一种。
23.根据权利要求21所述的方法，其中，当在衬底的邻近间隔件的所述一部分上形成外延层时，不从伪栅电极的侧表面形成外延层。
24.根据权利要求21所述的方法，其中，将伪栅极掩模层图案化以形成伪栅极掩模的步骤包括：
蚀刻伪栅极掩模层，以形成在第一方向上彼此间隔开的多个初步伪栅极掩模，初步伪栅极掩模中的每一个在与第一方向交叉的第二方向上延伸；以及
对初步伪栅极掩模进行蚀刻，以形成在第二方向上彼此间隔开的多个伪栅极掩模。
25.根据权利要求24所述的方法，其中，第一方向与第二方向实质上彼此垂直。
CN201610879028.6A 2015-10-06 2016-10-08 半导体器件及其制造方法 Active CN107068565B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0140406 2015-10-06
KR1020150140406A KR102502885B1 (ko) 2015-10-06 2015-10-06 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN107068565A true CN107068565A (zh) 2017-08-18
CN107068565B CN107068565B (zh) 2021-06-08

Family

ID=58579630

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610879028.6A Active CN107068565B (zh) 2015-10-06 2016-10-08 半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US10043806B2 (zh)
KR (1) KR102502885B1 (zh)
CN (1) CN107068565B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109841572A (zh) * 2017-11-27 2019-06-04 三星电子株式会社 制造半导体器件的方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102457130B1 (ko) 2016-05-17 2022-10-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10083961B2 (en) * 2016-09-07 2018-09-25 International Business Machines Corporation Gate cut with integrated etch stop layer
US10840350B2 (en) * 2016-10-31 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nanolaminate structure, semiconductor device and method of forming nanolaminate structure
KR102568562B1 (ko) * 2017-01-24 2023-08-18 삼성전자주식회사 반도체 장치
CN109148370B (zh) * 2017-06-13 2023-05-26 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US10522546B2 (en) * 2018-04-20 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd FinFET devices with dummy fins having multiple dielectric layers
KR102647231B1 (ko) 2018-08-02 2024-03-13 삼성전자주식회사 반도체 소자 및 이의 제조방법
US10879243B2 (en) * 2018-08-13 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US11024549B2 (en) * 2018-09-28 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11393769B2 (en) * 2020-02-19 2022-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment structure for semiconductor device and method of forming same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102881634A (zh) * 2011-07-15 2013-01-16 中国科学院微电子研究所 半导体器件结构及其制作方法
US20140273368A1 (en) * 2013-03-13 2014-09-18 United Microelectronics Corp. Method of manufacturing semiconductor devices
US20150228647A1 (en) * 2014-02-07 2015-08-13 Taiwan Semiconductor Manufacturing Company Ltd. Indented gate end of non-planar transistor
US20150263136A1 (en) * 2014-03-12 2015-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Device boost by quasi-finfet

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62130511A (ja) 1985-12-02 1987-06-12 Hitachi Ltd 半導体素子製造方法
KR100268412B1 (ko) * 1998-07-06 2000-10-16 윤종용 반도체 메모리 장치의 커패시터 제조 방법
US6440807B1 (en) 2001-06-15 2002-08-27 International Business Machines Corporation Surface engineering to prevent EPI growth on gate poly during selective EPI processing
KR100469129B1 (ko) * 2002-09-30 2005-01-29 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조방법
US7528075B2 (en) 2004-02-25 2009-05-05 Hrl Laboratories, Llc Self-masking defect removing method
JP2007011047A (ja) 2005-06-30 2007-01-18 Canon Chemicals Inc 電子写真用ブレード及び電子写真用ブレードの製造方法
JP2007110047A (ja) 2005-10-17 2007-04-26 Renesas Technology Corp 半導体装置の製造方法
KR20070073440A (ko) 2006-01-05 2007-07-10 주식회사 하이닉스반도체 할로이온주입을 이용한 반도체소자의 제조 방법
JP5242114B2 (ja) 2007-10-04 2013-07-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20100038631A (ko) 2008-10-06 2010-04-15 주식회사 하이닉스반도체 반도체 장치 제조 방법
KR101361424B1 (ko) 2009-06-26 2014-02-10 가부시끼가이샤 도시바 반도체 장치의 제조 방법
US20120199888A1 (en) * 2011-02-09 2012-08-09 United Microelectronics Corporation Fin field-effect transistor structure
US8659089B2 (en) 2011-10-06 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Nitrogen passivation of source and drain recesses
KR20130044692A (ko) 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 반도체 소자의 제조방법
KR101700213B1 (ko) * 2011-12-21 2017-01-26 인텔 코포레이션 금속 산화물 반도체 소자 구조용 핀의 형성 방법
US8906760B2 (en) 2012-03-22 2014-12-09 Tokyo Electron Limited Aspect ratio dependent deposition to improve gate spacer profile, fin-loss and hardmask-loss for FinFET scheme
US8586455B1 (en) 2012-05-15 2013-11-19 International Business Machines Corporation Preventing shorting of adjacent devices
US9147753B2 (en) 2012-11-21 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having uniform doping profile and method of forming the same
US8927377B2 (en) 2012-12-27 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming FinFETs with self-aligned source/drain
US8906759B2 (en) * 2013-02-25 2014-12-09 International Business Machines Corporation Silicon nitride gate encapsulation by implantation
US9041125B2 (en) * 2013-03-11 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin shape for fin field-effect transistors and method of forming
US9034741B2 (en) 2013-05-31 2015-05-19 International Business Machines Corporation Halo region formation by epitaxial growth
JP2014241386A (ja) * 2013-06-12 2014-12-25 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
US9219114B2 (en) 2013-07-12 2015-12-22 Globalfoundries Inc. Partial FIN on oxide for improved electrical isolation of raised active regions
KR102065973B1 (ko) * 2013-07-12 2020-01-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9048262B2 (en) 2013-09-20 2015-06-02 International Business Machines Corporation Multi-fin finFETs with merged-fin source/drains and replacement gates
KR101851259B1 (ko) 2013-11-05 2018-06-11 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
KR20150054497A (ko) 2013-11-12 2015-05-20 삼성전자주식회사 반도체 장치 제조 방법
KR102178827B1 (ko) * 2014-02-13 2020-11-13 삼성전자 주식회사 Mosfet, 그 제조 방법, 및 mosfet을 구비한 반도체 장치
KR102241974B1 (ko) * 2014-09-23 2021-04-19 삼성전자주식회사 반도체 장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102881634A (zh) * 2011-07-15 2013-01-16 中国科学院微电子研究所 半导体器件结构及其制作方法
US20140273368A1 (en) * 2013-03-13 2014-09-18 United Microelectronics Corp. Method of manufacturing semiconductor devices
US20150228647A1 (en) * 2014-02-07 2015-08-13 Taiwan Semiconductor Manufacturing Company Ltd. Indented gate end of non-planar transistor
US20150263136A1 (en) * 2014-03-12 2015-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Device boost by quasi-finfet

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109841572A (zh) * 2017-11-27 2019-06-04 三星电子株式会社 制造半导体器件的方法

Also Published As

Publication number Publication date
US20180331105A1 (en) 2018-11-15
KR20170041004A (ko) 2017-04-14
US10411011B2 (en) 2019-09-10
US20170133379A1 (en) 2017-05-11
CN107068565B (zh) 2021-06-08
US10043806B2 (en) 2018-08-07
KR102502885B1 (ko) 2023-02-23

Similar Documents

Publication Publication Date Title
CN107068565A (zh) 半导体器件及其制造方法
US11777008B2 (en) Gate-all-around structure and manufacturing method for the same
CN106098775A (zh) 半导体器件
CN107342324A (zh) 半导体器件
CN107039436A (zh) 半导体器件及其制造方法
US10861877B2 (en) Vertical memory devices
CN106505103A (zh) 半导体装置及其制造方法
US10475904B2 (en) Methods of forming merged source/drain regions on integrated circuit products
US11217679B2 (en) Semiconductor device and method
CN105448739A (zh) 具有栅极结构的半导体器件及其制造方法
US11996482B2 (en) Semiconductor device
US20230352589A1 (en) Source/drain regions of finfet devices and methods of forming same
US20180342507A1 (en) Integration of vertical-transport transistors and high-voltage transistors
US11417601B2 (en) Semiconductor device and manufacturing method thereof
CN105405890B (zh) 包括带电荷体侧墙的半导体器件及其制造方法
US11063150B2 (en) Semiconductor devices
US11158741B2 (en) Nanostructure device and method
US20230087690A1 (en) Semiconductor structures with power rail disposed under active gate
US20230299085A1 (en) Stacked transistors having multiple threshold voltages
US20240145539A1 (en) Stacked transistors having multiple gate dielectrics and multiple work function metals
US20230343699A1 (en) Field effect transistor with source/drain via and method
US20230079751A1 (en) Forming n-type and p-type horizontal gate-all-around devices
US20220285554A1 (en) Minimization of silicon germanium facets in planar metal oxide semiconductor structures
TW202114057A (zh) 形成帶有具備不同電晶體架構之電晶體之多個平面之膜堆疊的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant