WO2014036677A1 - 半导体器件及其制造方法 - Google Patents

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WO2014036677A1
WO2014036677A1 PCT/CN2012/001540 CN2012001540W WO2014036677A1 WO 2014036677 A1 WO2014036677 A1 WO 2014036677A1 CN 2012001540 W CN2012001540 W CN 2012001540W WO 2014036677 A1 WO2014036677 A1 WO 2014036677A1
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forming
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fins
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殷华湘
秦长亮
马小龙
陈大鹏
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中国科学院微电子研究所
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Definitions

  • the present invention relates to a semiconductor device and a method of fabricating the same, and, in particular, to a Fi nFET that laterally etches and fills an insulating layer to automatically isolate a trench and a method of fabricating the same. Background technique
  • a three-dimensional multi-gate device In the current sub-20nm technology, a three-dimensional multi-gate device (FinFET or Tri-gate) is the main device structure, which enhances the gate control capability and suppresses leakage and short-channel effects.
  • a dual-gate SOI-structured MOSFET can suppress short channel effects (SCE) and leakage induced induced barrier lowering (DIBL) effects compared to conventional single-gate Si or SOI MOSFETs, with lower junction capacitance.
  • the threshold voltage can be adjusted by setting the work function of the metal gate, which can obtain about 2 times of driving current, which reduces the requirement for effective gate oxide thickness (EOT).
  • EOT effective gate oxide thickness
  • the gate of the tri-gate device surrounds the top surface of the channel region and the two sides, and the gate control capability is stronger. Further, full surround nanowire multi-gate devices are more advantageous. These devices are becoming more and more important due to their small size, complex structure, and easy interference between adjacent channels.
  • the existing FinFET structure and manufacturing method include: 1) FinFET of the SOI village bottom, etching the SOI substrate by using a mask such as photoresist, and automatically stopping on the buried oxide layer, and the remaining top silicon layer forms fins, and The buried oxide layer can insulate and isolate adjacent fins well, so no additional process steps or structures are needed to isolate the trenches; 2) the isolated bulk FinFET, using a mask to etch the bulk silicon substrate to form trenches and Fins, depositing a fill oxide in the trench between the fins to laterally isolate the adjacent fins, then obliquely implanting a high dose of dopant, forming a different doping of the different conductivity types at the bottom of the fin Miscellaneous region, using PN junction to isolate the fin and substrate; 3) bulk substrate FinFET isolated based on material, mask etching The bulk substrate forms trenches and fins, and oxides are deposited in the trenches between the fins to laterally isolate, sidewalls such as nitri
  • the FinFET of the SOI substrate is simple in structure and process, but the substrate material cost is high, and the bulk Si substrate is not easy to be used for mass production; the FinFET utilizing the PN junction isolation on the bulk silicon substrate is utilized. Injecting junction isolation, the isolation effect is limited by the implantation dose and depth, and the implantation process is difficult to control, and it is easy to introduce additional doping into the channel region to affect the conductivity of the device; lateral selective oxidation isolation on the bulk silicon substrate
  • the FinFET is complex and costly, has a high thermal oxidation temperature, and the channel region is susceptible to introducing additional stress and strain to affect conduction. In addition, these techniques are usually fabricated in the process of forming silicon fins.
  • the dummy gate is formed into an isolation structure formed during the formation of the silicon fins, and the insulation performance may be impaired after undergoing subsequent processes.
  • the current silicon fin trench isolation structures are generally formed in a vertical channel direction (hereinafter referred to as XX, direction or second direction, that is, a direction in which the gate lines extend).
  • XX vertical channel direction
  • YY direction or first direction, that is, the direction in which the fin lines extend
  • YY direction or first direction, that is, the direction in which the fin lines extend
  • the object of the present invention is to overcome the above technical difficulties and propose a new one.
  • the FinFET structure and the manufacturing method thereof can effectively realize the fin channel isolation and the process is simple and the cost is low.
  • the present invention provides a method of fabricating a semiconductor device, comprising: forming a plurality of fins extending in a first direction on a substrate; forming a dummy gate stack structure extending in a second direction on the fin; Forming a first source/drain groove in the fins on both sides of the gate stack structure; forming a second source/drain groove under the first source/drain groove in the fin, and forming a third source on the side of the second source/drain groove a drain isolation groove; an insulating isolation layer is formed in the second source/drain groove and the third source/drain groove; a source/drain region is formed in the first source/drain groove, and a fin between the source and drain regions constitutes a channel region; Forming an interlayer dielectric layer on the device; removing the dummy gate stack structure, leaving a gate trench in the interlayer dielectric layer; forming a gate stack structure in the gate trench.
  • the step of forming a plurality of fins extending in the first direction on the substrate further comprises: etching the substrate to form a plurality of trenches extending in the first direction, and remaining between the trenches Partially forming a plurality of fins; filling the trench with an insulating material to form a shallow trench isolation; and back shallow trench isolation to expose the top of the fin.
  • the step of forming a dummy gate stack structure extending in the second direction on the fin further includes: sequentially depositing a pad oxide layer, a dummy gate layer, and a hard mask layer on the fin and the substrate; lithography/etching The hard mask layer forms a hard mask pattern extending in the second direction; using the hard mask pattern as a mask, etching the dummy gate layer and the pad oxide layer to form a dummy gate stack structure extending in the second direction.
  • the first source/drain groove has vertical sidewalls.
  • the step of forming the second and third source/drain grooves further includes: forming a mask sidewall on the side of the dummy gate stack structure and the first source/drain groove; anisotropically etching the fin, in the first source drain A second source/drain groove is formed under the groove; the fin is isotropically etched, and a third source/drain groove is formed on a side of the second source/drain groove.
  • the third source/drain groove is passed through such that the insulating isolation layer completely separates the channel region from the substrate.
  • the cross-sectional shape of the third source/drain groove includes a dome shape, a trapezoid shape, an inverted trapezoid shape, a triangle shape, a D shape, a C shape, a rectangle shape, and a combination thereof.
  • the step of forming a source/drain region in the first source/drain W trench further includes: epitaxially growing a source/drain region in the first source/drain groove; performing a first source/drain doping in the source/drain region to form a source/drain extension a gate spacer is formed around the dummy gate stack structure; a second source-drain doping is performed in the source and drain regions on both sides of the gate sidewall to form a source-drain heavily doped region.
  • the source and drain areas are different from the material of the village floor to provide stress.
  • the present invention also provides a semiconductor device fabricated according to the above method, comprising: a plurality of fins extending in a first direction on a substrate; a gate stack structure extending in a second direction on the fin; a source drain region, The fins are located on both sides of the gate stack structure; the channel region is located between the source and drain regions in the fin; and is characterized in that there is an insulating isolation layer between the channel region and the substrate.
  • Figure 1 Figure 1 A and Figure 1 B
  • Figure 15 Figure 15A and Figure 15B
  • A cross-sectional view of each step of the FinFET manufacturing method, wherein a certain drawing A is a cross-sectional view perpendicular to the channel direction, and a certain drawing B is a cross-sectional view parallel to the channel direction;
  • FIG. 16 is a perspective view of a FinFET fabricated in accordance with the present invention, wherein the FinFET includes a plurality of fins extending in a first direction, a plurality of metal gates extending in a second direction and spanning each fin, located in the metal A plurality of source and drain regions on the fins on both sides of the gate are located in a plurality of channel regions between the plurality of source and drain regions, wherein the metal gate surrounds the channel region.
  • the FinFET includes a plurality of fins extending in a first direction, a plurality of metal gates extending in a second direction and spanning each fin, located in the metal
  • a plurality of source and drain regions on the fins on both sides of the gate are located in a plurality of channel regions between the plurality of source and drain regions, wherein the metal gate surrounds the channel region.
  • one of the following figures A is a cross-sectional view in the direction perpendicular to the channel (in the second direction) in Fig. 16, and a view B is a cross-sectional view in Fig. 16 parallel to the channel direction (in the first direction).
  • a plurality of fin structures extending in a first direction are formed, wherein a first direction is a direction in which a channel region of a future device extends.
  • the substrate 1 is provided, and the substrate 1 is appropriately selected according to the needs of the device, and may include single crystal silicon (Si), single crystal germanium (Ge), strained silicon (Strained Si), germanium silicon (SiGe), or a compound semiconductor material, for example.
  • the substrate 1 is preferably a body Si for compatibility with a CMOS process. Photolithography/etching of the substrate 1 is performed in the substrate 1 to form a plurality of fins 1G composed of a plurality of trenches 1 G distributed in the first direction and a substrate 1 material remaining between the trenches 1 G.
  • the aspect ratio of the trench 1G is preferably greater than 5:1.
  • PECVD is performed in the trench 1G between the fins I F
  • a process such as HDPCVD, RTO (rapid thermal oxidation) deposits a filling material such as an insulating isolation dielectric layer of silicon oxide or silicon oxynitride to form a shallow trench isolation (STI) 2.
  • STI2 is etched back to expose the top of the fin 1F.
  • wet removal by HF-based etching solution may be used, or fluorine-based plasma dry etching may be used, and STI2 may be etched down to expose top 1C of fin 1F, which will be used as top 1C The channel region of the device will be later, and the remaining bottom will be etched to serve as the isolation region for the device.
  • the exposed top 1C height of the fin 1F is greater than 1/2 of the overall height of the fin 1F.
  • a dummy gate stack layer is deposited over the entire device.
  • a silicon oxide pad oxide layer 3 is deposited on the STI 2 and the fin 1F by LPCVD, PECVD, HDPCVD, RTO, chemical oxidation, etc., for protecting the fin 1F from being overetched in the subsequent etching process.
  • the dummy gate layer 4 is formed on the pad oxide layer 3 by a deposition method such as PECVD, HDPCVD, MOCVD, MBE>ALD, evaporation, sputtering, etc., and the material may be polysilicon, amorphous silicon, microcrystalline silicon, amorphous carbon, polycrystalline. ⁇ , amorphous enamel, etc. and combinations thereof.
  • the thicknesses of the above layers are not necessarily in accordance with the scale shown, but are reasonably set according to the specific device size and electrical performance requirements.
  • the photolithography/etching hard mask layer 5 forms a hard mask pattern 5P extending in the second direction, wherein the second direction intersects the first direction and is preferably perpendicular (orthogonal).
  • the hard mask pattern 5P as a mask, the dummy gate layer 4 and the pad oxide layer 3 are etched, the laminate corresponding to the future channel region is removed, and the top surface surrounding the fin 1F is covered in the second direction.
  • the side leaving only the dummy gate stack structure 4G/3G extending in the second direction (intersecting with the first direction and preferably perpendicular) at a position corresponding to the future channel regions (which may be a plurality of mutually parallel).
  • the portion of the fin 1F on both sides of the dummy gate stack structure 4G/3G (in the first direction) will correspond to the source and drain regions, and the fin portion 1F structure portion surrounded by the dummy gate stack structure 4G/3G will constitute a trench Road area.
  • the first source/drain region recess 1T1 is etched in 1F to expose the top portion of the fin 1F in Fig. 3 located above the STI2 (the portion where the channel region is formed in the future) 1C.
  • the side walls of the first source/drain region recess 1T1 are preferably vertical, i.e., have a rectangular cross section.
  • the etching method may be a fluorine-based plasma dry etching, or a TMAH wet etching, but an anisotropic etching method is preferably employed to reduce lateral (lateral) etching.
  • a masking spacer 6 is formed on the side (in the first direction) of the dummy gate stack structure 5P/4G/3G and the top 1C of the fin 1F.
  • a masking spacer 6 is formed on the side (in the first direction) of the dummy gate stack structure 5P/4G/3G and the top 1C of the fin 1F.
  • An insulating dielectric layer made of silicon nitride or the like is deposited by LPCVD, PECVD, HDPCVD, etc., and then a portion of the insulating dielectric layer is etched away, leaving only on the side of the dummy gate stack 5P/4G/3G and the top 1C of the fin 1F.
  • the masking side wall 6 serves to protect the top 1C (future channel region) of the fin 1F from excessive defects introduced during subsequent etching.
  • the second source/drain groove 1T2 and the third source/drain groove 1T3 are etched in the first direction on the side and the side of the top 1C of the fin 1F.
  • the anisotropic etching method is used to continue etching the bottom of the fin 1F down the first source/drain region recess IT until reaching the interface between the fin 1F and the substrate 1 in FIG. 3, that is, the STI2
  • a second source/drain groove 1 ⁇ 2 is formed on the vertical side.
  • the vertical sidewalls of the second source/drain region groove 1T2 are laterally etched by an isotropic etching method, and a third source/drain region groove 1 ⁇ 3 is formed on the side and below the top portion 1C of the fin 1F.
  • the third source/drain region recess 1T3 is distributed on both sides of the dummy gate stack structure in the first direction, preferably penetrating each other such that the top portion 1C of the fin 1F is completely separated from the substrate 1, thereby providing good insulation isolation.
  • the cross-sectional shape of the third source/drain region groove 1T3 may be a dome shape (multi-section polygonal line), a trapezoidal shape, an inverted trapezoidal shape, a triangular shape, a D shape (half of a curved surface, such as a spherical surface, an elliptical spherical surface, a hyperboloid, a saddle). Face, etc.), C-shape (most of the surface, more than half of the surface, where the surface is for example a spherical surface, an elliptical spherical surface, a hyperboloid, a saddle surface, etc.), a rectangle.
  • an insulating spacer 7 is formed in the second source/drain region recess 1T2 and the third source/drain region recess 1T3.
  • silicon oxide, silicon oxynitride, or the like is formed by LPCVD, PECVD, HDPCVD, RTO, etc., and the second source/drain region recess 1T2 and the third source/drain region recess 1T3 are filled to constitute the insulating spacer 7.
  • the insulating spacer 7 surrounds the bottom of the top 1C of the fin 1F to completely isolate it from the substrate 1, thereby optimizing the overall performance of the device.
  • the insulating spacer 7 is connected to the STI2, and the materials are connected together at the same time.
  • the mask spacers 6 are etched away to expose the top portion 1C of the fin 1F and the side of the dummy gate stack structure 5P/4G/3G.
  • source and drain regions 8 are selectively epitaxially grown in the first source/drain region recess 1T1.
  • the embedded source/drain regions 8 and the source and drain regions 8 (in the first direction) are epitaxially grown in the first source/drain groove 1T1 by an epitaxial growth process such as UHVCVD, MOCVD, ALD, MBE, or atmospheric pressure epitaxy.
  • the top 1C of the fin 1F constitutes the channel region of the device.
  • the source and drain regions 8 may be SiGe, SiSn, GeSn, Si, etc., and combinations thereof, thereby applying compressive stress to the channel region 1C to improve hole mobility;
  • the source and drain regions 8 may be Si: (:, Si:H, SiGe:C, Si, etc., and combinations thereof, thereby applying tensile stress to the channel region 1C to increase electron mobility.
  • the top of the source and drain regions 8 is higher than the channel region 1C of the fins 1 F (thus constitutes a boost source drain, which can effectively reduce the contact resistance) and is lower than the top of the dummy gate layer 4G.
  • This configuration is for illustrative purposes only. Purpose, so the top height difference can be set arbitrarily.
  • a gate spacer 9 is formed around the dummy gate stack structure.
  • An insulating medium made of silicon nitride or the like is deposited by conventional methods such as LPCVD, PECVD, and HDPCVD, and then etching leaves the gate spacer 9 only around the dummy gate stacked structure.
  • the first source-drain doping is performed before the gate spacers 9 are formed, and the lightly doped, shallow junctions are formed on both sides of the dummy gate stack in the source and drain regions 8 (for FinFETs, light doping)
  • the source-drain extension region is typically overlying the surface of all fins, where junction depth primarily refers to the source-drain extension 8L of the lateral junction depth rather than the longitudinal junction depth in thick devices.
  • the doping method is ion implantation after epitaxy, multi-angle ion implantation, plasma doping, molecular layer or atomic layer deposition doping; the first source/drain doping may also be performed in situ when the source/drain regions 8 are epitaxially formed. Doping.
  • the doping depth may be surface doping of the cladding drain fins or bulk doping. according to
  • the conductivity type of the source/drain region 8 is adjusted by the MOSFET type, for example, doped with phosphorus, arsenic As, ⁇ Sb, etc. for the NMOS, boron boron B, aluminum Al, gallium Ga, indium In, etc. for the PMOS.
  • a second source-drain doping is performed to form a heavily doped, deep junction source-drain heavily doped region 8H.
  • the doping method is ion implantation after the sidewall spacer, multi-angle ion implantation, plasma doping, molecular layer or atomic layer deposition doping; or in-situ doping during epitaxy. Annealing can then be performed to activate the various dopants described above.
  • an interlayer dielectric layer (ILD) 10 is deposited over the entire device.
  • the material of the ILD 10 is, for example, silicon oxide, silicon oxynitride or a low-k material, and the low-k material includes, but is not limited to, an organic low-k material (for example, an organic polymer containing an aryl group or a polycyclic ring), an inorganic low-k material (for example, amorphous).
  • Carbonitride film polycrystalline boron nitride film, fluorosilicate glass, BSG, PSG, BPSG), porous low-k material (such as disilane trioxane (SSQ)-based porous low-k material, porous silica, porous SiOCH, blended C silica, F-doped amorphous carbon, porous diamond, porous organic polymer), the formation method includes spin coating, spray coating, screen printing, CVD deposition and the like.
  • SSQ disilane trioxane
  • the ILD 10 is planarized by CMP or etch back or the like until the dummy gate stack structure (eg, the top hard mask pattern 5P, or the dummy gate layer 4G) is exposed.
  • the dummy gate stack structure is etched away, leaving gate trenches (not shown) in the ILD 10, and gate insulating layers 1 1 of high-k material are sequentially deposited in the gate trenches. And a gate conductive layer 12 of a metal material constituting the gate stack structure 1 1/12.
  • the CMP planarizes the gate stack structure until the ILD 10 is exposed.
  • a source/drain contact hole (not shown) is etched in the ILD 10 to reach the source/drain region 8H, and a barrier layer of a metal nitride and a conductive layer of a metal material are deposited in the source/drain contact hole to form a source and drain.
  • Contact plug (not shown).
  • FIG. 16 A perspective view of the finally formed device structure is shown in FIG. 16, comprising: a plurality of fins extending in a first direction on the substrate, extending in a second direction (intersecting with the first direction and preferably perpendicular) and spanning each
  • the metal gate of the fin, the source and drain regions on the fins on both sides of the metal gate, are located in the channel region between the source and drain regions, wherein the channel region has an insulating isolation layer below.
  • a three-dimensional isolation is formed on the channel region, thereby effectively improving device performance.

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Abstract

提供一种半导体器件的制造方法及半导体器件，包括：在衬底（1）上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构两侧的鳍片中形成第一源漏凹槽；在鳍片中第一源漏凹槽下方形成第二源漏凹槽，以及在第二源漏凹槽侧面形成第三源漏凹槽；在第二源漏凹槽和第三源漏凹槽中形成绝缘隔离层（7）；在第一源漏凹槽中形成源漏区（8H，8L），源漏区之间的鳍片构成沟道区（1C）；在器件上形成层间介质层（10）；去除假栅极堆叠结构，在层间介质层（10）中留下栅极沟槽；在栅极沟槽中形成栅极堆叠结构（11，12）。如此通过横向刻蚀源漏区形成凹槽并沉积隔离氧化物，对沟道区形成了立体式隔离，有效提高了器件性能。

Description

半导体器件及其制造方法 优先权要求
本申请要求了 2012年 9月 10日提交的、 申请号为 201210332933.1、 发 明名称为 "半导体器件及其制造方法" 的中国专利申请的优先权， 其 全部内容通过引用结合在本申请中。 技术领域
本发明涉及一种半导体器件及其制造方法， 特别是涉及一种横向 腐蚀并填充绝缘层自动隔离沟道的 Fi nFET及其制造方法。 背景技术
在当前的亚 20nm技术中， 三维多栅器件 （ FinFET或 Tri-gate )是 主要的器件结构， 这种结构增强了栅极控制能力、 抑制了漏电与短沟 道效应。
例如， 双栅 SOI 结构的 MOSFET 与传统的单栅体 Si 或者 SOI MOSFET 相比， 能够抑制短沟道效应 （SCE ) 以及漏致感应势垒降低 ( DIBL ) 效应， 具有更低的结电容， 能够实现沟道轻掺杂， 可以通过 设置金属栅极的功函数来调节阈值电压， 能够得到约 2倍的驱动电流， 降低了对于有效栅氧厚度 （EOT ) 的要求。 而三栅器件与双栅器件相 比， 栅极包围了沟道区顶面以及两个侧面， 栅极控制能力更强。 进一 步地， 全环绕纳米线多栅器件更具有优势。 这些器件由于尺寸小、 结 构复杂， 相邻的沟道之间容易互相干扰， 因此沟道的隔离技术变得越 来越重要。
现有的 FinFET结构以及制造方法包括： 1 ) SOI村底的 FinFET, 利用光刻胶等掩模刻蚀 SOI衬底， 自动停止在埋氧层上， 剩余的顶部 硅层形成鳍片， 而由于埋氧层能良好地绝缘隔离相邻的鳍片， 因此无 需额外的工艺步骤或者结构来隔离沟道； 2 ) 结隔离的体村底 FinFET, 利用掩模刻蚀体硅村底形成沟槽与鳍片， 在鳍片之间的沟槽内沉积填 充氧化物来侧向绝缘隔离相邻的鳍片， 随后倾斜离子注入高剂量掺杂 剂， 在鳍片底部形成与上部不同导电类型的注入掺杂区， 利用 PN结来 隔离鳍片与衬底； 3 )基于材料来隔离的体衬底 FinFET, 利用掩模刻蚀 体衬底形成沟槽与鳍片， 在鳍片之间的沟槽内沉积氧化物以侧向隔离， 在鳍片侧面形成氮化物等侧墙以提供保护， 执行热氧化， 使得未被侧 墙保护的鳍片底部部分或者全部被氧化以致于彼此相连形成横向的氧 化层， 利用得到的氧化层来隔离鳍片与衬底。
在上述这些结构以及方法中， SOI衬底的 FinFET虽然结构和工艺 简单， 但是衬底材料成本高， 不如体 Si衬底易于用于大规模生产； 体 硅衬底上利用 PN结隔离的 FinFET利用注入结隔离， 隔离效果受到注 入剂量、 深度的制约而效果较差， 并且注入工艺难以控制， 容易向沟 道区引入额外的掺杂而影响器件导电性能； 体硅衬底上利用横向选择 氧化隔离的 FinFET则工艺复杂成本高昂， 热氧化温度高， 沟道区容易 引入额外应力和应变从而影响导电。 此外， 这些技术通常都是在形成 硅鳍片的过程中制作， 当 FinFET采用后栅工艺制造时， 假栅形成之前 形成硅鳍片过程中制作的隔离结构， 经历后续工艺时绝缘性能可能受 损。 另外， 当前的这些硅鳍片沟道隔离结构通常都是在沿垂直沟道方 向 （以下称为 X-X，方向或者第二方向， 也即栅极线条延伸的方向） 上 形成的， 对于沿沟道方向 （以下称为 Y-Y，方向或者第一方向， 也即鳍 片线条延伸的方向） 上鳍片之间以及与衬底的隔离则不够完善。 发明内容
由上所述， 本发明的目的在于克服上述技术困难， 提出一种新的
FinFET结构及其制造方法， 能有效实现鳍片沟道隔离并且工艺简单、 成本低廉。
为此， 本发明提供了一种半导体器件制造方法， 包括： 在衬底上 形成沿第一方向延伸的多个鳍片； 在鳍片上形成沿第二方向延伸的假 栅极堆叠结构； 在假栅极堆叠结构两侧的鳍片中形成第一源漏凹槽； 在鳍片中第一源漏凹槽下方形成第二源漏凹槽， 以及在第二源漏凹槽 侧面形成第三源漏凹槽； 在第二源漏凹槽和第三源漏凹槽中形成绝缘 隔离层； 在第一源漏凹槽中形成源漏区， 源漏区之间的鳍片构成沟道 区； 在器件上形成层间介质层； 去除假栅极堆叠结构， 在层间介质层 中留下栅极沟槽； 在栅极沟槽中形成栅极堆叠结构。
其中， 在衬底上形成沿第一方向延伸的多个鳍片的步骤进一步包 括： 刻蚀衬底形成沿第一方向延伸的多个沟槽， 沟槽之间的衬底剩余 部分构成多个鳍片； 在沟槽中填充绝缘材料构成浅沟槽隔离； 回刻浅 沟槽隔离以暴露鳍片的顶部。
其中， 在鳍片上形成沿第二方向延伸的假栅极堆叠结构的步骤进 一步包括： 在鳍片和衬底上依次沉积垫氧化层、 假栅极层和硬掩模层； 光刻 /刻蚀硬掩模层形成沿第二方向延伸的硬掩模图案； 以硬掩模图案 为掩模， 刻蚀假栅极层和垫氧化层形成沿第二方向延伸的假栅极堆叠 结构。
其中， 第一源漏凹槽具有垂直侧壁。
其中， 形成第二和第三源漏凹槽的步骤进一步包括： 在假栅极堆 叠结构和第一源漏凹槽的侧面形成掩蔽侧墙； 各向异性刻蚀鳍片， 在 第一源漏凹槽的下方形成第二源漏凹槽； 各向同性刻蚀鳍片， 在第二 源漏凹槽的侧面形成第三源漏凹槽。
其中， 第三源漏凹槽穿通以使得绝缘隔离层完全分隔沟道区与衬 底。
其中， 第三源漏凹槽的截面形状包括∑形、 梯形、 倒梯形、 三角 形、 D形、 C形、 矩形及其组合。
其中， 在第一源漏 W槽中形成源漏区的步骤进一步包括： 在第一 源漏凹槽中外延生长源漏区； 在源漏区中进行第一次源漏掺杂形成源 漏延伸区； 在假栅极堆叠结构周围形成栅极侧墙； 在栅极侧墙两侧的 源漏区中进行第二次源漏掺杂形成源漏重掺杂区。
其中， 源漏区与村底材质不同以提供应力。
本发明还提供了按照上述方法制造的一种半导体器件， 包括： 多 个鳍片， 在衬底上沿第一方向延伸； 栅极堆叠结构， 在鳍片上沿第二 方向延伸； 源漏区， 位于栅极堆叠结构两侧的鳍片中； 沟道区， 位于 鳍片中源漏区之间； 其特征在于， 沟道区与衬底之间具有绝缘隔离层。
依照本发明的半导体器件及其制造方法， 通过横向刻蚀源漏区形 成凹槽并且沉积隔离氧化物， 对沟道区形成了立体式隔离， 有效提高 了器件性能。 附图说明
以下参照附图来详细说明本发明的技术方案， 其中：
图 1 (图 1 A以及图 1 B ) 至图 15 (图 15A以及图 1 5B ) 为依照本发明 的 FinFET制造方法各步骤的剖面示意图，其中某图 A是沿垂直于沟道方 向的剖视图， 某图 B是沿平行于沟道方向的剖视图； 以及
图 16为依照本发明的 F in F E T器件结构的立体示意图。 具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案 的特征及其技术效果， 公开了有效隔离立体沟道区的 F in F ET及其制造 方法。 需要指出的是， 类似的附图标记表示类似的结构， 本申请中所 用的术语 "第一" 、 "第二，， 、 "上" 、 "下" 等等可用于修饰各种 器件结构或制造工序。 这些修饰除非特别说明并非暗示所修饰器件结 构或制造工序的空间、 次序或层级关系。
图 16所示为依照本发明制造的 FinFET的立体示意图，其中 FinFET 包括沿第一方向延伸的多个鳍片， 沿第二方向延伸并且跨越了每个鳍 片的多个金属栅极， 位于金属栅极两侧的鳍片上的多个源漏区， 位于 多个源漏区之间的多个沟道区， 其中金属栅极环绕沟道区。 以下将先 参照图 1至图 15来描述制造方法的各个剖视图， 最后将回头进一步详 细描述图 16的器件结构。
特别地， 以下某图 A是沿图 16中垂直于沟道方向 （沿第二方向） 的剖视图， 某图 B是沿图 16中平行于沟道方向 （沿第一方向）的剖视 图。
参照图 1A以及图 〗B , 形成沿第一方向延伸的多个鳍片结构， 其 中第一方向为未来器件沟道区延伸方向。 提供衬底 1 , 衬底 1依照器件 用途需要而合理选择， 可包括单晶体硅 （Si ) 、 单晶体锗 （Ge ) 、 应 变硅 （Strained Si ) 、 锗硅 （ SiGe ) ， 或是化合物半导体材料， 例如氮 化镓 （GaN ) 、 砷化镓 （GaAs ) 、 磷化铟（InP)、 锑化铟 （ InSb ) ， 以 及碳基半导体例如石墨烯、 SiC、 碳纳管等等。 出于与 CMOS工艺兼容 的考虑， 衬底 1优选地为体 Si。 光刻 /刻蚀衬底 1 , 在村底 1 中形成多 个沿第一方向平行分布的沟槽 1 G以及沟槽 1 G之间剩余的衬底 1材料 所构成的鳍片 1F。 沟槽 1G的深宽比优选地大于 5: 1。
参照图 2A以及图 2B， 在鳍片 I F之间的沟槽 1G中通过 PECVD、
HDPCVD、 RTO (快速热氧化） 等工艺沉积填充材质例如为氧化硅、 氮氧化硅的绝缘隔离介质层， 从而构成了浅沟槽隔离 （STI ) 2。 参照图 3A以及图 3B, 回刻 STI2， 暴露鳍片 1F的顶部。 对于氧 化硅材质的 STI2, 可以采用 HF基腐蚀液湿法去除， 也可以采用氟基 等离子体干法刻蚀， 向下刻蚀 STI2以暴露出鳍片 1F的顶部 1C, 该顶 部 1C将用作稍后器件的沟道区， 而剩余的底部将被刻蚀而作为器件的 隔离区。 优选地， 鳍片 1F暴露的顶部 1C高度大于鳍片 1F整体高度的 1/2。
参照图 4A以及图 4B, 在整个器件上沉积形成假栅极堆叠层。 首 先在 STI2以及鳍片 1F上通过 LPCVD、 PECVD、 HDPCVD、 RTO、 化 学氧化等方法沉积形成氧化硅材质的垫氧化层 3, 用于保护鳍片 1F不 在后续刻蚀过程中被过刻蚀。在垫氧化层 3上通过 PECVD、 HDPCVD、 MOCVD、 MBE> ALD、 蒸发、 溅射等沉积方法形成假栅极层 4, 材质 可以是多晶硅、 非晶硅、 微晶硅、 非晶碳、 多晶锗、 非晶锗等等及其 组合。 在假栅极层 4上通过 LPCVD、 PECVD等常规方法沉积材质为 氮化硅、 氧化硅、 氮氧化硅等的硬掩模层 5。 以上各层的厚度不必按照 图示的比例， 而是根据具体的器件尺寸以及电学性能需求而合理设定。
参照图 5A以及图 5B, 光刻 /刻蚀硬掩模层 5形成沿第二方向延伸 的硬掩模图案 5P, 其中第二方向与第一方向相交并且优选地垂直 （正 交） 。 以硬掩模图案 5P为掩模， 刻蚀假栅极层 4以及垫氧化层 3, 去 除了对应于未来沟道区之外的叠层， 沿第二方向覆盖包围了鳍片 1F的 顶面以及侧面， 仅在未来沟道区 （可以是相互平行的多个） 对应的位 置上留下沿第二方向 （与第一方向相交并且优选地垂直） 延伸的假栅 极堆叠结构 4G/3G。 其中， 假栅极堆叠结构 4G/3G (沿第一方向上） 两侧的鳍片 1F部分将对应于源漏区，被假栅极堆叠结构 4G/3G包围的 鳍片 1F结构部分将构成沟道区。
参照图 6A 以及图 6B, 沿第一方向在假栅极堆叠结构两侧的鳍片
1F中刻蚀形成第一源漏区凹槽 1T1, 暴露出图 3 中鳍片 1F位于 STI2 上方的顶部 （未来形成沟道区的那部分） 1C。 第一源漏区凹槽 1T1 的 侧壁优选是垂直的， 也即具有矩形截面。 依照材料不同， 刻蚀方法可 以是氟基等离子体干法刻蚀， 或者 TMAH湿法腐蚀， 但是优选地采用 各向异性的刻蚀方法以减小侧向 （横向） 腐蚀。
参照图 7A以及图 7B， 在假栅极堆叠结构 5P/4G/3G以及鳍片 1F 顶部 1C的侧面 （沿第一方向） 形成掩蔽侧墙 6。 例如先在整个器件上 通过 LPCVD、 PECVD、 HDPCVD 等方法沉积氮化硅等材质的绝缘介 质层， 然后刻蚀去除部分绝缘介质层， 仅在假栅极堆叠结构 5P/4G/3G 以及鳍片 1F顶部 1C的侧面留下掩蔽侧墙 6。 掩蔽侧墙 6用于保护鳍 片 1F顶部 1C (未来沟道区） ， 避免在后续刻蚀过程中引入过多缺陷。
参照图 8A以及图 8B， 沿第一方向在鳍片 1F的顶部 1C的侧面以 及下方刻蚀形成第二源漏区凹槽 1T2 以及第三源漏区凹槽 1T3。 首先 采用各向异性的刻蚀方法沿第一源漏区凹槽 IT 继续向下刻蚀鳍片 1F 的底部， 直至抵达图 3 中鳍片 1F与衬底 1之间的界面， 也即 STI2的 底部， 形成垂直侧面的第二源漏区凹槽 1Τ2。 然后采用各向同性的刻蚀 方法横向刻蚀第二源漏区凹槽 1T2的垂直侧壁， 在鳍片 1F的顶部 1C 的侧面以及下方形成第三源漏区凹槽 1Τ3。 第三源漏区凹槽 1T3 分布 在假栅极堆叠结构沿第一方向的两侧， 优选地互相穿通从而使得鳍片 1F的顶部 1C 完全与衬底 1 分离， 从而提供良好绝缘隔离。 第三源漏 区凹槽 1T3的截面形状依照需要可以是∑形 （多段折线构成） 、 梯形、 倒梯形、 三角形、 D形 （曲面的一半， 曲面例如为圓球面、 椭圆球面、 双曲面、 马鞍面等等） 、 C形 （曲面的大部分， 超过曲面的一半， 其中 曲面例如为圆球面、 椭圆球面、 双曲面、 马鞍面等等） 、 矩形。
参照图 9Α以及图 9Β, 在第二源漏区凹槽 1T2 以及第三源漏区凹 槽 1T3中形成绝缘隔离层 7。 例如通过 LPCVD、 PECVD、 HDPCVD, RTO等方法形成氧化硅、 氮氧化硅等， 填充了第二源漏区凹槽 1T2以 及第三源漏区凹槽 1T3, 构成绝缘隔离层 7。 其中， 绝缘隔离层 7包围 了鳍片 1F顶部 1C的底部， 使其与衬底 1 完全隔离， 因此优化提高了 器件的整体性能。 由图 9A可见， 绝缘隔离层 7与 STI2相连， 材质相 同时将连为一体。
参照图 10A以及图 10B, 刻蚀去除掩蔽侧墙 6, 露出鳍片 1F的顶 部 1C以及假栅极堆叠结构 5P/4G/3G的侧面。
参照图 11A以及图 11B, 在第一源漏区凹槽 1T1 中选择性外延生 长源漏区 8。 通过 UHVCVD、 MOCVD、 ALD、 MBE、 常压外延等外 延生长工艺， 在上述第一源漏凹槽 1T1 中外延生长了嵌入式的源漏区 8, 源漏区 8之间 （沿第一方向）的鳍片 1F的顶部 1C构成器件的沟道 区。 对于 PMOS而言， 源漏区 8可以是 SiGe、 SiSn、 GeSn、 Si等及其 组合， 从而向沟道区 1C施加压应力， 提高空穴迁移率； 而对于 NMOS 而言， 源漏区 8 可以是 Si: (：、 Si:H、 SiGe:C , Si 等及其组合， 从而向 沟道区 1C施加张应力， 提高电子迁移率。 其中， 如图 1 1 B所示， 源漏 区 8顶部高于鳍片 1 F的沟道区 1C (因此构成提升源漏， 可以有效降 低接触电阻）并且低于假栅极层 4G的顶部，这种配置仅出于示意目的， 因此顶部高度差可以任意设定。
参照图 12A以及图 12B , 在假栅极堆叠结构周围形成栅极侧墙 9。 先 LPCVD、 PECVD、 HDPCVD 等常规方法沉积氮化硅等材质的绝缘 介质， 然后刻蚀仅在假栅极堆叠结构周围留下栅极侧墙 9。 优选地， 在 形成栅极侧墙 9之前执行第一次源漏掺杂， 在源漏区 8 中假栅极堆叠 结构两侧形成轻掺杂、 浅结深（对于 FinFET而言， 轻掺杂的源漏扩展 区通常是覆盖所有鳍片表面的， 此处的结深主要指的是横向结深而不 是厚体器件中的纵向结深） 的源漏延伸区 8L。 掺杂方法为外延之后的 离子注入、 多角度离子注入， 等离子体掺杂， 分子层或者原子层沉积 掺杂； 第一次源漏掺杂也可以是在外延形成源漏区 8时进行原位掺杂。 掺杂深度可以是包覆源漏鳍片的表面掺杂， 也可以是体掺杂。 依照
MOSFET类型而调整源漏区 8的导电类型， 例如对于 NMOS而言掺杂 磷 、 砷 As、 锑 Sb等， 对于 PMOS而言掺杂硼 B、 铝 Al、 镓 Ga、 铟 In等。 形成栅极侧墙 9之后， 进行第二次源漏掺杂， 形成重掺杂、 大 结深的源漏重掺杂区 8H。 掺杂方法为侧墙之后的离子注入、 多角度离 子注入， 等离子体掺杂， 分子层或者原子层沉积掺杂； 也可以是外延 时的原位掺杂。 随后可以退火以激活上述各种掺杂剂。
参照图 13A以及图 13B ,在整个器件上沉积形成层间介质层（ILD ) 10。 ILD 10的材质例如是氧化硅、 氮氧化硅或低 k材料， 低 k材料包 括但不限于有机低 k 材料 （例如含芳基或者多元环的有机聚合物） 、 无机低 k材料（例如无定形碳氮薄膜、 多晶硼氮薄膜、 氟硅玻璃、 BSG、 PSG、 BPSG ) 、 多孔低 k 材料 （例如二硅三氧烷 （SSQ )基多孔低 k 材料、 多孔二氧化硅、 多孔 SiOCH、 掺 C二氧化硅、 掺 F多孔无定形 碳、 多孔金刚石、 多孔有机聚合物） ， 形成方法包括旋涂、 喷涂、 丝 网印刷、 CVD沉积等方法。
参照图 14A以及图 14B,通过 CMP或者回刻等方法平坦化 ILD 10, 直至暴露假栅极堆叠结构 （例如顶部的硬掩模图案 5P, 或者假栅极层 4G ) 。 参照图 15A以及图 15B, 刻蚀去除假栅极堆叠结构， 在 ILD 10中 留下栅极沟槽 （未示出） ， 在栅极沟槽中依次沉积高 k 材料的栅极绝 缘层 1 1 以及金属材料的栅极导电层 12,构成栅极堆叠结构 1 1/12。 CMP 平坦化栅极堆叠结构直至暴露 ILD 10。此后，依照标准工艺，在 ILD 10 中刻蚀源漏接触孔 （未示出） 直达源漏区 8H, 在源漏接触孔中沉积金 属氮化物的阻挡层以及金属材料的导电层，形成源漏接触塞（未示出）。
最后形成的器件结构的立体图如图 16所示， 包括： 衬底上沿第一 方向延伸的多个鳍片， 沿第二方向延伸 （与第一方向相交并且优选地 垂直） 并且跨越了每个鳍片的金属栅极， 位于金属栅极两侧的鳍片上 的源漏区， 位于源漏区之间的沟道区， 其中沟道区下方具有绝缘隔离 层。 上述这些结构的材料和几何形状已在方法描述中详述， 因此在此 不再赘述。
依照本发明的半导体器件及其制造方法， 通过横向刻蚀源漏区形 成凹槽并且沉积隔离氧化物， 对沟道区形成了立体式隔离， 有效提高 了器件性能。
尽管已参照一个或多个示例性实施例说明本发明， 本领域技术人 员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和 等价方式。 此外， 由所公开的教导可做出许多可能适于特定情形或材 料的修改而不脱离本发明范围。 因此， 本发明的目的不在于限定在作 为用于实现本发明的最佳实施方式而公开的特定实施例， 而所公开的 器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims

权 利 要 求
1. 一种半导体器件制造方法， 包括：
在衬底上形成沿第一方向延伸的多个鳍片；
在鳍片上形成沿第二方向延伸的假栅极堆叠结构；
在假栅极堆叠结构两侧的鳍片中形成第一源漏凹槽；
在鳍片中第一源漏凹槽下方形成第二源漏凹槽， 以及在第二源漏 凹槽侧面形成第三源漏凹槽；
在第二源漏凹槽和第三源漏凹槽中形成绝缘隔离层；
在第一源漏凹槽中形成源漏区， 源漏区之间的鳍片构成沟道区； 在器件上形成层间介质层；
去除假栅极堆叠结构， 在层间介质层中留下栅极沟槽；
在栅极沟槽中形成栅极堆叠结构。
2. 如权利要求 1的方法， 其中， 在衬底上形成沿第一方向延伸的多 个鳍片的步骤进一步包括： 刻蚀衬底形成沿第一方向延伸的多个沟槽， 沟槽之间的衬底剩余部分构成多个鳍片； 在沟槽中填充绝缘材料构成 浅沟槽隔离； 回刻浅沟槽隔离以暴露鳍片的顶部。
3. 如权利要求 1的方法， 其中， 在鳍片上形成沿第二方向延伸的假 栅极堆叠结构的步骤进一步包括： 在鳍片和衬底上依次沉积垫氧化层、 假栅极层和硬掩模层； 光刻 /刻蚀硬掩模层形成沿第二方向延伸的硬掩 模图案； 以硬掩模图案为掩模， 刻蚀假栅极层和垫氧化层形成沿第二 方向延伸的^ (艮栅极堆叠结构。
4. 如权利要求 1的方法， 其中， 第一源漏凹槽具有垂直侧壁。
5. 如权利要求 1的方法， 其中， 形成第二和第三源漏凹槽的步骤进 一步包括： 在假栅极堆叠结构和第一源漏凹槽的侧面形成掩蔽侧墙； 各向异性刻蚀鳍片， 在第一源漏凹槽的下方形成第二源漏凹槽； 各向 同性刻蚀鳍片， 在第二源漏凹槽的侧面形成第三源漏凹槽。
6. 如权利要求 1的方法， 其中， 第三源漏凹槽穿通以使得绝缘隔离 层完全分隔沟道区与衬底。
7. 如权利要求 1的方法，其中，第三源漏凹槽的截面形状包括∑形、 梯形、 倒梯形、 三角形、 D形、 C形、 矩形及其组合。
8. 如权利要求 1的方法， 其中， 在第一源漏凹槽中形成源漏区的步 骤进一步包括： 在第一源漏凹槽中外延生长源漏区； 在源漏区中进行 第一次源漏掺杂形成源漏延伸区； 在假栅极堆叠结构周围形成栅极侧 墙； 在栅极侧墙两侧的源漏区中进行第二次源漏掺杂形成源漏重掺杂 区。
9. 如权利要求 1的方法，其中，源漏区与衬底材质不同以提供应力。
1 0. 一种半导体器件， 包括：
多个鳍片， 在衬底上沿第一方向延伸；
栅极堆叠结构， 在鳍片上沿第二方向延伸；
源漏区， 位于栅极堆叠结构两侧的鳍片中；
沟道区， 位于鳍片中源漏区之间；
其特征在于， 沟道区与衬底之间具有绝缘隔离层。
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