DE102017110945A1 - Finfet-Vorrichtung mit verringerter Breite - Google Patents
Finfet-Vorrichtung mit verringerter Breite Download PDFInfo
- Publication number
- DE102017110945A1 DE102017110945A1 DE102017110945.5A DE102017110945A DE102017110945A1 DE 102017110945 A1 DE102017110945 A1 DE 102017110945A1 DE 102017110945 A DE102017110945 A DE 102017110945A DE 102017110945 A1 DE102017110945 A1 DE 102017110945A1
- Authority
- DE
- Germany
- Prior art keywords
- width
- rib
- fin structure
- etching process
- fin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 238000000034 method Methods 0.000 claims abstract description 166
- 230000008569 process Effects 0.000 claims abstract description 98
- 238000005530 etching Methods 0.000 claims abstract description 56
- 239000010410 layer Substances 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 239000011229 interlayer Substances 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims description 31
- 239000004065 semiconductor Substances 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 230000003647 oxidation Effects 0.000 claims description 14
- 238000007254 oxidation reaction Methods 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 6
- 239000003989 dielectric material Substances 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 230000001419 dependent effect Effects 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 235000012431 wafers Nutrition 0.000 description 12
- 125000006850 spacer group Chemical group 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000009826 distribution Methods 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 238000011065 in-situ storage Methods 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000000691 measurement method Methods 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- -1 sulfur peroxide Chemical class 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000004627 transmission electron microscopy Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
- H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
Abstract
Ein Verfahren umfasst das Ausbilden einer Rippenstruktur auf einem Substrat, das Ausbilden einer Dummy-Gatestruktur, die die Rippenstruktur umschließt, das Abscheiden einer Zwischenschicht-Dielektrikums- (ILD-) Schicht über der Rippenstruktur, das Entfernen der Dummy-Gatestruktur, um einen Abschnitt der Rippenstruktur freizulegen, und das Anwenden eines Ätzverfahrens auf den Abschnitt der Rippenstruktur, um eine Breite des Abschnitts der Rippenstruktur zu verringern.
Description
- HINTERGRUND
- In der integrierten Halbleiterschaltungs- (IC-) Branche hat technischer Fortschritt bei IC-Materialien und -Design Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorherige Generation aufweist. Im Verlauf der IC-Entwicklung hat sich die Funktionsdichte (d.h. die Anzahl von miteinander verbundenen Einrichtungen oder Bauteilen je Chipfläche) im Allgemeinen erhöht, während sich die Geometriegröße (d.h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Herstellungsverfahrens erzeugt werden kann) verringert hat. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile, indem er die Produktionseffizienz erhöht und die damit verbundenen Kosten senkt. Eine solche Verkleinerung hat auch die Komplexität der IC-Verarbeitung und -Herstellung erhöht.
- Eine Art von Halbleitervorrichtung, die hergestellt werden kann, ist ein Fin-Feldeffekttransistor (FinFET). Bei einem FinFET wird eine rippenförmige Halbleiterstruktur auf einem Substrat ausgebildet. Eine Gate-Vorrichtung, die die Rippenstruktur umschließt, kann dann ausgebildet werden. Zusätzlich werden dann aktive Bereiche wie Source/Drain-Bereiche innerhalb der Rippenstruktur angrenzend an die Gatestruktur ausgebildet. Die Gate-Vorrichtung und die benachbarten Source/Drain-Bereiche bilden somit einen Transistor, wobei sich der Kanal durch die Rippenstruktur unterhalb des Gates erstreckt. Es ist wünschenswert, dass die Rippenstruktur Eigenschaften aufweist, die ihr ausreichende mechanische Festigkeit sowie eine gute Trägerbeweglichkeit verleihen.
- Figurenliste
- Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert werden.
- Die
1A ,1B ,1C ,1D ,1E und1F sind Diagramme, die ein beispielhaftes Verfahren zum Ausbilden einer FinFET-Vorrichtung mit verringerter Breite gemäß einem Beispiel von hierin beschriebenen Prinzipien zeigen. -
2 ist ein Diagramm, das verschiedene Eigenschaften der FinFET-Vorrichtung mit einer verringerten Breite gemäß einem Beispiel von hierin beschriebenen Prinzipien zeigt. -
3 ist ein Flussdiagramm, das ein beispielhaftes Verfahren zum Ausbilden einer FinFET-Vorrichtung mit einer verringerten Breite gemäß einem Beispiel von hierin beschriebenen Prinzipien zeigt. -
4 ist ein Diagramm, der die Verteilung von hergestellten Rippenbreiten gemäß einem Beispiel von hierin beschriebenen Prinzipien zeigt. - Die
5A und5B sind Diagramme, die ein Rippen-Trimmverfahren gemäß einem Beispiel von hierin beschriebenen Prinzipien zeigen, das ein Oxidationsverfahren umfasst. - Die
6A und6B sind Diagramme, die eine Draufsicht einer Anzahl von Rippenstrukturen gemäß einem Beispiel von hierin beschriebenen Prinzipien zeigen. - Die
7A ,7B ,7C und7D sind Diagramme, die Querschnittsansichten von Vorrichtungen gemäß einem Beispiel von hierin beschriebenen Prinzipien zeigen, die in den6A und6B gezeigt sind. -
8 ist ein Diagramm, das eine Draufsicht einer Vorrichtung mit einer getrimmten Rippenbreite gemäß einem Beispiel von hierin beschriebenen Prinzipien zeigt. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale des angegebenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
- Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit anderen Element(en) oder Einrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
- Wie oben beschrieben ist es wünschenswert, dass die Rippenstruktur Eigenschaften aufweist, die sie mit ausreichender mechanischer Festigkeit sowie einer guten Trägerbeweglichkeit versehen. Im Allgemeinen kann eine kleinere Rippenbreite einer stärkeren strukturellen Schwäche unterliegen und kann daher zum Brechen, Verformen oder Kollabieren neigen. Eine kleinere Rippenbreite bietet aber auch einen kürzeren Kanal. Ein kürzerer Kanal kann zu einer verbesserten Vorrichtungsleistung führen. Somit ist eine Rippenstruktur wünschenswert, die einen kurzen Kanal vorsieht, jedoch ausreichende Breite aufweist, um die gewünschte strukturelle Unterstützung bereitzustellen.
- Gemäß einem Beispiel von hierin beschriebenen Prinzipien weist eine FinFET-Vorrichtung eine verringerte Breite in dem Abschnitt auf, der von der Gatestruktur bedeckt ist. Diese verringerte Breite verbessert die Leistung des FinFETs. Zusätzlich können die Abschnitte der Rippe, die nicht durch die Gatestruktur bedeckt sind, eine größere Breite aufweisen, wodurch die gewünschte strukturelle Unterstützung bereitgestellt wird. In einigen Beispielen umfasst das Herstellen einer solchen Vorrichtung das Ausbilden einer Dummy-Gatestruktur um die Rippenstruktur herum, das Abscheiden eines Zwischenschicht-Dielektrikums (ILD) und das Entfernen der Dummy-Gatestruktur. Nach dem Entfernen der Dummy-Gatestruktur ist der Abschnitt der Rippe, über dem die Ersatz-Metallgatestruktur angeordnet wird, freiliegend. Es kann somit ein Ätzverfahren angewendet werden, um die Breite der Rippenstruktur an dem freiliegenden Abschnitt zu verringern. Die anderen Abschnitte der Rippenstruktur sind durch das ILD abgedeckt und werden daher nicht durch das Ätzverfahren beeinflusst. Nach dem Ätzverfahren kann das Ersatz-Gate ausgebildet werden. Mittels dieser Technik kann eine Rippenstruktur breit genug sein, um die gewünschte strukturelle Festigkeit zu bieten, während sie in den Kanalbereichen schmal genug ist, um eine verbesserte Leistung der Transistorvorrichtungen bereitzustellen.
- Die
1A ,1B ,1C ,1D ,1E und1F sind Diagramme, die ein beispielhaftes Verfahren zum Ausbilden einer FinFET-Vorrichtung mit verringerter Breite zeigen.1A zeigt eine Rippenstruktur104 , die auf dem Substrat102 angeordnet ist. Die Rippenstruktur hat eine erste Breite106 . Die linke Seite von1A zeigt eine Draufsicht der Rippenstruktur104 . Die rechte Seite von1A zeigt eine Querschnittsansicht der Rippenstruktur104 , die zu dem Querschnitt A gehört, wie in der Draufsicht dargestellt ist. - Das Substrat
102 kann ein Halbleiterwafer sein, der Silizium aufweist. Der Halbleiterwafer kann ein Standardwafer sein, der in Halbleiterherstellungsverfahren verwendet wird. Beispielsweise kann der Halbleiterwafer ein runder Wafer mit einem Durchmesser von etwa 300 Millimeter sein. In einem Beispiel umfasst das Substrat102 Silizium in einer kristallinen Struktur. In einigen Beispielen umfasst das Substrat102 andere elementare Halbleiter wie Germanium oder einen Verbindungshalbleiter wie Siliziumkarbid, Galliumarsenid, Indiumarsenid und Indiumphosphid. Das Substrat102 kann eine oder mehrere Schichten aus Material oder Verbindungen aufweisen. Das Substrat102 kann ein Silizium-auf-Isolator- (SOI-) Substrat umfassen, kann zur Leistungsverbesserung gespannt/beansprucht sein, epitaktische Bereiche umfassen, Isolationsbereiche umfassen, dotierte Bereiche umfassen, eine oder mehrere Halbleitervorrichtungen oder Teile davon umfassen, leitfähige und/oder nicht leitfähige Schichten und/oder andere geeignete Merkmale und Schichten umfassen. - Die Rippenstruktur
104 kann auf vielfältige Weise hergestellt werden. In einem Beispiel kann die Rippenstruktur104 durch Strukturieren des Substrats102 hergestellt werden. Beispielsweise kann die Rippenstruktur104 auf dem Substrat102 aus derselben ursprünglich abgeschiedenen Schicht oder Wafer hergestellt sein. Durch photolithographische Verfahren kann das Substrat102 geätzt werden, um Material in Bereichen zu entfernen, die nicht zu der Rippenstruktur104 gehören. In einigen Beispielen kann die Rippenstruktur104 durch epitaktisches Aufwachse einer Halbleiterschicht auf dem Substrat102 hergestellt werden. Ein epitaktisches Wachstumsverfahren ist eines, in dem Halbleitermaterial durch ein Trägergas bereitgestellt und in einer Kristallstruktur auf dem darunterliegenden kristallinen Substrat abgeschieden wird. Nachdem die epitaktisch gewachsene Halbleiterschicht auf dem Substrat102 ausgebildet wurde, kann ein Strukturierungsverfahren wie ein photolithographisches Verfahren angewendet werden, um die Rippenstruktur104 auszubilden. In einigen Beispielen wird die Rippenstruktur104 auf Basis des Typs des auszubildenden Transistors dotiert. Beispielsweise kann für PMOS-Transistoren die Rippenstruktur104 mit einem n-Dotierstoff wie Arsen dotiert sein. Für NMOS-Transistoren kann die Rippenstruktur104 mit einem n-Dotierstoff wie Bor dotiert sein. Die Rippenstruktur104 kann in situ oder nach dem Ausbilden dotiert werden. -
1B zeigt das Ausbilden einer Gatestruktur108 und von Source/Drain-Bereichen101 . Die Gatestruktur kann eine Dummy-Gatestruktur108 sein. Die Dummy-Gatestruktur108 kann aus einem leitfähigen Material wie Polysilizium hergestellt sein. Die Dummy-Gatestruktur108 ist eine temporäre Struktur, die schließlich durch eine Metallgatestruktur ersetzt wird. In einigen Beispielen kann die Dummy-Gatestruktur108 unter Verwendung photolithographischer Verfahren ausgebildet werden. Beispielsweise kann eine Polysiliziumschicht über der Rippenstruktur104 abgeschieden werden. Dann kann ein Photoresist über der Polysiliziumschicht abgeschieden werden. Das Photoresist kann einer Lichtquelle durch eine Maske ausgesetzt werden und dann entwickelt werden, so dass Photoresist über den Bereichen verbleibt, in denen Rippenstrukturen ausgebildet werden sollen. Dann kann ein Ätzverfahren angewendet werden, um Polysiliziummaterial zu entfernen, das nicht durch das Photoresist bedeckt ist. Die Dummy-Gatestruktur108 kann Gate-Abstandshalter105 aufweisen, die auf beiden Seiten ausgebildet sind. - Nachdem die Dummy-Gatestruktur
108 ausgebildet wurde, können Source/Drain-Bereiche101 angrenzend an die Gatestruktur ausgebildet werden. Die Source/Drain-Bereiche101 können auf vielfältige Weise hergestellt werden. In einigen Beispielen kann ein leicht dotierter Drain- (LDD-) Bereich angrenzend an die Dummy-Gatestruktur ausgebildet werden. In einigen Beispielen kann ein Teil der Rippenstruktur entfernt und durch einen epitaktisch gewachsenen Source/Drain-Bereich ersetzt werden. Die Source/Drain-Bereiche101 können mit einer bestimmten Art von Dotierstoff basierend auf dem Typ des ausgebildeten Transistors dotiert werden. Beispielsweise können für PMOS-Transistoren die Source/Drain-Bereiche101 mit p-Dotierstoffen dotiert sein. Für PMOS-Transistoren können die Source/Drain-Bereiche101 mit n-Dotierstoffen dotiert sein. - In einigen Beispielen können die Source/Drain-Bereiche
101 durch Ätzen von Teilen der Rippenstruktur104 ausgebildet werden, um Hohlräume in der Rippenstruktur104 zu erzeugen. Das Ätzverfahren kann so gestaltet sein, dass es die Hohlräume mit einer spezifischen Tiefe innerhalb der Rippenstruktur104 erzeugt. Nachdem die Hohlräume ausgebildet wurden, kann ein epitaktisches Wachstumsverfahren angewendet werden, um die Source/Drain-Bereiche101 innerhalb der Hohlräume epitaktisch zu züchten. Die Source/Drain-Bereiche101 können auch in situ dotiert werden. Mit anderen Worten können die Source/Drain-Bereiche101 mit der gewünschten Dotierungsspezies implantiert werden, während die Source/Drain-Bereiche101 ausgebildet werden. Die Source/Drain-Bereiche101 können die gleiche Art Halbleitermaterial (z. B. Silizium) wie die Rippenstruktur104 aufweisen. In einigen Beispielen können die Source/Drain-Bereiche101 jedoch einen Verbindungshalbleiter wie Silizium-Germanium aufweisen. -
1C zeigt das Ausbilden einer ILD-Schicht110 über der Rippenstruktur104 und über der Dummy-Gatestruktur108 . In einigen Beispielen wird die ILD-Schicht110 durch Abscheiden eines dielektrischen Materials wie Siliziumdioxid (SiO2) ausgebildet. Dann wird ein chemisch-mechanisches Polier- (CMP-) Verfahren angewendet, um die obere Fläche der Dummy-Gatestruktur108 freizulegen. Ein CMP-Verfahren umfasst eine mechanische Komponente und eine chemische Komponente. Die mechanische Komponente verwendet Schleifpartikel und die chemische Komponente beinhaltet ein chemisches Ätzmittel. In einigen Beispielen kann die Oberseite der Dummy-Gatestruktur108 eine Polierstoppschicht aufweisen. Eine solche Polierstoppschicht ist gegen CMP-Verarbeitung unempfindlich und somit erfolgt die Anwendung von CMP-Verfahren solange, bis die Polierstoppschicht erreicht ist. Wie in der Draufsicht gezeigt ist, verbleiben die Abschnitte109 der Rippenstruktur, die nicht von der Dummy-Gatestruktur108 bedeckt sind, von der ILD-Schicht110 bedeckt. -
1D zeigt das Entfernen der Dummy-Gatestruktur108 . Das Entfernungsverfahren lässt einen Graben115 innerhalb der ILD-Schicht110 übrig. Der Graben legt die Rippenstruktur104 frei. Wie oben beschrieben ist die Dummy-Gatestruktur108 eine temporäre Struktur, die durch eine Metallgatestruktur ersetzt wird. In einigen Beispielen wird die Dummy-Gatestruktur108 unter Verwendung eines Ätzverfahrens entfernt. Das Ätzverfahren kann ein anisotropes Verfahren wie ein Trockenätzverfahren sein. Ein Trockenätzverfahren beinhaltet das Leiten von Ionen auf ein Substrat, um Material von diesem Substrat zu entfernen. Ein Trockenätzverfahren kann selektiv sein, um einige Arten von Materialien zu entfernen, während andere Arten von Materialien im Wesentlichen intakt bleiben. Beispielsweise kann ein Ätzverfahren so selektiv sein, dass es das Material der Dummy-Gatestruktur108 entfernt, während das Material des ILD110 im Wesentlichen intakt bleibt. Beispielsweise kann ein Ätzverfahren so entworfen sein, dass es Polysilizium entfernt, während Siliziumdioxid im Wesentlichen intakt bleibt. Nachdem das Ätzverfahren111 beendet ist, können die Seitenflächen sowie die Oberseite der Rippenstruktur104 freigelegt sein. -
1E zeigt ein Ätzverfahren zum Verkleinern oder Verkürzen der Breite der Rippenstruktur104 . Insbesondere verringert das Ätzverfahren113 die Breite der Rippenstruktur von der ersten Breite106 zu einer zweiten Breite112 . In einigen Beispielen liegt die zweite Breite112 zwischen etwa 0-10 Nanometer kleiner als die erste Breite106 . Beispielsweise kann das Ätzverfahren113 etwa 0-5 Nanometer von jeder Seite der Rippenstruktur104 entfernen. Im vorliegenden Beispiel verringert das Ätzverfahren113 nicht die Breite der Rippenstruktur104 unterhalb der Gate-Abstandshalter105 . - In einigen Beispielen kann das Ätzverfahren
113 in Antwort auf bestimmte Bedingungen durchgeführt werden. Beispielsweise kann, nachdem die Dummy-Gatestruktur108 ausgebildet wurde, die Breite der Dummy-Gatestruktur108 gemessen werden. Wenn die Breite der Dummy-Gatestruktur unterhalb eines vorbestimmten Schwellenbreitenwerts liegt, kann bestimmt werden, dass das Ätzverfahren113 nicht durchgeführt wird. Wenn die gemessene Breite der Dummy-Gatestruktur108 jedoch größer als der vorbestimmte Schwellenbreitenwert ist, kann das Ätzverfahren113 angewendet werden, um den vorbestimmten Schwellenbreitenwert zu verringern. - In einigen Beispielen kann das Ätzverfahren
113 so konfiguriert werden, dass er die Breite der Rippenstruktur auf einen Breitenwert verringert, der kleiner als der vorbestimmte Schwellenbreitenwert ist. In einigen Beispielen kann der Breitenwert ein vorbestimmter Wert sein. Beispielsweise kann der vorbestimmte Breitenwert10 Nanometer betragen. Wenn der vorbestimmte Schwellenbreitenwert12 Nanometer ist und die gemessene Breite20 Nanometer beträgt, kann das Ätzverfahren113 angewendet werden, um die Breite der Rippenstruktur um etwa 10 Nanometer zu verringern, um die Breite der Rippenstruktur auf den vorbestimmte Breitenwert von 10 Nanometern zu verringern. In einem weiteren Beispiel kann, wenn die gemessene Breite15 Nanometer beträgt, das Ätzverfahren113 so konfiguriert werden, dass es die Breite der Rippenstruktur104 um etwa 5 Nanometer auf eine vorbestimmte Breite von etwa 10 Nanometern verringert. - Das Ätzverfahren
113 kann ein isotropes Ätzverfahren wie ein Nassätzverfahren sein. In einigen Beispielen kann das Ätzverfahren113 so konfiguriert oder eingestellt sein, dass es die Breite um den gewünschten Betrag verringert. Wenn beispielsweise bestimmt wird, dass die Breite um 5 Nanometer verringert werden soll, können die Parameter des Ätzverfahrens113 wie beispielsweise die Zeitdauer, für die es angewendet wird, entsprechend eingestellt werden. Wenn bestimmt wird, dass die Breite um 10 Nanometer verringert werden soll, werden die Parameter des Ätzverfahrens auch entsprechend angepasst und konfiguriert. -
1F zeigt das Ausbilden eines Ersatz-Metallgates117 . Das Ersatz-Metallgate117 wird innerhalb des Grabens115 ausgebildet, der durch das Ätzverfahren111 ausgebildet wurde, um die Dummy-Gatestruktur108 zu entfernen. Das Ersatz-Metallgate117 kann mehrere Schichten umfassen. Im vorliegenden Beispiel umfasst das Ersatz-Metallgate117 eine Gatedielektrikumsschicht114 und eine Metallschicht116 . - Die Gatedielektrikumsschicht
114 wird verwendet, um die Metallschicht116 von dem Kanal zu trennen. Der Kanal ist der Teil der Rippenstruktur, der sich zwischen den Source/Drain-Bereichen101 erstreckt. In einigen Beispielen kann die Gatedielektrikumsschicht114 durch Oxidieren des Halbleitermaterials der Rippenstruktur104 ausgebildet werden. Wenn die Rippenstruktur104 beispielsweise aus Silizium hergestellt ist, kann ein Oxidationsverfahren verwendet werden, um eine Siliziumdioxidschicht um die Rippenstruktur104 und auf dem darunterliegenden Substrat102 auszubilden. Das Siliziumdioxid kann eine Dicke im Bereich von 5-100 Nanometern aufweisen. - Die Metallschicht
116 liefert die Leitungseigenschaften für die Gatestruktur des Transistors. Die Metallschicht116 kann eine Vielzahl von verschiedenen Teilschichten umfassen, die aus verschiedenen Materialien hergestellt sind. Die Metallschicht116 kann beispielsweise verschiedene Schichten umfassen, die aus verschiedenen Materialien wie Aluminium, Tantal, Wolfram und anderen geeigneten leitfähigen Materialien hergestellt sind. Die Metallschicht116 kann so entworfen sein, dass sie die gewünschten Leistungseigenschaften der Transistorvorrichtung bereitstellt, zu der die Gatestruktur gehört. - Unter Verwendung des in den
1A-1F gezeigten Verfahrens kann eine Rippenstruktur mit einer verringerten Breite dort ausgebildet werden, wo sich die Gatestrukturen befinden. Die Bereiche, die nicht zu der Gatestruktur gehören, können eine größere Breite aufweisen und eine größere mechanische Stabilität bereitstellen. Zusätzlich hat die kleinere Breite an dem Abschnitt der Rippenstruktur104 unterhalb der Gatestruktur eine verringerte Breite, um eine bessere Vorrichtungsleistung zu erzielen. Zusätzlich ist es möglich, während nur ein einzelner Transistor in Bezug auf die Rippenstruktur104 gezeigt ist, dass mehrere Transistoren innerhalb der Rippenstruktur104 ausgebildet sind. - Die in den
1A-1F gezeigten Halbleitervorrichtungen sind in einer Weise dargestellt, dass sie die hierin beschriebenen Prinzipien vermitteln, und stellen nicht notwendigerweise die Geometrie und Abmessungen einer tatsächlichen Halbleitervorrichtung dar, die unter Verwendung solcher Prinzipien hergestellt ist. Während beispielsweise die Rippenstrukturen im Wesentlichen rechteckig dargestellt sind, versteht es sich für einen Fachmann, dass tatsächliche Rippenstrukturen nicht notwendigerweise vollkommen rechteckig sein müssen. Tatsächliche Rippenstrukturen können beispielsweise abgerundete Ecken und leicht nichtlineare Flächen aufweisen. Zusätzlich können sich tatsächliche Rippenstrukturen zu einer Oberseite der Rippenstruktur verjüngen. -
2 ist ein Diagramm, das verschiedene Eigenschaften der FinFET-Vorrichtung mit einer verringerten Breite zeigt. Insbesondere zeigt2 zwei verschiedene Rippenstrukturen201 ,203 . Die erste Rippenstruktur201 hat, wenn sie ursprünglich ausgebildet wird, eine Breite206 , die größer ist als ein vorbestimmter Schwellenbreitenwert. Somit wird bestimmt, dass der Abschnitt204 , an dem die Gatestruktur überlappt, unter Verwendung der oben beschriebenen Herstellungsverfahren auf eine kleinere Breite210 verkleinert wird. Die Abschnitte202 , die nicht von einer Gatestruktur bedeckt sind, behalten die ursprüngliche Breite206 . - In einigen Beispielen ändert sich die Breite allmählich in den Bereichen
212 nahe dem Transistor zwischen den Abschnitten202 und204 . Insbesondere nimmt die Breite in dem Bereich212 zu, der sich von dem Abschnitt204 zu den Abschnitten202 erstreckt. Beispielsweise ändert sich nach dem oben beschriebenen Timm-Ätzverfahren113 eine Breite zwischen dem freiliegenden Abschnitt der Rippenstruktur und einem nicht freiliegenden Abschnitt der Rippenstruktur allmählich. - Wie oben beschrieben wird in einigen Beispielen das Trimm-Ätzverfahren
113 in Antwort auf das Bestimmen durchgeführt, dass die gemessene Breite der Rippenstruktur größer als ein vorbestimmter Schwellenbreitenwert ist. Wenn also die gemessene Breite der Rippenstruktur kleiner als der vorbestimmte Schwellenbreitenwert ist, muss das Trimm-Ätzverfahren113 nicht angewendet werden. Die Rippenstruktur203 ist ein Beispiel für ein solches Szenario. Die ursprüngliche Breite208 der Rippenstruktur203 ist kleiner als der vorbestimmte Schwellenbreitenwert und daher wird kein Trimmverfahren angewendet. In einigen Beispielen kann die ursprüngliche Breite208 der Rippenstruktur203 ähnlich der verringerten Breite210 der Rippenstruktur201 sein. -
3 ist ein Flussdiagramm, das ein beispielhaftes Verfahren zum Ausbilden einer FinFET-Vorrichtung mit einer verringerten Breite zeigt. Gemäß dem vorliegenden Beispiel umfasst das Verfahren300 einen Vorgang302 zum Ausbilden einer Rippenstruktur auf einem Substrat. Die Rippenstruktur kann auf vielfältige Weise hergestellt werden. In einem Beispiel kann die Rippenstruktur durch Strukturieren des Substrats hergestellt werden. Beispielsweise kann die Rippenstruktur auf dem Substrat aus derselben ursprünglich abgeschiedenen Schicht oder Wafer hergestellt sein. Durch photolithographische Verfahren kann das Substrat geätzt werden, um Material in Bereichen zu entfernen, die nicht zu der Rippenstruktur gehören. In einigen Beispielen kann die Rippenstruktur durch epitaktisches Aufwachsen einer Halbleiterschicht auf dem Substrat hergestellt werden. Nachdem die epitaktisch gewachsene Halbleiterschicht auf dem Substrat ausgebildet wurde, kann ein Strukturierungsverfahren wie ein photolithographisches Verfahren angewendet werden, um die Rippenstruktur auszubilden. In einigen Beispielen wird die Rippenstruktur auf Basis des Typs des auszubildenden Transistors dotiert. Beispielsweise kann für PMOS-Transistoren die Rippenstruktur mit einem n-Dotierstoff dotiert sein. Für NMOS-Transistoren kann die Rippenstruktur mit einem p-Dotierstoff dotiert sein. Die Rippenstruktur kann in situ oder nach ihrem Ausbilden dotiert werden. - Gemäß dem vorliegenden Beispiel umfasst das Verfahren
300 einen Vorgang304 zum Ausbilden einer Dummy-Gatestruktur, die die Rippenstruktur umschließt. Die Dummy-Gatestruktur kann aus einem leitfähigen Material wie Polysilizium hergestellt sein. Die Dummy-Gatestruktur ist eine temporäre Struktur, die schließlich durch eine Metallgatestruktur ersetzt wird. In einigen Beispielen kann die Dummy-Gatestruktur unter Verwendung photolithographischer Verfahren ausgebildet werden. Beispielsweise kann eine Polysiliziumschicht über der Rippenstruktur abgeschieden werden. Dann kann ein Photoresist über der Polysiliziumschicht abgeschieden werden. Das Photoresist kann einer Lichtquelle durch eine Maske ausgesetzt werden und dann entwickelt werden, so dass Photoresist über den Bereichen verbleibt, in denen Rippenstrukturen ausgebildet werden sollen. Dann kann ein Ätzverfahren angewendet werden, um Polysiliziummaterial zu entfernen, das nicht durch das Photoresist bedeckt ist. - Gemäß dem vorliegenden Beispiel umfasst das Verfahren
300 weiter einen Vorgang306 zum Messen einer Breite der Rippenstruktur. Dies kann mit einer Vielzahl von Messwerkzeugen geschehen. Ein Messvorgang kann beispielsweise unter Verwendung eines Rasterelektronenmikroskops (SEM) oder durch Transmissionselektronenmikroskopie (TEM) durchgeführt werden. Andere Messtechniken werden ebenfalls in Betracht gezogen. - Gemäß dem vorliegenden Beispiel umfasst das Verfahren
300 weiter einen Vorgang308 zum Abscheiden einer Zwischenschicht-Dielektrikums- (ILD-) Schicht über der Rippenstruktur. In einigen Beispielen wird die ILD-Schicht durch Abscheiden eines dielektrischen Materials wie Siliziumdioxid ausgebildet. Dann wird ein CMP- Verfahren angewendet, um die Oberseite der Gatestruktur freizulegen. In einigen Beispielen kann die Oberseite der Dummy-Gatestruktur eine Polierstoppschicht aufweisen. Eine solche Polierstoppschicht ist gegen CMP-Verarbeitung unempfindlich und somit erfolgt die Anwendung von CMP-Verfahren solange, bis die Polierstoppschicht erreicht ist. Wie in der Draufsicht dargestellt ist, verbleiben die Abschnitte der Rippenstruktur, die nicht von der Dummy-Gatestruktur bedeckt sind, von der ILD-Schicht bedeckt. - Gemäß dem vorliegenden Beispiel umfasst das Verfahren
300 weiter einen Vorgang310 zum Entfernen der Dummy-Gatestruktur. Das Entfernungsverfahren kann einen Graben innerhalb der ILD-Schicht übriglassen. Der Graben legt die Rippenstruktur frei. Wie oben beschrieben, ist die Dummy-Gatestruktur eine temporäre Struktur, die durch eine Metallgatestruktur ersetzt wird. In einigen Beispielen wird die Dummy-Gatestruktur unter Verwendung eines Ätzverfahrens entfernt. Das Ätzverfahren kann ein anisotropes Verfahren wie ein Trockenätzverfahren sein. Das Trockenätzverfahren kann so selektiv sein, dass es das Material der Dummy-Gatestruktur entfernt, während das Material des ILD im Wesentlichen intakt bleibt. Beispielsweise kann ein Ätzverfahren so entworfen sein, dass es Polysilizium entfernt, während Siliziumdioxid im Wesentlichen intakt bleibt. Nachdem das Ätzverfahren beendet ist, können die Seitenflächen sowie die Oberseite der Rippenstruktur freigelegt sein. - Gemäß dem vorliegenden Beispiel umfasst das Verfahren
300 einen Vorgang312 , um in Antwort auf das Bestimmen, dass die Breite einen vorbestimmten Schwellenbreitenwert übersteigt, ein Ätzverfahren auf einem freiliegenden Abschnitt der Rippenstruktur anzuwenden, um eine Breite des freiliegenden Abschnitts der Rippenstruktur zu verringern. Wie oben beschrieben kann das Ätzverfahren in Antwort auf bestimmte Bedingungen durchgeführt werden, insbesondere eine Bestimmung, dass die Breite einen vorbestimmten Schwellenbreitenwert überschreitet. Beispielsweise kann, nachdem die Dummy-Gatestruktur ausgebildet wurde, die Breite der Dummy-Gatestruktur gemessen werden. Wenn die Breite der Dummy-Gatestruktur unterhalb eines vorbestimmten Schwellenbreitenwerts liegt, kann bestimmt werden, dass das Ätzverfahren nicht durchgeführt werden soll. Wenn die gemessene Breite der Dummy-Gatestruktur jedoch größer als der vorbestimmte Schwellenbreitenwert ist, kann das Ätzverfahren durchgeführt werden, um die Breite der Rippenstruktur zu verringern. - In einigen Beispielen kann das Ätzverfahren so konfiguriert sein, dass es die Breite der Rippenstruktur auf eine verringerte Breite verkleinert, die kleiner als der vorbestimmte Schwellenbreitenwert ist. In einigen Beispielen kann die verringerte Breite ein vorbestimmter Wert sein. Beispielsweise kann die vorbestimmte verringerte Breite
10 Nanometer betragen. Wenn der vorbestimmte Schwellenbreitenwert12 Nanometer ist und die gemessene Breite20 Nanometer beträgt, kann das Ätzverfahren durchgeführt werden, um die Breite der Rippenstruktur um etwa 10 Nanometer zu verringern, um die Breite der Rippenstruktur auf die vorbestimmte verringerte Breite von 10 Nanometern zu verkleinern. In einem weiteren Beispiel kann, wenn die gemessene Breite15 Nanometer beträgt, das Ätzverfahren so konfiguriert werden, dass es die Breite der Rippenstruktur um etwa 5 Nanometer auf eine vorbestimmte verringerte Breite von etwa 10 Nanometern verkleinert. - Unter Verwendung des oben beschriebenen Verfahrens kann eine Rippenstruktur mit einer verringerten Breite ausgebildet werden, wo der sich die Gatestrukturen befinden. Die Bereiche, die nicht zu der Gatestruktur gehören, können eine größere Breite aufweisen und eine größere mechanische Stabilität bereitstellen. Zusätzlich hat die kleinere Breite an dem Abschnitt der Rippenstruktur unterhalb der Gatestruktur eine verringerte Breite, um eine bessere Vorrichtungsleistung zu erzielen. Zusätzlich ist es möglich, während nur ein einzelner Transistor in Bezug auf die Rippenstruktur gezeigt ist, dass mehrere Transistoren innerhalb der Rippenstruktur ausgebildet sind.
- Zusätzlich ermöglicht die Verwendung von hierin beschriebenen Prinzipien eine größere Einheitlichkeit der Rippenbreite von Wafer zu Wafer. Mit anderen Worten ermöglicht sie eine schmalere Verteilung der Rippenbreite über einen Satz von gefertigten Wafern. Dies ist vorteilhaft, da es erlaubt, die Ziel-Rippenbreite niedriger einzustellen, als sie sonst sein könnte.
-
4 ist ein Diagramm400 , das die Verteilung der gefertigten Rippenbreite zeigt. Gemäß dem vorliegenden Beispiel stellt die horizontale Achse die Rippenbreite und die vertikale Achse402 die Anzahl der Wafer mit einer bestimmten Rippenbreite dar. Die erste gestrichelte Linie stellt die minimale Rippenbreite406 dar. Mit anderen Worten stellt die Linie406 eine Breite dar, bei der, wenn eine Rippe ausgebildet wird, sie mit zu hoher Wahrscheinlichkeit defekt ist. Die zweite gestrichelte Linie stellt das Rippenbreiten-Ziel408 unter Verwendung der hierin beschriebenen Prinzipien dar. Die dritte gestrichelte Linie stellt das Rippenbreiten-Ziel410 ohne die hierin beschriebenen Prinzipien dar. Ohne die hierin beschriebenen Prinzipien gibt es eine breitere Verteilung414 der Rippenbreite bezüglich des Ziels. Verschiedene Verfahrensinkonsistenzen führen zu geringfügigen Abweichungen in der Endbreite der Rippenstruktur von Wafer zu Wafer. Ein Ziel von 10 Nanometern kann beispielsweise zu Rippenstrukturen von 8,0 Nanometern bis 12,0 Nanometern führen. - Indem das oben beschriebene Rippen-Trimmverfahren verwendet wird, wird die Verteilung
412 der Rippenbreite kleiner. Daher kann das Ziel408 niedriger eingestellt werden, da die schmalere Verteilung das Risiko verringert, dass es Rippenbreiten unterhalb der minimalen Rippenbreite406 gibt. Wenn beispielsweise der Verteilungsbereich +/- 0,5 Nanometer beträgt und die minimale Breite 7,0 Nanometer beträgt, kann das Ziel408 auf 8 Nanometer anstelle von 10 Nanometer eingestellt werden. Kleinere Elementgrößen sind vorteilhafter, da mehr Elemente auf den Chip passen können und sie weniger Strom verbrauchen können. - Die
5A und5B sind Diagramme, die ein Rippen-Trimmverfahren zeigen, das ein Oxidationsverfahren umfasst. Wie oben beschrieben, kann die Rippenstruktur104 unter Verwendung eines Ätzverfahrens wie eines Nassätzverfahrens getrimmt werden. In einigen Beispielen kann das Ätzverfahren durch Verwendung eines Oxidationsverfahrens verbessert werden. -
5A zeigt das Anwenden eines Oxidationsverfahrens504 , um eine Oxidschicht502 um die Rippenstruktur104 herum auszubilden. Insbesondere verwandelt der Oxidationsvorgang504 die äußeren Abschnitte der Rippenstruktur104 in eine Oxidmaterialschicht502 . Wenn beispielsweise die Rippenstruktur104 aus Silizium hergestellt ist, kann die Oxidmaterialschicht502 aus Siliziumoxid bestehen. - In einigen Beispielen kann das Oxidationsverfahren
504 ein chemisches Oxidationsverfahren sein. Das Oxidationsverfahren504 kann beispielsweise die Anwendung einer Schwefelperoxidmischung (SPM) beinhalten. Die SPM kann bei Raumtemperatur angewendet werden. Die Dicke der Oxidmaterialschicht502 , die durch das Oxidationsverfahren504 ausgebildet wird, kann etwa 1 Nanometer dick sein. In einigen Beispielen kann die Dicke in einem Bereich von etwa 0,5 bis 1,5 Nanometern liegen. -
5B zeigt ein Entfernungsverfahren506 , um die Oxidmaterialschicht502 zu entfernen. Da die Oxidmaterialschicht502 aus den äußeren Abschnitten der Rippenstruktur104 ausgebildet wurde, verringert das Entfernen der Oxidmaterialschicht502 die Breite der Rippenstruktur104 . Das Entfernungsverfahren506 kann ein Ätzverfahren sein. Das Entfernungsverfahren506 kann beispielsweise ein Nassätzverfahren sein. Solche Ätzverfahren können selektiv sein, so dass die Oxidmaterialschicht502 entfernt wird, während sie ein normale Wirkung auf das Halbleitermaterial der Rippenstruktur104 haben. Nach dem Entfernungsverfahren506 hat die Rippenstruktur104 eine verringerte Breite508 an dem freiliegenden Abschnitt. Mit anderen Worten können die Abschnitte der Rippenstruktur104 unterhalb der Gate-Abstandshalter und der ILD-Schicht110 die ursprüngliche Breite106 aufweisen. - Wie die oben beschriebenen Trimmverfahren können das Oxidationsverfahren
504 und das Entfernungsverfahren506 nur angewendet werden, wenn die gemessene Breite über einer vorgegebenen Schwelle liegt. Insbesondere können, nachdem ein Herstellungsverfahren angewendet wurde, um die Rippenstrukturen104 eines bestimmten Wafers auszubilden, diese Rippenstrukturen unter Verwendung verschiedener Messtechniken gemessen werden. Wenn die Rippenstrukturbreiten unterhalb der vorgegebenen Schwelle liegen, muss kein weiteres Trimmen durchgeführt werden. Wenn die Rippenstrukturbreiten jedoch über der vorgegebenen Schwelle liegen, kann ein Trimmverfahren wie die oben beschriebenen Oxidations- und Entfernungsverfahren durchgeführt werden. - Die
6A und6B sind Diagramme, die eine Draufsicht einer Anzahl von Rippenstrukturen602a ,602b ,604a ,604b zeigen, die zu Transistorvorrichtungen gehören.6A zeigt eine Draufsicht der Rippenstrukturen602a ,602b ,604a ,604b nachdem eine Dummy-Gatestruktur entfernt wurde, um die Rippenstrukturen602a ,602b ,604a ,604b freizulegen, und bevor ein Trimmvorgang angewendet wurde, um die Breite der Rippenstrukturen602a ,602b ,604a ,604b zu verringern.6B zeigt eine Draufsicht der Rippenstrukturen602a ,602b ,604a ,604b , nachdem das Rippen-Trimmverfahren angewendet wurde, um die Breite der freiliegenden Abschnitte der Rippenstrukturen602a ,602b ,604a ,604b zu verringern. - Die Rippenstrukturen
602a ,602b ,604a ,604b können in ähnlicher Weise wie die oben beschriebenen Rippenstruktur104 ausgebildet werden. Gemäß dem vorliegenden Beispiel sind die Rippenstrukturen602a und602b n-Transistoren und die Rippenstrukturen604a und604b p-Transistoren zugeordnet. Wenn das Dummy-Gate entfernt wurde, werden Abschnitte der Rippenstrukturen602a ,602b ,604a ,604b zwischen den Gate-Abstandshaltern606 freigelegt. Die Gate-Abstandshalter606 können den oben beschriebenen Gate-Abstandshaltern105 ähneln. - Die Rippenstrukturen
602a ,602b ,604a ,604b umfassen auch Source/Drain-Bereiche610a ,610b ,608a ,608b . Insbesondere sind die Source/Drain-Bereiche610a ,610b auf den Rippenstrukturen602a ,602b ausgebildet und sind den n-Transistoren zugeordnet. Die Source/Drain-Bereiche608a ,608b sind auf den Rippenstrukturen604a ,604b ausgebildet und sind den p-Transistoren zugeordnet. Die Source/Drain-Bereiche608a ,608b ,610a ,610b können den oben beschriebenen Source/Drain-Bereichen101 ähneln. Insbesondere können derartige Bereiche608a ,608b ,610a ,610b unter Verwendung von epitaktischen Wachstumsverfahren ausgebildet werden und können in situ so dotiert werden, dass sie die erwünschten elektrischen Eigenschaften haben. - Die
7A ,7B ,7C und7D sind Diagramme, die Querschnittsansichten der Vorrichtungen zeigen, die in den6A und6B gezeigt sind.7A zeigt eine Querschnittsansicht (entlang der Linie7A von6A ) der Rippenstrukturen602a ,602b ,604a ,604b , nachdem die Dummy-Gatestruktur entfernt wurde und bevor eine Breite dieser Rippenstrukturen602a ,602b ,604a ,604b getrimmt wurde. Die Rippenstrukturen602a ,602b ,604a ,604b sind somit in dem Raum702 freigelegt. In dem vorliegenden Beispiel sind untere Abschnitte der Rippenstrukturen602a ,602b ,604a ,604b in einem STI - Bereich704 eingebettet. Daher werden die unteren Abschnitte der Rippenstrukturen602a ,602b ,604a ,604b nicht von dem Rippen-Trimmverfahren freigelegt. In einigen Beispielen können die Rippenstrukturen604a ,604b für die p-Transistoren aus einem anderen Halbleitermaterial hergestellt sein als die Rippenstrukturen602a ,602b für die n-Transistoren. Beispielsweise können die oberen Abschnitte der Rippenstrukturen604a ,604b aus Silizium-Germanium hergestellt sein, während die Rippenstrukturen602a ,602b aus Silizium hergestellt sein können. -
7B zeigt eine Querschnittsansicht (entlang der Linie7B von6B ) der Rippenstrukturen602a ,602b ,604a ,604b , nachdem das Rippen-Trimmverfahren angewendet wurde. Die Rippenstrukturen602a ,602b ,604a ,604b haben somit eine verringerte Breite. Da nur die oberen Abschnitte der Rippenstrukturen602a ,602b ,604a ,604b dem Rippen-Trimmverfahren ausgesetzt wurden, haben die oberen Abschnitte der Rippenstrukturen602a ,602b ,604a ,604b eine verkürzte Breite, während die Breite der unteren Abschnitte der Rippenstrukturen602a ,602b ,604a ,604b im Wesentlichen gleich bleibt. -
7C zeigt eine Querschnittsansicht (entlang der Linie7C von6B ) der Rippenstrukturen602a ,602b ,604a , 60a4b unter dem Gate-Abstandshalter606 , nachdem das Rippen-Trimmverfahren angewendet wurde. Da die Gatestruktur606 die Rippenstrukturen602a ,602b ,604a ,604b vor dem Rippen-Trimmverfahren schützt, ähnelt die Breite der Rippenstrukturen602a ,602b ,604a ,604b unterhalb des Gate-Abstandshalters606 der Breite der Rippenstrukturen602a ,602b ,604a ,604b , bevor das Rippen-Trimmverfahren angewendet wurde, wie in7A gezeigt ist. -
7D zeigt eine Querschnittsansicht (entlang der Linie7D von6B ) der Rippenstrukturen602a ,602b ,604a ,604b , bei der die Source/Drain-Bereiche610a ,610b ,608a ,608b ausgebildet wurden. Im vorliegenden Beispiel sind die Source/Drain-Bereiche610a ,610b für die n-Transistoren anders als die Source/Drain-Bereiche608a ,608b für die p-Transistoren ausgebildet. Insbesondere werden die Source/Drain-Bereiche610a ,610b groß genug gezüchtet, dass sie miteinander verschmelzen. Dagegen verschmelzen die Source/Drain-Bereiche608a ,608b nicht miteinander. Die Source/Drain-Bereiche610a ,610b können aus einem anderen Halbleitermaterial als die Source/Drain-Bereiche608a ,608b hergestellt sein. Die Source/Drain-Bereiche610a ,610b können eine andere Dotierungskonzentration als die Source/Drain-Bereiche608a ,608b aufweisen. Die Source/Drain-Bereiche610a ,610b können anders gespannt oder beansprucht sein als die Source/Drain-Bereiche608a ,608b . Da die Abschnitte der Rippenstrukturen610a ,610b ,608a ,608b unterhalb der Source/Drain-Bereiche nicht dem Rippen-Trimmverfahren ausgesetzt sind, wird die Breite dieser Abschnitte der Rippenstrukturen nicht beeinflusst. -
8 ist ein Diagramm, das eine Draufsicht einer Vorrichtung mit einer verkürzten Rippenbreite zeigt.8 zeigt eine Nahansicht der Rippenstruktur602a . Die Rippenstruktur602a hat eine größere Breite804 unterhalb der Gate-Abstandshalter606 als die Breite802 zwischen den Gate-Abstandshaltern606 . Dies verleiht der Rippenstruktur eine „Hantel“-Form. - Gemäß einem Beispiel umfasst ein Verfahren das Ausbilden einer Rippenstruktur auf einem Substrat, das Ausbilden einer Dummy-Gatestruktur, die die Rippenstruktur umschließt, das Messen einer Breite der Rippenstruktur, das Abscheiden einer Zwischenschicht-Dielektrikums- (ILD-) Schicht über der Rippenstruktur, das Entfernen der Dummy-Gatestruktur und in Antwort auf das Bestimmen, dass die Breite einen vorbestimmten Schwellenwert überschreitet, das Anwenden eines Ätzverfahrens auf einen freiliegenden Abschnitt der Rippenstruktur, um eine Breite des freiliegenden Abschnitts der Rippenstruktur zu verringern.
- Gemäß einem Beispiel von hierin beschriebenen Prinzipien umfasst ein Verfahren das Ausbilden einer Rippenstruktur auf einem Substrat, das Ausbilden einer Dummy-Gatestruktur, die die Rippenstruktur umschließt, das Abscheiden einer Zwischenschicht-Dielektrikums- (ILD-) Schicht über der Rippenstruktur, das Entfernen der Dummy-Gatestruktur, um einen Abschnitt der Rippenstruktur freizulegen, und das Anwenden eines Ätzverfahrens auf den Abschnitt der Rippenstruktur, um eine Breite des Abschnitts der Rippenstruktur zu verringern.
- Gemäß einem Beispiel umfasst eine Halbleitervorrichtung ein Substrat, eine Rippenstruktur, die auf dem Substrat angeordnet ist, wobei die Rippenstruktur eine erste Breite aufweist. Die Vorrichtung umfasst ferner eine Gatestruktur, die die Rippenstruktur umschließt. Die Breite eines Abschnitts der Rippenstruktur zwischen einer ersten Kante der Gatestruktur und einer zweiten Kante der Gatestruktur weist eine zweite Breite auf, die kleiner als die erste Breite ist.
- Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Verfahren, umfassend: Ausbilden einer Rippenstruktur auf einem Substrat; Ausbilden einer Dummy-Gatestruktur, die die Rippenstruktur umschließt; Messen einer Breite der Rippenstruktur; Abscheiden einer Zwischenschicht-Dielektrikums- (ILD-) Schicht über der Rippenstruktur; Entfernen der Dummy-Gatestruktur; und Anwenden, in Antwort auf das Bestimmen, dass die Breite einen vorbestimmten Schwellenwert überschreitet, eines Ätzverfahrens auf einen freiliegenden Abschnitt der Rippenstruktur, um eine Breite des freiliegenden Abschnitts der Rippenstruktur zu verringern.
- Verfahren nach
Anspruch 1 , das weiter das Abscheiden eines dielektrischen Materials über dem freiliegenden Abschnitt der Rippenstruktur umfasst. - Verfahren nach
Anspruch 2 , das weiter das Abscheiden einer Metallgateschicht über dem dielektrischen Material umfasst. - Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ätzverfahren angewendet wird, um die Breite des freiliegenden Abschnitts auf eine vorbestimmte geringere Breite zu verringern.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ätzverfahren für eine Zeitdauer teilweise basierend auf einer gemessenen Breite der Rippenstruktur vor dem Ätzverfahren angewendet wird.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei die Dummy-Gatestruktur ein Polysiliziummaterial umfasst.
- Verfahren nach einem der vorhergehenden Ansprüche, das weiter vor dem Entfernen der Dummy-Gatestruktur das Ausbilden von Source/Drain-Bereichen innerhalb der Rippenstruktur auf beiden Seiten der Dummy-Gatestruktur umfasst.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei nach dem Ätzverfahren eine Breite der Rippenstruktur zwischen dem freiliegenden Abschnitt der Rippenstruktur und einem nicht freiliegenden Abschnitt der Rippenstruktur allmählich verändert wird.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei das Ätzverfahren ein isotropes Ätzverfahren ist.
- Verfahren, umfassend: Ausbilden einer Rippenstruktur auf einem Substrat; Ausbilden einer Dummy-Gatestruktur, die die Rippenstruktur umschließt; Abscheiden einer Zwischenschicht-Dielektrikums- (ILD-) Schicht über der Rippenstruktur; Entfernen der Dummy-Gatestruktur, um einen Abschnitt der Rippenstruktur freizulegen; und Anwenden eines Entfernungsprozesses auf den Abschnitt der Rippenstruktur, um eine Breite des Abschnitts der Rippenstruktur zu verringern.
- Verfahren nach
Anspruch 10 , das weiter vor dem Durchführen des Entfernungsprozesses das Messen einer Breite der Rippenstruktur umfasst. - Verfahren nach
Anspruch 11 , wobei das Durchführen des Entfernungsprozesses abhängig davon erfolgt, dass ermittelt wird, dass die Breite der Rippenstruktur vor dem Entfernungsprozess einen vorbestimmten Schwellenbreitenwert überschreitet. - Verfahren nach
Anspruch 12 , wobei der Entfernungsprozess so konfiguriert ist, dass er die Breite der Rippenstruktur auf eine geringere Breite verkleinert, die kleiner als der vorbestimmte Schwellenbreitenwert ist. - Verfahren nach einem der vorhergehenden
Ansprüche 10 bis13 , wobei der Entfernungsprozess das Anwenden eines Oxidationsprozesses auf einen freiliegenden Abschnitt der Rippenstruktur umfasst, um eine Oxidmaterialschicht aus äußeren Abschnitten des freiliegenden Abschnitts der Rippenstruktur zu erzeugen. - Verfahren nach
Anspruch 14 , das weiter nach dem Anwenden des Oxidationsprozesses das Anwenden eines Ätzprozesses zum Entfernen der Oxidmaterialschicht umfasst. - Verfahren nach einem der vorhergehenden
Ansprüche 10 bis15 , das weiter das Ausbilden eines Ersatz-Metallgates über dem Abschnitt der Rippenstruktur umfasst. - Verfahren nach einem der vorhergehenden
Ansprüche 10 bis16 , wobei der Entfernungsprozess einen Nassätzprozess umfasst. - Halbleitervorrichtung, umfassend: ein Substrat; eine Rippenstruktur, die auf dem Substrat angeordnet ist, wobei die Rippenstruktur eine erste Breite aufweist; und eine Gatestruktur, die die Rippenstruktur umschließt; wobei eine Breite eines Abschnitts der Rippenstruktur zwischen einer ersten Kante der Gatestruktur und einer zweiten Kante der Gatestruktur eine zweite Breite aufweist, die kleiner als die erste Breite ist.
- Halbleitervorrichtung nach
Anspruch 18 , wobei eine Breite zwischen dem Abschnitt der Rippenstruktur zwischen einer ersten Kante der Gatestruktur und einer zweiten Kante sich allmählich bis zu der ersten Breite angrenzend an die erste Kante und die zweite Kante vergrößert. - Halbleitervorrichtung nach
Anspruch 18 oder19 , wobei die Gatestruktur ein Gatedielektrikum und eine Metallgatestruktur umfasst.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US15/581,206 | 2017-04-28 | ||
US15/581,206 US10707331B2 (en) | 2017-04-28 | 2017-04-28 | FinFET device with a reduced width |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102017110945A1 true DE102017110945A1 (de) | 2018-10-31 |
Family
ID=63797589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102017110945.5A Ceased DE102017110945A1 (de) | 2017-04-28 | 2017-05-19 | Finfet-Vorrichtung mit verringerter Breite |
Country Status (5)
Country | Link |
---|---|
US (1) | US10707331B2 (de) |
KR (1) | KR20180121303A (de) |
CN (2) | CN108807536A (de) |
DE (1) | DE102017110945A1 (de) |
TW (1) | TWI705502B (de) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102018126911A1 (de) | 2017-11-30 | 2019-06-06 | Intel Corporation | Gate-Schnitt und Finnentrimmisolation für fortschrittliche Integrierter-Schaltkreis-Struktur-Fertigung |
WO2019108237A1 (en) * | 2017-11-30 | 2019-06-06 | Intel Corporation | Fin patterning for advanced integrated circuit structure fabrication |
DE102019111297B4 (de) | 2018-11-30 | 2023-01-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Halbleiter-Bauelement und Verfahren |
US11362199B2 (en) * | 2018-11-30 | 2022-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
US11158726B2 (en) | 2019-07-31 | 2021-10-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling fin-thinning through feedback |
KR20220022576A (ko) * | 2020-08-19 | 2022-02-28 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20170005090A1 (en) * | 2015-06-30 | 2017-01-05 | International Business Machines Corporation | FINFET with U-Shaped Channel |
US20170033201A1 (en) * | 2013-06-04 | 2017-02-02 | International Business Machines Corporation | Localized fin width scaling using a hydrogen anneal |
US20170110476A1 (en) * | 2015-10-16 | 2017-04-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of tuning source/drain proximity for input/output device reliability enhancement |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6764884B1 (en) | 2003-04-03 | 2004-07-20 | Advanced Micro Devices, Inc. | Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device |
US8257546B2 (en) * | 2003-04-11 | 2012-09-04 | Applied Materials, Inc. | Method and system for monitoring an etch process |
US20040200574A1 (en) * | 2003-04-11 | 2004-10-14 | Applied Materials, Inc. | Method for controlling a process for fabricating integrated devices |
US6967175B1 (en) * | 2003-12-04 | 2005-11-22 | Advanced Micro Devices, Inc. | Damascene gate semiconductor processing with local thinning of channel region |
KR100634372B1 (ko) * | 2004-06-04 | 2006-10-16 | 삼성전자주식회사 | 반도체 소자들 및 그 형성 방법들 |
KR100594282B1 (ko) * | 2004-06-28 | 2006-06-30 | 삼성전자주식회사 | FinFET을 포함하는 반도체 소자 및 그 제조방법 |
US7531423B2 (en) * | 2005-12-22 | 2009-05-12 | International Business Machines Corporation | Reduced-resistance finFETs by sidewall silicidation and methods of manufacturing the same |
US7888750B2 (en) * | 2008-02-19 | 2011-02-15 | International Business Machines Corporation | Multi-fin multi-gate field effect transistor with tailored drive current |
US8487378B2 (en) | 2011-01-21 | 2013-07-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-uniform channel junction-less transistor |
US8946829B2 (en) * | 2011-10-14 | 2015-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications |
CN113540080A (zh) * | 2011-12-22 | 2021-10-22 | 英特尔公司 | 具有颈状半导体主体的半导体器件以及形成不同宽度的半导体主体的方法 |
US9087687B2 (en) * | 2011-12-23 | 2015-07-21 | International Business Machines Corporation | Thin heterostructure channel device |
US8887106B2 (en) | 2011-12-28 | 2014-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process |
US8546891B2 (en) | 2012-02-29 | 2013-10-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin profile structure and method of making same |
US8969974B2 (en) * | 2012-06-14 | 2015-03-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for FinFET device |
US8729634B2 (en) | 2012-06-15 | 2014-05-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET with high mobility and strain channel |
KR101994237B1 (ko) * | 2012-08-28 | 2019-06-28 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
EP2709156A3 (de) * | 2012-09-14 | 2014-04-23 | Imec | Bandmanipulierte Halbleitervorrichtung und Verfahren zur Herstellung davon |
US8826213B1 (en) | 2013-03-11 | 2014-09-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Parasitic capacitance extraction for FinFETs |
US8943455B2 (en) | 2013-03-12 | 2015-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for layout verification for polysilicon cell edge structures in FinFET standard cells |
US20140306286A1 (en) * | 2013-04-10 | 2014-10-16 | International Business Machines Corporation | Tapered fin field effect transistor |
CN104124171B (zh) * | 2013-04-28 | 2017-12-29 | 中芯国际集成电路制造(上海)有限公司 | P型鳍式场效应晶体管及其形成方法 |
CN104124172B (zh) * | 2013-04-28 | 2017-07-14 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
CN104282566B (zh) * | 2013-07-03 | 2017-12-29 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
KR102073967B1 (ko) * | 2013-07-30 | 2020-03-02 | 삼성전자주식회사 | 전계 효과 트랜지스터를 포함하는 반도체 소자 |
CN104576388B (zh) * | 2013-10-14 | 2018-07-20 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其制作方法 |
US9230992B2 (en) * | 2014-04-30 | 2016-01-05 | International Business Machines Corporation | Semiconductor device including gate channel having adjusted threshold voltage |
US9112032B1 (en) | 2014-06-16 | 2015-08-18 | Globalfoundries Inc. | Methods of forming replacement gate structures on semiconductor devices |
US20160027775A1 (en) | 2014-07-25 | 2016-01-28 | Globalfoundries Inc. | Dual-width fin structure for finfets devices |
US9324713B1 (en) | 2015-03-16 | 2016-04-26 | Globalfoundries Inc. | Eliminating field oxide loss prior to FinFET source/drain epitaxial growth |
US9472669B1 (en) * | 2015-09-04 | 2016-10-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor Fin FET device with epitaxial source/drain |
-
2017
- 2017-04-28 US US15/581,206 patent/US10707331B2/en active Active
- 2017-05-19 DE DE102017110945.5A patent/DE102017110945A1/de not_active Ceased
- 2017-06-15 KR KR1020170075831A patent/KR20180121303A/ko active Search and Examination
- 2017-09-11 TW TW106131055A patent/TWI705502B/zh active
- 2017-09-14 CN CN201710827374.4A patent/CN108807536A/zh active Pending
- 2017-09-14 CN CN202210619185.9A patent/CN114864697A/zh active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20170033201A1 (en) * | 2013-06-04 | 2017-02-02 | International Business Machines Corporation | Localized fin width scaling using a hydrogen anneal |
US20170005090A1 (en) * | 2015-06-30 | 2017-01-05 | International Business Machines Corporation | FINFET with U-Shaped Channel |
US20170110476A1 (en) * | 2015-10-16 | 2017-04-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of tuning source/drain proximity for input/output device reliability enhancement |
Also Published As
Publication number | Publication date |
---|---|
KR20180121303A (ko) | 2018-11-07 |
CN108807536A (zh) | 2018-11-13 |
US20180315837A1 (en) | 2018-11-01 |
CN114864697A (zh) | 2022-08-05 |
TWI705502B (zh) | 2020-09-21 |
TW201839857A (zh) | 2018-11-01 |
US10707331B2 (en) | 2020-07-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102017110945A1 (de) | Finfet-Vorrichtung mit verringerter Breite | |
DE10393565B4 (de) | Verfahren zur Herstellung eines Halbleiterelements mit einer U-förmigen Gate-Struktur | |
DE112010004804B4 (de) | Verfahren zum Herstellen von Elementen für eine integrierte Schaltung, insbesondere von FinFETs | |
DE112013001404B4 (de) | Verfahren zum Verhindern eines Kurzschließens von benachbarten Einheiten | |
DE602004006782T2 (de) | Verfahren zur herstellung eines verformten finfet-kanals | |
DE112011100326B4 (de) | P-FET mit einem verspannten Nanodraht-Kanal und eingebetteten SiGe-Source- und Drain-Stressoren und Verfahren | |
DE102013101162B4 (de) | Tunnel-Feldeffekttransistor, Halbleitervorrichtung und Verfahren | |
DE10234392B4 (de) | Halbleiterbauelement mit Gate-Elektrodenstruktur und Herstellungsverfahren hierfür | |
DE102012214077A1 (de) | Integrierte Schaltungen mit abstehenden Source- und Drainbereichen und Verfahren zum Bilden integrierter Schaltungen | |
DE102018200041A1 (de) | Bildung von Diffusionsunterbrechung nach Bildung von Source/Drain und zugehörige IC-Struktur | |
DE112010002352T5 (de) | FinFET-Strukturen mit verspannungsinduzierenden Source/Drain-biIdenden Abstandshaltern und Verfahren zur Herstellung der FinFET-Strukturen | |
DE102013100857A1 (de) | Finnenstruktur für ein FinFET-Bauteil | |
DE102016205180B4 (de) | Verfahren zum Herstellen von Transistoren mit mehreren Schwellspannungen | |
DE102016105520B4 (de) | Bildung eines Übergangs mit symmetrischer Erweiterung mit einem Abstandshalter mit niedrigem K und zweifacher epitaxialer Prozess in einer FinFET-Einheit | |
DE102006015087A1 (de) | Verfahren zur Herstellung eingebetteter Drain/Source-Gebiete auf der Grundlage eines Prozesses zum kombinierten Ätzen von Abstandshaltern und einer Aussparung | |
DE102013209110A1 (de) | Verfahren zur Herstellung von FinFET-Vorrichtungen mit alternativen Kanalmaterialien | |
DE102019215248B4 (de) | Finfet mit isolierenden schichten zwischen dem gate und source/drain-kontakten sowie verfahren zu seiner herstellung | |
DE102016118062A1 (de) | Halbleiter-Bauelement und Verfahren zu seiner Herstellung | |
DE112019004342T5 (de) | Halbleitervorrichtung und verfahren zur herstellung derselben | |
DE102015204411B4 (de) | Transistor und Verfahren zur Herstellung eines Transistors | |
DE102013112137A1 (de) | Verfahren zum Verarbeiten eines Dies | |
DE112006001520T5 (de) | Prozess für die Herstellung erhabener Source- und Drain-Gebiete mit zu entfernenden Abstandshaltern | |
DE10215365B4 (de) | Transistorstruktur unter Verwendung von Epitaxialschichten und Verfahren zur Herstellung derselben | |
DE102007004861B4 (de) | Transistor mit eingebettetem Si/Ge-Material auf einem verspannten Halbleiter-auf-Isolator-Substrat und Verfahren zum Herstellen des Transistors | |
DE102005014749A1 (de) | Technik zur Herstellung eines Transistors mit einem erhöhten Drain- und Sourcegebiet mittels einer Drei-Schicht-Hartmaske für die Gatestrukturierung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R002 | Refusal decision in examination/registration proceedings | ||
R003 | Refusal decision now final |