KR100605099B1 - 산화막 형성 방법 및 이를 이용하여 리세스된 게이트를갖는 트랜지스터를 제조하는 방법 - Google Patents

산화막 형성 방법 및 이를 이용하여 리세스된 게이트를갖는 트랜지스터를 제조하는 방법 Download PDF

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Abstract

산화막 형성 방법 및 이를 이용하여 리세스된 게이트를 갖는 트랜지스터를 제조하는 방법을 제공한다. 이 방법에 따르면 반도체 기판을 식각하여 트렌치를 형성하고, 열산화 공정을 이용하여 트렌치 내벽에 게이트 산화막을 형성한다. 게이트 산화막이 형성된 기판을 라디칼 산소(O*)에 노출시켜 게이트 산화막과 기판 계면의 결함을 치유한다. 트렌치 내에 도전막을 채워 게이트 패턴을 형성하고, 트렌치에 인접한 기판 내에 불순물을 주입하여 소오스/드레인 영역을 형성한다.

Description

산화막 형성 방법 및 이를 이용하여 리세스된 게이트를 갖는 트랜지스터를 제조하는 방법{METHOD OF FORMING A OXIDE LAYER AND FABRICATING A TRANSISTOR HAVING A RECESSED GATE EMPLOYING THE SAME}
도 1 및 도 2는 열산화공정을 이용하여 산화막을 형성할 때의 문제점을 설명하기 위한 도면들이다.
도 3은 본 발명의 바람직한 실시예에 따른 산화막 형성 방법을 나타낸 흐름도이다.
도 4 내지 도 6은 본 발명의 바람직한 실시예에 따른 산화막 형성 방법을 나타낸 공정단면도들이다.
도 7은 열산화공정과 라디칼 산화공정을 각각 적용하였을 때 시간에 대한 산화막의 두께를 나타낸 그래프이다.
도 8은 본 발명의 바람직한 실시예에 따른 리세스된 게이트를 갖는 트랜지스터의 제조방법을 나타낸 흐름도이다.
도 9 내지 도 14는 본 발명의 바람직한 실시예에 따른 리세스된 게이트를 갖는 트랜지스터의 제조방법을 나타낸 공정단면도들이다.
도 15는 본 발명에 따른 산화막과 열산화 공정으로 형성된 산화막의 항복전하(Qbd; charge to break-down)특성을 나타낸 그래프이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로써, 더 구체적으로 산화막 형성 방법 및 이 방법을 이용하여 리세스된 게이트를 갖는 트랜지스터를 형성하는 방법에 관한 것이다.
산화막 형성방법은 기판을 산소분위기에 노출시켜 가열하는 열산화공정과, 원자 상태의 산소를 기판에 도입하는 라디칼 산화공정 열산화공정에 의한 산화막의 성장속도 및 두께는 기판의 결정방향(crystal directions)에 지배적인 영향을 받는다. 열산화공정을 적용할 경우, 실리콘의 면밀도가 낮은 <100> 방향에 비하여 면밀도가 높은 <110> 방향에서 산화막의 성장속도가 빠르다. 면밀도가 높은 <110> 방향의 산화막과 기판의 계면에는 Si2O, 및 Si2O2 와 같은 불완전 산화 실리콘(incompletely oxidized silicon)으로 인한 약한 결합(weak bond)과 현수결합(dangling bond)등의 결함이 많이 존재하는 것으로 알려져 있다.
도 1 및 도 2는 열산화공정을 이용하여 산화막을 형성할 때 발생되는 문제점을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 기판의 결정 방향에 따른 산화막의 성장양상을 명확하게 설명하기 위하여 <100> 결정 방향을 갖는 기판(10)을 식각하여 트렌치(12)를 형성한다. 상기 트렌치(12)의 바닥은 <100> 방향이고, 상기 트렌치(12)의 측벽은 <110> 방향이 된다.
도 2를 참조하면, 열산화공정을 상기 기판(10)에 적용하여 상기 트렌치(12)의 내벽을 포함하는 상기 기판(10)의 표면에 열산화막(14)를 형성한다. 도시된 것과 같이, 결정방향에 따른 성장속도의 차이로 인하여 <100>방향인 상기 트렌치(12) 바닥의 산화막 두께(A)보다 <110> 방향인 상기 트렌치(12) 측벽의 산화막 두께(B)가 더 두껍게 형성된다. 또, 산화막이 형성되는 동안 가해지는 스트레스에 의해 상기 트렌치의 모서리 부분(16)에 산화막 성장이 억제되어 상대적으로 얇은 두께의 산화막이 형성된다.
상술한 것과 같이, <110> 방향인 상기 트렌치(12) 측벽에는 많은 결함이 존재하고, 상기 모서리 부분(16)에 높은 전계가 걸림으로 인하여 상기 열산화막(14)의 항복전압이 낮고 전류 누설이 일어나기 쉽다. 따라서, 상기 트렌치(12) 내에 게이트 패턴이 형성되고 상기 열산화막(14)을 게이트 산화막으로 사용하는 리세스된 게이트를 갖는 트랜지스터에서 상기 열산화막(14)의 품질이 낮을 경우 소자의 동작이 불량할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 우수한 품질의 산화막을 형성하는 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 품질의 게이트 산화막을 갖는 리세스된 게이트를 갖는 트랜지스터를 제조하는 방법을 제공하는데 있다.
상기 첫번째 기술적 과제는 열산화공정과 라디칼 산화공정을 포함하는 산화막 형성 방법에 의해 달성될 수 있다. 이 방법은 열산화 공정을 이용하여 기판 상에 열산화막을 형성하고, 열산화막이 형성된 기판을 라디칼 산소(O*)에 노출시켜 열산화막과 기판 계면의 결함을 치유하는 단계를 포함한다.
상기 열산화 공정은 산소분위기에 노출된 기판을 가열로에서 고온으로 가열하거나, 급속 열산화법을 적용하여 실시할 수 있다. 또한, 상기 라디칼 산소는 산소함유 가스에 마이크로파에 의해 여기시킴으로써 형성하거나, 인시튜 증기 발생법(ISSG;In-Situ Steam Generation)을 이용하여 생성할 수 있다.
상기 두번째 기술적 과제는 열산화공정 및 라디칼 산화공정으로 구성된 게이트 산화막 형성 방법이 적용된 트랜지스터의 제조방법에 의해 달성될 수 있다. 이 방법은 반도체 기판을 식각하여 트렌치를 형성하고, 열산화 공정을 이용하여 상기 트렌치 내벽에 게이트 산화막을 형성하는 것을 포함한다. 상기 게이트 산화막이 형성된 기판을 라디칼 산소(O*)에 노출시켜 게이트 산화막과 기판 계면의 결함을 치유한다. 상기 트렌치 내에 도전막을 채워 게이트 패턴을 형성하고, 상기 트렌치에 인접한 기판 내에 불순물을 주입하여 소오스/드레인 영역을 형성한다.
상기 게이트 산화막은 상기 트렌치의 바닥보다 측벽에 더 두껍게 형성함으로써 게이트와 소오스/드레인 영역 간의 기생 커패시턴스를 감소시킬 수 있다. 상기 게이트 패턴을 형성하기 전에 상기 트렌치에 인접한 기판 내에 불순물을 주입하여 채널층을 형성할 수도 있다.
상기 열산화 공정은 산소분위기에 노출된 기판을 가열로에서 고온으로 가열하거나, 급속 열산화법을 적용하여 실시할 수 있다. 또한, 상기 라디칼 산소는 산소함유 가스에 마이크로파에 의해 여기시킴으로써 형성하거나, 인시튜 증기 발생법(ISSG;In-Situ Steam Generation)을 이용하여 생성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 바람직한 실시예에 따른 산화막 형성 방법을 나타낸 흐름도이다.
도 4 내지 도 6은 본 발명의 바람직한 실시예에 따른 산화막 형성 방법을 나타낸 공정단면도들이다.
도 3의 52 및 도 4를 참조하면, 기판(60)을 식각하여 트렌치(62)를 형성한다. 상기 기판(60)은 <100> 결정 방향을 가지는 기판이다. 상기 트렌치(62) 바닥은 결정 방향이 <100>이고, 상기 트렌치 측벽의 결정방향은 <110> 또는 <110>에 가깝 게 형성된다.
도 3의 54 및 도 5를 참조하면, 열산화공정을 이용하여 상기 트렌치(62)의 내벽에 열산화막(64)를 형성한다. 상기 열산화공정은 가열로에 상기 기판(60)을 배치하고 산소분위기에서 상기 기판(60)을 가열하거나, 급속열산화법(RTO;Rapid Thermal Oxidation)을 이용할 수도 있다. 상기 열산화막(64)는 <110> 결정방향을 갖는 상기 트렌치(62)의 측벽이 <100> 결정방향을 갖는 상기 트렌치(62)의 바닥보다 상대적으로 두껍게 형성된다. 그리고, 상기 트렌치(62)의 모서리 부분(C)의 상기 열산화막(64)은 다른 부분보다 얇게 형성된다. <110> 결정방향의 상기 트렌치(62) 측벽에는 산화막 성장 특성상 많은 결함이 존재한다.
도 3의 56 및 도 6을 참조하면, 라디칼 산화공정을 이용하여 상기 트렌치(62) 측벽의 결함을 치유한다. 라디칼 산화공정은 기판을 반응성이 높은 원자 상태의 산소, 즉 라디칼 산소(O*)에 노출시킴으로써 저온에서 우수한 품질의 산화막을 형성할 수 있는 공정이다. 라디칼 산화공정은 저온에서 산화막을 형성하기 때문에 열적 부담(thermal budget)이 적다. 또한, 라디칼 산소의 반응성이 산화막 성장에 지배적인 영향을 미치기 때문에 결정방향에 무관하게 균일한 성장속도를 나타낸다.
상기 열산화막(64)과 상기 기판(60)의 경계에 도달한 라디칼 산소는 불완전 산화된 실리콘과 결합함으로써 기판과 산화막의 계면 결함을 제거한다.
도 7은 열산화공정과 라디칼 산화공정을 각각 적용하였을 때 시간에 대한 산 화막의 두께를 나타낸 그래프이다. 그래프에서 실선은 라디칼 산화공정을 적용한 그래프이고, 점선은 열산화공정을 적용한 그래프이다.
그래프에서 보여지는 바와 같이 산화 초기에는 라디칼 산소의 높은 반응성으로 인해 라디칼 산화공정이 상대적으로 두꺼운 산화막을 형성하고, 약 30초가 경과한 시점부터 산화막의 성장속도가 급격히 감소한다. 이에 비해, 열산화공정을 적용하는 경우 시간이 경과할 수록 산화막의 두께는 계속 증가하는 것을 볼 수 있다.
따라서, 상기 열산화막(64)를 형성한 후 라디칼 산화공정을 적용하여 상기 기판(60)의 측벽을 치유하는 동안 소정두께 이상의 산화막이 형성된 상기 트렌치(62)의 내벽에는 추가로 산화막이 거의 형성되지 않음에 반해, 상대적으로 두께가 얇은 상기 트렌치(62)의 모서리 부분은 추가적으로 산화되어 도시된 것처럼 상기 트렌치의 모서리(C')가 둥글게 형성된다.
측벽의 결함이 치유되고, 모서리가 둥글게 변형된 트렌치는 상기 트렌치(62) 내에 게이트 패턴을 형성하는 리세스된 게이트를 갖는 트랜지스터에서 매우 유리한 효과를 나타낼 수 있다.
도 8은 본 발명의 바람직한 실시예에 따른 리세스된 게이트를 갖는 트랜지스터를 제조하는 방법을 나타낸 흐름도이다.
도 9 내지 도 14는 본 발명의 바람직한 실시예에 따른 트랜지스터를 제조하는 방법을 설명하기 위한 공정단면도들이다.
도8의 71 및 도 9를 참조하면, 기판(80) 상에 하드마스크 패턴(84)을 형성한다. 상기 하드마스크 패턴(84)은 상기 기판(80)과 식각선택성(etch selectivity)를 가지는 물질로써, 예컨대 실리콘질화막으로 형성할 수 있다. 실리콘질화막은 기판에 스트레스를 가할 수 있기 때문에 하드마스크막을 형성하기 전에 상기 기판(80) 상에 버퍼 산화막(82)을 형성한다. 상기 하드마스크 패턴(84)은 상기 기판(80)의 일부분을 노출시키는 오프닝(86)을 가진다. 상기 오프닝(86)은 트렌치 영역을 정의한다.
도 8의 72 및 도 10을 참조하면, 상기 하드마스크 패턴(84)을 식각마스크로 사용하여 상기 오프닝(86)에 노출된 기판을 식각한다. 그 결과, 상기 기판(80)에 상기 오프닝(86)에 대응하는 트렌치(88)가 형성된다. 상기 기판(80)은 <100> 결정방향을 가지는 기판이기 때문에 상기 트렌치(88)의 바닥의 결정방향은 <100>이고, 상기 트렌치(88) 측벽의 결정방향은 <110>이거나 <110>에 가깝다.
도 8의 73 및 도 11을 참조하면, 열산화 공정을 이용하여 상기 트렌치(88)의 내벽에 열산화막(90)을 형성한다. 상기 열산화막(90)은 트랜지스터의 게이트 산화막에 해당한다. 상기 트렌치(88)의 측벽은 면밀도가 높기 때문에 상기 열산화막(90)의 두께가 두껍고, 상기 트렌치의 바닥은 면밀도가 낮기 때문에 상기 열산화막(90)의 두께가 얇다. 또한, 상기 트렌치의 모서리 부분(D)은 상대적으로 얇은 열산화막이 형성된다.
도시하지는 않았지만, 상기 트렌치(88)에 인접한 상기 기판 내에 불순물을 주입하여 채널층을 형성할 수도 있다. 상기 채널층은 얕게 형성되는 것이 요구되기 때문에, 열산화공정에서 불순물이 확산되지 않도록 상기 열산화막(90)을 형성한 후 불순물을 주입할 수도 있다.
도 8의 74 및 도 12를 참조하면, 라디칼 산화 공정을 이용하여 상기 트렌치(88) 내벽의 결함을 치유한다. 특히, 많은 결함이 존재하는 상기 트렌치(88) 측벽의 상기 기판(80)과 상기 열산화막(90)의 계면에서 현수결합(dangling bond) 및 산소 결손(oxide vacancy) 등의 계면결함을 치유할 수 있다. 이와 함께, 상기 트렌치(88)의 모서리 부분(D') 또한 라운딩이 된다. 상기 라디칼 산화 공정은 상기 채널층을 형성하기 위해 불순물을 주입하는 동안 발생될 수 있는 격자결함 또한 치유할 수 있다.
결과적으로 열산화 공정에서 트렌치 바닥 보다 측벽에 더 두꺼운 산화막을 형성하고, 열산화막 성장에 의해 발생한 결함 및 불순물 주입에 의해 발생한 결함은 라디칼 산화공정에서 치유한다.
도 8의 75 및 도 13을 참조하면, 상기 기판(80)의 전면에 도전막을 형성하고, 화학적기계적 연마법을 이용하여 상기 도전막을 연마한다. 상기 트렌치(88) 내에 도전막이 잔존하여 게이트 패턴(92)을 형성한다. 상기 도전막은 폴리실리콘, 텅스텐, 텅스텐실리사이드, 폴리실리콘과 금속의 적층막으로 구성된 그룹 중 선택된 하나로 형성할 수 있다. 이 때, 상기 게이트 산화막(90) 상에 점착층(adhesion layer)가 더 형성될 수도 있다.
도 8의 76 및 도 14를 참조하면, 상기 하드마스크 패턴(84)을 제거하고, 상기 게이트 패턴(92) 양측에 인접한 기판 내에 불순물을 주입하여 소오스/드레인 영역(94)을 형성한다. 상기 소오스/드레인 영역(94)은 소정의 접합깊이를 가진다. 상기 소오스/드레인 영역들(94) 하부의 상기 트렌치(88)에 인접한 기판은 트랜지스터의 채널 영역에 해당한다. 따라서, 상기 채널 영역에 인접한 게이트 산화막은 얇고, 상기 소오스/드레인 영역(94)과 상기 게이트 패턴(92) 사이의 상기 게이트 산화막은 상대적으로 두껍다. 결과적으로, 기생커패시턴스는 감소하고 트랜지스터의 동작속도는 크게 향상될 수 있다. 또한, 상기 열산화막을 형성한 후 라디칼 산화공정을 실시함으로써, 상기 트렌치(88)의 모서리 부분을 라운딩 시킴으로써 상기 트렌치 모서리 부분(D')에 전계가 집중되는 것을 막을 수 있다.
도 15는 본 발명에 따른 산화막과 열산화 공정으로 형성된 산화막의 항복전하(Qbd; charge to break-down)특성을 나타낸 그래프이다. 그래프의 가로축은 항복전하량을 나타내고, 세로축은 확률을 나타낸다. 실선은 열산화공정을 적용하여 형성된 두께 40 Å, 면적 120000 ㎛2 인 산화막의 항복전하 그래프이고, 점선은 상기 산화막에 라디칼 산화공정을 적용하였을 때 항복전하 그래프이다.
그래프에 나타나는 것과 같이, 열산화공정만을 적용한 산화막보다 열산화공정과 라디칼 산화공정을 적용한 산화막의 항복전하가 더 높다. 이로써 열산화막과 기판의 계면 결함이 라디칼 산화공정에 의해 치유됨으로써 산화막의 품질이 향상되었음을 알 수 있다.
상술한 것과 같이 본 발명에 따르면, 열산화공정을 사용하여 산화막을 형성한 후 라디칼 산화공정을 이용하여 계면 결함을 치유함으로써 산화막의 누설전류 발생을 억제할 수 있고, 항복전압도 높일 수 있다.
또, 리세스된 게이트를 가지는 트랜지스터를 형성함에 있어서, 열산화 공정을 이용하여 게이트 산화막을 형성함으로써 트렌치의 측벽에는 두꺼운 산화막을 형성할 수 있고, 트렌치의 바닥에는 얇은 산화막을 형성할 수 있다. 따라서, 게이트 패턴과 소오스/드레인 영역 간의 기생 커패시턴스를 감소시킴과 동시에, 트랜지스터의 턴-온 속도를 향상시킬 수 있다. 더 나아가서, 라디칼 산화공정에 의해 게이트 절연막과 기판의 계면 결함을 치유하고, 전계가 집중되는 부분이 라운딩되도록 함으로써 트랜지스터의 오동작을 방지할 수 있고 성능을 향상시킬 수 있다.

Claims (10)

  1. 열산화 공정을 이용하여 결정방향이 다른 영역을 포함하는 기판 상에 열산화막을 형성하는 단계;및
    열산화막이 형성된 기판을 라디칼 산소(O*)에 노출시켜 열산화막과 기판 계면의 결함을 치유하는 단계를 포함하는 산화막 형성 방법.
  2. 제 1 항에 있어서,
    상기 열산화막을 형성하는 단계는 가열로에서 기판을 가열하거나, 고속 열산화 공정을 적용하는 것을 특징으로 하는 산화막 형성 방법.
  3. 제 1 항에 있어서,
    상기 라디칼 산소는 인시튜 증기 발생법(ISSG;In-Situ Steam Generation)을 이용하여 생성하는 것을 특징으로 하는 산화막 형성 방법.
  4. 제 1 항에 있어서,
    상기 라디칼 산소는 산소함유 가스를 마이크로파에 의해 여기시켜 생성하는 것을 특징으로 하는 산화막 형성 방법.
  5. 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    열산화 공정을 이용하여 상기 트렌치 내벽에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막이 형성된 기판을 라디칼 산소(O*)에 노출시켜 게이트 산화막과 기판 계면의 결함을 치유하는 단계;
    상기 트렌치 내에 도전막을 채워 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴 양측에 인접한 기판 내에 불순물을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
  6. 제 5 항에 있어서,
    상기 게이트 산화막은 트렌치 바닥보다 트렌치 측벽에 더 두껍게 형성하는 것을 특징으로 하는 트랜지스터 제조방법.
  7. 제 5 항에 있어서,
    상기 게이트 산화막을 형성하는 단계는 가열로에서 기판을 가열하거나, 고속 열산화 공정을 적용하는 것을 특징으로 하는 트래지스터 제조방법.
  8. 제 5 항에 있어서,
    상기 라디칼 산소는 인시튜 증기 발생법(ISSG;In-Situ Steam Generation)을 이용하여 생성하는 것을 특징으로 하는 트랜지스터 제조방법.
  9. 제 5 항에 있어서,
    상기 라디칼 산소는 산소함유 가스를 마이크로파에 의해 여기시켜 생성하는 것을 특징으로 하는 트렌지스터 제조방법.
  10. 제 5 항에 있어서,
    상기 게이트 패턴을 형성하기 이전에,
    상기 트렌치에 인접한 기판 내에 불순물을 주입하여 채널층을 형성하는 단계를 더 포함하는 트랜지스터 제조방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100598334B1 (ko) * 2004-12-20 2006-07-06 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR100609524B1 (ko) * 2005-03-23 2006-08-08 주식회사 하이닉스반도체 반도체 소자의 형성방법
US7189617B2 (en) * 2005-04-14 2007-03-13 Infineon Technologies Ag Manufacturing method for a recessed channel array transistor and corresponding recessed channel array transistor
US7767588B2 (en) * 2006-02-28 2010-08-03 Freescale Semiconductor, Inc. Method for forming a deposited oxide layer
CA2664929C (en) * 2006-09-29 2014-07-08 Siemens Aktiengesellschaft Method and device for depositing a nonmetallic coating by means of cold gas spraying
KR100840789B1 (ko) * 2007-02-05 2008-06-23 삼성전자주식회사 리세스 트랜지스터 및 그 제조 방법
US8691649B2 (en) * 2008-09-22 2014-04-08 Samsung Electronics Co., Ltd. Methods of forming recessed channel array transistors and methods of manufacturing semiconductor devices
US9190495B2 (en) * 2008-09-22 2015-11-17 Samsung Electronics Co., Ltd. Recessed channel array transistors, and semiconductor devices including a recessed channel array transistor
KR101164975B1 (ko) * 2010-03-29 2012-07-12 에스케이하이닉스 주식회사 반도체 장치 제조방법
TWI685061B (zh) * 2016-05-04 2020-02-11 聯華電子股份有限公司 半導體元件及其製作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5383993A (en) * 1989-09-01 1995-01-24 Nippon Soken Inc. Method of bonding semiconductor substrates
US6287988B1 (en) * 1997-03-18 2001-09-11 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method, semiconductor device manufacturing apparatus and semiconductor device
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
JP2002110662A (ja) 2000-09-29 2002-04-12 Toshiba Corp 半導体装置の製造方法および半導体装置
KR20020081902A (ko) 2001-04-20 2002-10-30 아남반도체 주식회사 산소 라디칼을 이용한 실리콘 산화막의 제조 방법
JP5121102B2 (ja) * 2001-07-11 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20030018134A (ko) * 2001-08-27 2003-03-06 한국전자통신연구원 조성과 도핑 농도의 제어를 위한 반도체 소자의 절연막형성 방법
US6586797B2 (en) * 2001-08-30 2003-07-01 Micron Technology, Inc. Graded composition gate insulators to reduce tunneling barriers in flash memory devices
US6798038B2 (en) * 2001-09-20 2004-09-28 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device with filling insulating film into trench
JP2003197733A (ja) * 2001-12-28 2003-07-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6551947B1 (en) 2002-06-04 2003-04-22 Sharp Laboratories Of America, Inc. Method of forming a high quality gate oxide at low temperatures

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