DE102005029313B4 - Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement - Google Patents

Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement Download PDF

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Abstract

Verfahren zur Herstellung eines Halbleiterbauelements wobei das Verfahren die Schritte aufweist:
(a) Bilden einer Bauelementisolationsschicht (130), die eine aktive Region auf einem Halbleitersubstrat (100) definiert, wobei das Halbleitersubstrat (100) darauf gestapelt eine epitaktische SiGe-Schicht (110) und eine erste epitaktische Si-Schicht (120) aufweist;
(b) sequentielles Bilden einer Gate-Isolationsschicht (140), einer leitenden Gate-Schicht (150) und einer ersten CVD-Isolationsschicht (160) auf der ersten epitaktischen Si-Schicht (120) und der Bauelementisolationsschicht (130);
(c) Strukturieren der ersten CVD-Isolationsschicht (160) und der leitenden Gate-Schicht (150), um eine Gate-Struktur mit einer ersten Seite (500a) und einer zweiten Seite (500b) zu bilden;
(d) Bilden einer LDD-Region (170) auf der ersten epitaktischen Si-Schicht (120) an beiden Seiten der Gate-Struktur;
(e) Bilden eines ersten Seitenwand-Spacers (180a) und eines zweiten Seitenwand-Spacers (180b) auf der ersten Seite (500a) bzw. der zweiten Seite (500b);
(f) Ätzen mindestens eines Abschnitts der Gate-Isolationsschicht (140) benachbart zu dem ersten Seitenwand-Spacer...

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement und ein Verfahren zur Herstellung desselben, und insbesondere auf ein verbessertes Halbleiterbauelement und ein Verfahren zur Herstellung desselben, wobei eine Seite einer Source- und einer Drain-Region und ein Abschnitt einer Kanalregion auf einer auf einem Halbleitersubstrat ausgebildeten vergrabenen Oxidschicht angeordnet ist, und die Seite der Source- und der Drain-Region und ein anderer Abschnitt der Kanalregion auf einer auf einem Halbleitersubstrat ausgebildeten epitaktischen Si-Schicht angeordnet sind, um einen Übergangsleckstrom und eine Übergangskapazität zu reduzieren, und um einen Kurzkanaleffekt zu unterdrücken, wodurch Eigenschaften des Halbleiterbauelements verbessert werden.
  • Aus der EP 1 039 546 A1 ist ein Halbleiterbauelement mit reduziertem Leckstrom und ein Verfahren zur Herstellung desselben bekannt geworden. Dieses bekannte Halbleiterbauelement zeichnet sich dadurch aus, dass benachbart zu Source- und Drain-Regionen in einer Kanalregion isolierende Hohlräume vorgesehen sind, um Leckströme in der Kanalregion zu reduzieren. Weitere Halbleiterbauelemente und Verfahren zur Herstellung von Halbleiterbauelementen sind aus der EP 535 814 A1 , der FR 2 838 237 A1 und aus der US 6 713 356 B1 bekannt geworden.
  • 1 und 2 sind ein Layout, welches ein herkömmliches Halbleiterbauelement darstellt, und ein Querschnitt des herkömmlichen Halbleiterbauelements entlang der Linie I-I' bzw. II-II' der 1.
  • Gemäß den 1 und 2 weist das Halbleiterbauelement in Übereinstimmung mit dem Stand der Technik ein Halbleitersubstrat 10 mit einer durch eine Bauelementisolationsschicht 25 definierten aktiven Region auf, und es ist eine vergrabene Oxidschicht 50 auf einer Oberfläche des Halbleitersubstrats 10 angeordnet. Eine epitaktische Si-Schicht 20 ist auf der vergrabenen Oxidschicht 50 angeordnet, und eine (nicht dargestellte) Kanalregion und eine LDD-Region 40 sind in der epitaktischen Si-Schicht 20 angeordnet. Eine Gate-Struktur, welche eine gestapelte Struktur aus einer Gate-Isolationsschicht 30a, einer Gate-Elektrode 35a und einer harten maskierenden Schichtstruktur 37a aufweist, ist auf der Kanalregion angeordnet. Auf einer Seite der Gate-Struktur ist Gate-Spacer 45 angeordnet, und es ist eine Source/Drain-Region 55 in der aktiven Region an beiden Seiten des Gate-Spacers 45 angeordnet.
  • 3A bis 3F sind Querschnitte entlang der Linie I-I' und II-II' der 1, die ein Verfahren zur Herstellung des herkömmlichen Halbleiterbauelements gemäß 2 darstellen.
  • Gemäß 3A werden eine epitaktische SiGe-Schicht 15 und eine eptaktische Si-Schicht 20 sequentiell auf einem Halbleitersubstrat 10 gestapelt. Anschließend wird eine eine aktive Region definierende Bauelementisolationsschicht 25 auf dem Halbleitersubstrat 10 ausgebildet.
  • Gemäß 3B wird eine Störstelle in die epitaktische Si-Schicht 20 implantiert, um eine (nicht dargestellte) Kanalregion zu bilden. Anschließend werden eine Gate-Isolationsschicht 30, eine leitende Gate-Schicht 35 und eine harte maskierende Isolationsschicht 37 auf der gesamten Oberfläche sequentiell ausgebildet.
  • Gemäß 3C werden die harte maskierende Isolationsschicht 37, die leitende Gate-Schicht 35 und die Gate-Isolationsschicht 30 strukturiert, um eine Gate-Struktur einschließlich einer gestapelten Struktur aus einer harten maskierenden Isolationsschichtstruktur 37a, einer Gate-Elektrode 35a und einer Gate-Isolationsschichtstruktur 30a zu bilden. Anschließend wird eine Störstelle in die epitaktische Si-Schicht 20 an beiden Seiten der Gate-Struktur implantiert, um eine LDD-Region 40 zu bilden.
  • Gemäß 3D wird ein Seitenwand-Spacer 45 auf einer Seite der Gate-Struktur gebildet. Anschließend wird ein Abschnitt der epitaktischen Si-Schicht 20, ein Abschnitt der epitaktischen SiGe-Schicht 15 und eine vorbestimmte Dicke des Halbleitersubstrats 10 an beiden Seiten des Seitenwand-Spacers 45 durch Ätzen entfernt, um eine Seite der LDD-Region 40 und die epitaktische SiGe-Schicht 15 und eine Seite und eine Oberfläche des Halbleitersubstrats 10 zu exponieren.
  • Gemäß 3E wird die epitaktische SiGe-Schicht 15 unterhalb der Gate-Elektrode 35a durch einen Nassätzprozess entfernt, um unterhalb der epitaktischen Si-Schicht 20, d. h. unter der LDD-Region 40 und der Kanalregion, einen Raum zu bilden.
  • Gemäß 3F wird eine Oxidschicht in dem durch Entfernen der epitaktischen SiGe-Schicht 15 und der Oberflächen der exponierten Abschnitte der epitaktischen Si-Schicht 20 und des Halbleitersubstrats 10 gebildeten Raum unterhalb der Gate-Elektrode 35a gebildet. Die Oxidschicht wird dann geätzt, um eine den Raum unterhalb der Gate-Elektrode 35a füllende vergrabene Oxidschicht 50 zu bilden.
  • Gemäß 3G wird eine Siliziumschicht 55 auf der aktiven Region gewachsen, wo die epitaktische Si-Schicht 20, die epitaktische SiGe-Schicht 15 und die vorbestimmte Dicke des Halbleitersubstrats 10 entfernt wurden, und wird dann einen Störstellenimplantationsprozess ausgesetzt, um eine Source/Drain-Region in der Siliziumschicht 55 zu bilden.
  • Wie oben beschrieben, wird in Übereinstimmung mit dem herkömmlichen Halbleiterbauelement und einem Verfahren zur Herstellung desselben das Halbleitersubstrat und die Kanalregion elektrisch isoliert, da die gesamte Kanalregion unter der Gate-Elektrode auf der vergrabenen Oxidschicht gebildet ist, wodurch die Spannung, die an die Gate-Elektrode angelegt wird, nur teilweise an das Halbleitersubstrat angelegt wird. Daher wird eine Threshold-Spannung ebenfalls reduziert, wenn die Dicke der epitaktischen Si-Schicht reduziert wird, um einen Kurzkanaleffekt zu unterdrücken, da die Threshold-Spannung durch die Dotierkonzentration der Kanalregion und die Dicke der epitaktischen Si-Schicht bestimmt wird. Darüber hinaus ist die Source/Drain-Region elektrisch mit dem Halbleitersubstrat verbunden, was zu einem Anstieg in einem Übergangsleckstrom und einer Übergangskapazität der Source/Drain-Region führt.
  • ZUSAMMENFASSUNG DER ERFINGUNG
  • Es ist ein Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung eines Halbleiterbauelementes und ein solches zur Verfügung zu stellen, wobei eine Seite einer Source- und Drain-Region und ein Abschnitt einer Kanalregion auf einer vergrabenen Oxidschicht angeordnet werden, die auf einem Halbleitersubstrat gebildet ist, und die Seite der Source- und Drain-Region und ein anderer Abschnitt der Kanalregion auf einer auf einem Halbleitersubstrat gebildeten epitaktischen Si-Schicht angeordnet werden, um einen Übergangsleckstrom und eine Übergangskapazität zu reduzieren, und um einen Kurzkanaleffekt zu unterdrücken, wodurch Eigenschaften des Halbleiterbauelements verbessert werden.
  • Um das oben beschriebene Ziel der vorliegenden Erfindung zu erreichen, wird ein Verfahren zur Herstellung eines Halbleiterbauelements zur Verfügung gestellt, welches Verfahren die Schritte aufweist:
    • (a) Bilden einer Bauelementisolationsschicht, die eine aktive Region auf einem Halbleitersubstrat definiert, wobei das Halbleitersubstrat darauf gestapelt eine epitaktische SiGe-Schicht und eine erste epitaktische Si-Schicht aufweist,
    • (b) sequentielles Bilden einer Gate-Isolationsschicht, einer leitenden Gate-Schicht und einer ersten CVD-Isolationsschicht auf der ersten epitaktischen Si-Schicht und der Bauelementisolationsschicht,
    • (c) Strukturieren der ersten CVD-Isolationsschicht und der leitenden Gate-Schicht, um eine Gate-Struktur mit einer ersten Seite und einer zweiten Seite zu bilden,
    • (d) Bilden einer LDD-Region auf der ersten epitaktischen Si-Schicht und an beiden Seiten der Gate-Struktur,
    • (e) Bilden eines ersten Seitenwand-Spacers und eines zweiten Seitenwand-Spacers auf der ersten Seite bzw. der zweiten Seite,
    • (f) Ätzen mindestens eines Abschnitts der Gate-Isolationsschicht benachbart zu dem ersten Seitenwand-Spacer und dem zweiten Seitenwand-Spacer, um einen Abschnitt der ersten epitaktischen Si-Schicht zu exponieren,
    • (g) Ätzen des exponierten Abschnittes der ersten epitaktischen Si-Schicht, um einen Abschnitt der epitaktischen SiGe-Schicht zu exponieren,
    • (h) Ätzen der epitaktischen SiGe-Schicht benachbart zu der ersten Seite und einer vorbestimmten Dicke des darunter liegenden Halbleitersubstrats, wobei die epitaktische SiGe-Schicht teilweise geätzt wird, um so einen ersten Unterschnitt unter der ersten epitaktischen Si-Schicht zu bilden,
    • (i) Bilden einer zweiten epitaktischen Si-Schicht in einem Raum einschließlich des ersten Unterschnitts, wobei die zweite epitaktische Si-Schicht mindestens den ersten Unterschnitt füllt,
    • (j) Ausführen eines Ätzprozesses, um die epitaktische SiGe-Schicht benachbart zu der zweiten Seite zu exponieren,
    • (k) Ätzen der epitaktischen SiGe-Schicht, die in dem Schritt (j) exponiert wurde, wobei die epitaktische SiGe-Schicht entfernt wird, um so einen zweiten Unterschnitt in einem durch Entfernen der epitaktischen SiGe-Schicht gebildeten Raum zu füllen,
    • (l) Bilden einer vergrabenen Oxidschicht, die den zweiten Unterschnitt in einem Raum auffüllt, der durch Entfernen der epitaktischen SiGe-Schicht gebildet wird.
    • (m) Bilden einer Polysiliziumschicht auf der vergrabenen Oxidschicht, die einen durch Entfernen der Gate-Isolationsschicht und der ersten epitaktischen Si-Schicht gebildeten Raum füllt, und
    • (n) Implantieren einer Störstelle in die zweite epitaktische Si-Schicht und die Polysiliziumschicht, um eine Source/Drain-Region zu bilden.
  • Um das oben beschriebene Ziel der vorliegenden Erfindung zu erreichen, wird ein Halbleiterbauelement zur Verfügung gestellt, welches aufweist:
    ein eine durch eine Bauelementisolationsschicht definierte aktive Region aufweisendes Halbleitersubstrat,
    eine eine erste und eine zweite Seite aufweisende Gate-Struktur, wobei die Gate-Struktur eine gestapelte Struktur aus einer Gate-Isolationsschicht, einer Gate-Elektrode mit einer ersten CVD-Isolationsschicht gebildete gestapelte Struktur aufweist,
    einen erster Seitenwand-Spacer und einen zweiter Seitenwand-Spacer, jeweils auf der ersten Seite bzw. der zweiten Seite der Gate-Struktur angeordnet,
    eine in einer ersten epitaktischen Si-Schicht unterhalb der Gate-Isolationsschicht angeordnete LDD-Region,
    eine auf dem Halbleitersubstrat benachbart zu dem ersten Seitenwand-Spacer angeordnete zweite epitaktische Si-Schicht, wobei sich die zweite epitaktische Si-Schicht in eine vorbestimmte Tiefe unterhalb der ersten epitaktischen Schicht erstreckt,
    eine auf dem Halbleitersubstrat benachbart zu dem zweiten Seitenwand-Spacer angeordnete vergrabene Oxidschicht, wobei sich die vergrabene Oxidschicht mit der vorbestimmten Tiefe unter die erste epitaktische Si-Schicht erstreckt, und
    eine auf der zweiten epitaktischen Si-Schicht und der vergrabenen Schicht angeordnete Source/Drain-Region.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird besser verständlich mit Bezug auf die begleitenden Zeichnungen wobei:
  • 1 ein Layout ist, welches ein herkömmliches Halbleiterbauelement darstellt;
  • 2 ein Querschnitt des herkömmlichen Halbleiterbauelements entlang der Linie I-I' und II-II' der 1 ist;
  • 3A bis 3F Querschnitte sind, die ein Verfahren zur Herstellung des herkömmlichen Halbleiterbauelements gemäß 2 darstellen;
  • 4 ein Layout ist, welches ein Halbleiterbauelement in Übereinstimmung mit der vorliegenden Erfindung darstellt;
  • 5A bis 5C Querschnitte sind, die ein Halbleiterbauelement in Übereinstimmung mit einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung entlang der Linie X1-X1', X2-X2', und Y-Y' der 4 darstellen;
  • 6A bis 6J Querschnitte sind, die ein Verfahren zur Herstellung eines Halbleiterbauelements in Übereinstimmung mit der ersten bevorzugten Ausführungsform der vorliegenden Erfindung darstellen;
  • 7A bis 7C Querschnitte sind, die ein Halbleiterbauelement in Übereinstimmung mit einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung entlang der Linie X1-X1', X2-X2' bzw. Y-Y' der 4 darstellen;
  • 8A bis 8G Querschnitte sind, die ein Verfahren zur Herstellung eines Halbleiterbauelements in Übereinstimmung mit der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellen;
  • 9A bis 9C Querschnitte sind, die ein Halbleiterbauelement in Übereinstimmung mit der dritten bevorzugten Ausführungsform der vorliegenden Erfindung entlang der Linie X1-X1', X2-X2' bzw. Y-Y' der 4 darstellen; und
  • 10A bis 10E Querschnitte sind, die ein Verfahren zur Herstellung eines Halbleiterbauelements in Übereinstimmung mit der dritten bevorzugten Ausführungsform der vorliegenden Erfindung darstellen.
  • DETAILLIERTE BESCHREIBUNG DER BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
  • Es wird nun detailliert Bezug genommen auf beispielhafte Ausführungsformen der vorliegenden Erfindung. Wo immer möglich, werden die gleichen Bezugszeichen innerhalb der Zeichnungen verwendet, um gleiche oder ähnliche Teile zu bezeichnen.
  • 4 ist ein Layout, welches ein Halbleiterbauelement in Übereinstimmung mit der vorliegenden Erfindung darstellt, und 5A bis 5C sind Querschnitte, die ein Halbleiterbauelement in Übereinstimmung mit einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung entlang der Linie X1-X1', X2-X2', und Y-Y' der 4 darstellen;
    Gemäß den 4 und 5A bis 5C weist das Halbleiterbauelement in Übereinstimmung mit der ersten bevorzugten Ausführungsform der vorliegenden Erfindung ein Halbleitersubstrat 100 mit einer durch eine Bauelementisolationsschicht 130 definierten Region und eine mit einer ersten Seite 500a und einer zweiten Seite 500b versehene Gate-Struktur auf. Die Gate-Struktur enthält eine gestapelte Struktur aus einer Gate-Isolationsschicht 140, eine Gate-Elektrode 150a und einer ersten CVD-Isolationsschicht 160a. Das Bauelement enthält auch einen ersten Seitenwand-Spacer 180a bzw. einen zweiten Seitenwand-Spacer 180b, angeordnet auf der ersten Seite 500a bzw. der zweiten Seite 500b, und eine in einer ersten epitaktischen Si-Schicht 120 unter der Gate-Isolationsschicht 140 angeordnete LDD-Region 170. Eine zweite epitaktische Si-Schicht 200, welche benachbart zu dem ersten Seitenwand-Spacer 180a auf dem Halbleitersubstrat 100 angeordnet ist, erstreckt sich mit einer vorbestimmten Tiefe unter die erste epitaktische Si-Schicht 120, um einen Unterschnitt zu füllen. Die zweite epitaktische Si-Schicht 200 kann eine auf dem Halbleitersubstrat 100 benachbart zu dem ersten Seitenwand-Spacer 180a angeordnete Ausnehmung füllen. Eine vergrabene Oxidschicht 220, welche auf dem Halbleitersubstrat 100 benachbart zu dem zweiten Seitenwand-Spacer 180b angeordnet ist, erstreckt sich um die vorbestimmte Tiefe unter die erste epitaktische Si-Schicht 120, um den Unterschnitt zu füllen. Das Bauelement enthält auch eine auf der zweiten epitaktischen Si-Schicht 200 und der vergrabenen Oxidschicht 220 angeordnete Source/Drain-Region 240.
  • 6A bis 6J sind Querschnitte, die ein Verfahren zur Herstellung eines Halbleiterbauelements in Übereinstimmung mit der ersten bevorzugten Ausführungsform der vorliegenden Erfindung darstellen.
  • Gemäß 6A werden eine epitaktische SiGe-Schicht 110 und eine erste epitaktische Si-Schicht 120 sequentiell auf einem Halbleitersubstrat 100 gestapelt. Anschließend wird eine eine aktive Region definierende Bauelementisolationsschicht 130 auf dem Halbleitersubstrat 100 gebildet. Es wird dann eine (nicht dargestellte) Kanalregion in der ersten epitaktischen Si-Schicht 120 gebildet.
  • Gemäß 6B werden eine Gate-Isolationsschicht 140, eine leitende Gate-Schicht 150 und eine erste CVD-Isolationsschicht 160 sequentiell auf der gesamten Oberfläche einschließlich der ersten epitaktischen Si-Schicht 120 und der Bauelementisolationsschicht 130 gebildet. Vorzugsweise enthält die erste CVD-Isolationsschicht 160 eine Oxidschicht, eine Nitridschicht oder eine gestapelte Struktur derselben.
  • Gemäß 6C werden die erste CVD-Isolationsschicht 160 und die leitende Gate-Schicht 150 über eine Lithographie und einen Ätzprozess unter Verwendung einer (nicht dargestellten) Gatemaske strukturiert, um eine eine gestapelte Struktur aus einer ersten CVD-Isolationsschichtstruktur 160a und der Gate-Elektrode 150a gebildete Stapelstruktur aufweisende Gate-Struktur zu bilden. Die Gate-Struktur weist eine erste Seite 500a und eine zweite Seite 500b auf. Anschließend wird eine Störstelle in die erste epitaktische Si-Schicht 120 an beiden Seiten der Gate-Struktur implantiert, um eine LDD-Region 170 zu bilden.
  • Gemäß 6D wird eine eine Oxidschicht oder eine Nitridschicht aufweisende (nicht dargestellte) Isolationsschicht auf der gesamten Oberfläche abgeschieden und dann geätzt, um einen ersten Seitenwand-Spacer 180a und einen zweiten Seitenwand-Spacer 180b auf der ersten Seite 500a bzw. der zweiten Seite 500b zu bilden. Anschließend wird eine (nicht dargestellte) Fotolackschicht auf der gesamten Oberfläche gebildet, und dann selektiv exponiert und entwickelt, um eine einen Abschnitt der Gate-Isolationsschicht 140 benachbart zu dem ersten Seitenwand-Spacer 180a exponierende Fotolackschichtstruktur zu bilden. Als nächstes wird der exponierte Abschnitt der benachbart zu dem ersten Seitenwand-Spacer 180a liegenden Gate-Isolationsschicht 140, die erste epitaktische Si-Schicht 120 und die epitaktische SiGe-Schicht 110 darunter geätzt, um eine Seite der epitaktischen SiGe-Schicht 110 benachbart zu dem ersten Seitenwand-Spacer 180a und dem Halbleitersubstrat 100 zu ätzen. Anschließend wird eine vorbestimmte Dicke des Halbleitersubstrats 100 ausgenommen. Die Fotolackschichtstruktur wird dann entfernt. Als nächstes wird der exponierte Abschnitt der Seite der epitaktischen SiGe-Schicht 110 mittels eines Nassätzprozesses geätzt, um einen ersten Unterschnitt 190 unter der ersten epitaktischen Si-Schicht 120 zu bilden.
  • Gemäß 6E wird eine zweite epitaktische Si-Schicht 200 in einem Raum einschließlich des ersten Unterschnitts 190 benachbart zu dem ersten Seitenwand-Spacer 180a zu bilden. Die zweite epitaktische Si-Schicht 200 füllt mindestens den ersten Unterschnitt 190 und die Ausnehmung des Halbleitersubstrats 100. Vorzugsweise wird die zweite epitaktische Si-Schicht 200 so dotiert, dass sie vom gleichen leitenden Typ wie das Halbleitersubstrat 100 ist.
  • Gemäß 6F wird eine (nicht dargestellte) Fotolackschicht auf der gesamten Oberfläche gebildet und dann selektiv exponiert und entwickelt, um eine Fotolackschichtstruktur zu bilden, die einen Abschnitt der benachbart zu dem zweiten Seitenwand-Spacer 180b liegenden Gate-Isolationsschicht 140 exponiert. Als nächstes wird der exponierte Abschnitt der Gate-Isolationsschicht 140 benachbart zu dem zweiten Seitenwand-Spacer 180b und der darunter liegenden ersten epitaktischen Si-Schicht 120 geätzt, um die epitaktische SiGe-Schicht 110 benachbart zu dem zweiten Seitenwand-Spacer 180b zu exponieren. Die Fotolackschichtstruktur wird dann entfernt.
  • Gemäß 6G wird eine zweite CVD-Isolationsschicht (nicht dargestellt) auf der gesamten Oberfläche unter bevorzugter Nutzung einer Nitridschicht gebildet, und dann geätzt, um einen zweiten CVD-Seitenwand-Spacer 210 auf Oberflächen des ersten Seitenwand-Spacers 180a und des zweiten Seitenwand-Spacers 180b und auch auf einer Oberfläche der Gate-Isolationsschicht 140 und einem exponierten Abschnitt der Seite der ersten epitaktischen Si-Schicht 120 zu bilden.
  • Gemäß 6H wird die epitaktische SiGe-Schicht 110 mittels eines Nassätzprozesses unter Verwendung des zweiten CVD-Spacers 210 als eine Ätzmaske geätzt. Es wird ein (nicht dargestellter) zweiter Unterschnitt unter der ersten epitaktischen Si-Schicht 120 durch Entfernen der epitaktischen SiGe-Schicht 110 gebildet. Anschließend wird eine den zweiten Unterschnitt füllende vergrabene Oxidschicht 220 auf dem Halbleitersubstrat 100 in einem Raum gebildet, der durch Entfernen der epitaktischen SiGe-Schicht 110 gebildet ist. Als nächstes wird der zweite CVD-Spacer 210 entfernt.
  • Gemäß 6I wird eine (nicht dargestellte) Polysiliziumschicht auf der gesamten Oberfläche gebildet und dann zurückgeätzt, um eine Polysiliziumschicht 230 für eine Source/Drain-Region zu bilden, welche einen Raum füllt, welcher gebildet wird durch Entfernen der Gate-Isolationsschicht 140 und der ersten epitaktischen Si-Schicht 120 benachbart zu dem zweiten Seitenwand-Spacer 180b. Obwohl es nicht dargestellt ist, kann eine dritte epitaktische Schicht vor der Bildung der Polysiliziumschicht 230 darüber hinaus gebildet werden, die einen exponierten Abschnitt einer Seitenwand der LDD-Region 170 abdeckt.
  • Gemäß 6J wird eine Störstelle in die zweite epitaktische Si-Schicht 200 und die Polysiliziumschicht 230 implantiert, um eine Source/Drain-Region 240 zu bilden.
  • 7A bis 7C sind Querschnitte, die ein Halbleiterbauelement in Übereinstimmung mit einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung entlang der Linie X1-X1', X2-X2' bzw. Y-Y' der 4 darstellen.
  • Gemäß den 7A bis 7C ist das Halbleiterbauelement in Übereinstimmung mit einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung das Gleiche wie das der ersten bevorzugten Ausführungsform der vorliegenden Erfindung gemäß den 5A bis 5C außer einer Ausnehmung, die auf dem Halbleitersubstrat 100 benachbart zu dem zweiten Seitenwand-Spacer 180b angeordnet ist, gefüllt durch die vergrabene Oxidschicht 350.
  • 8A bis 8G sind Querschnitte, die ein Verfahren zur Herstellung eines Halbleiterbauelements in Übereinstimmung mit der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung darstellen.
  • Die in den 6A bis 6C dargestellten Prozesse werden ausgeführt, um die in der 6C dargestellte Struktur zu bilden.
  • Gemäß 8A wird eine (nicht dargestellte) CVD-Isolationsschicht, die eine Oxidschicht oder eine Nitridschicht aufweist, auf der gesamten Oberfläche abgeschieden und dann geätzt, um einen ersten Seitenwand-Spacer 180a und einen zweiten Seitenwand-Spacer 180b auf der ersten Seite 500a bzw. der zweiten Seite 500b zu bilden. Anschließend werden die Gate-Isolationsschicht 140 und die erste epitaktische Si-Schicht 120 an beiden Seiten der Gate-Struktur sequentiell geätzt, um die epitaktische SiGe-Schicht 110 zu exponieren. Es wird dann eine (nicht dargestellte) dritte CVD-Isolationsschicht auf der gesamten Oberfläche abgeschieden. Die dritte CVD-Isolationsschicht 300 auf dem ersten Seitenwand-Spacer 180a wird durch Ätzen unter Verwendung einer (nicht dargestellten) Fotolackschichtstruktur, entfernt, was die dritte CVD-Isolationsschicht 300 benachbart zu dem ersten Seitenwand-Spacer 180a exponiert, um eine dritte CVD-Isolationsschichtstruktur 300 zu bilden, die den zweiten Seitenwand-Spacer 180b und einen Abschnitt der epitaktischen SiGe-Schicht 110 benachbart zu dem zweiten Seitenwand-Spacer 180b bedeckt. Als nächstes wird die Fotolackschichtstruktur entfernt.
  • Gemäß 8B wird die epitaktische SiGe-Schicht 110 benachbart zu dem ersten Seitenwand-Spacer 180a geätzt, um einen Abschnitt des Halbleitersubstrats 100 zu exponieren. Anschließend wird der exponierte Abschnitt des Halbleitersubstrats 100 durch Ätzen ausgenommen. Ein exponierter Abschnitt einer Seite der epitaktischen SiGe-Schicht 110 wird geätzt, um einen ersten Unterschnitt 310 unter der ersten epitaktischen Si-Schicht 120 zu bilden.
  • Gemäß 8C wird eine zweite epitaktische Si-Schicht 320 in einem Raum einschließlich des ersten Unterschnitts 310 benachbart zu dem ersten Seitenwand-Spacer 180a gebildet. Die zweite epitaktische Si-Schicht 320 füllt mindestens den ersten Unterschnitt 310 und die Ausnehmung des Halbleitersubstrats 100 aus.
  • Gemäß 8D wird die dritte CVD-Isolationsschichtstruktur 300 unter Verwendung einer (nicht dargestellten) Fotolackschichtstruktur geätzt, was einen Abschnitt der dritten CVD-Isolationsschichtstruktur 300 auf dem zweiten Seitenwand-Spacer 180b als eine Ätzmaske exponiert, um einen dritten CVD-Seitenwand-Spacer 330 auf einer Oberfläche des zweiten Seitenwand-Spacers 180b, einer Seite der Gate-Isolationsschicht 140 und der ersten epitaktischen Si-Schicht 120 und einer exponierten Seite der Bauelementisolationsschicht 130 zu bilden, und um die epitaktische SiGe-Schicht 110 benachbart zu dem zweiten Seitenwand-Spacer 180b zu exponieren. Anschließend wird die epitaktische SiGe-Schicht 110 unter Verwendung des dritten CVD-Seitenwand-Spacers 330 als eine Ätzmaske geätzt, um einen Abschnitt des Halbleitersubstrats 100 zu exponieren. Der exponierte Abschnitt des Halbleitersubstrats 100 wird dann durch Ätzen ausgenommen. Als nächstes wird die Fotolackschichtstruktur entfernt. Eine exponierte Seite der epitaktischen SiGe-Schicht 110 wird über ein Nassätzprozess entfernt, um einen zweiten Unterschnitt 340 unter der ersten epitaktischen Si-Schicht 120 zu bilden.
  • Gemäß 8E wird eine vergrabene Oxidschicht 350, die den zweiten Unterschnitt 340 füllt, auf dem Halbleitersubstrat 100 in einem Raum gebildet, welcher durch Entfernen der epitaktischen SiGe-Schicht 110 gebildet wurde. Anschließend wird der dritte CVD-Seitenwand-Spacer 330 entfernt.
  • Gemäß 8F wird eine (nicht dargestellte) Polysiliziumschicht auf der gesamten Oberfläche gebildet und dann zurückgeätzt, um eine Polysiliziumschichtstruktur 360 für eine Source/Drain-Region zu bilden, welche einen Raum füllt, welcher gebildet wurde durch Entfernen der Gate-Isolationsschicht 140 und der ersten epitaktischen Si-Schicht 120 auf der vergrabenen Oxidschicht 350. Obwohl es nicht dargestellt ist, kann eine dritte epitaktische Schicht, die einen exponierten Abschnitt einer Seite der LDD-Region 170 abdeckt, weiterhin vor der Bildung der Polysiliziumschichtstruktur 360 gebildet werden.
  • Gemäß 8G wird eine Störstelle in die zweite epitaktische Si-Schicht 320 und die Polysiliziumschicht 360 implantiert, um eine Source/Drain-Region 370 zu bilden.
  • 9A bis 9C sind Querschnitte, die ein Halbleiterbauelement in Übereinstimmung mit der dritten bevorzugten Ausführungsform der vorliegenden Erfindung entlang der Linie X1-X1', X2-X2' bzw. Y-Y' der 4 darstellen.
  • Gemäß den 9A bis 9C ist das Halbleitersubstrat in Übereinstimmung mit einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung das Gleiche wie das der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung gemäß den 7A bis 7C außer einer zweiten epitaktischen Si-Schicht 440, die Seiten einer LDD-Region 170 unterhalb von Bodenabschnitten des ersten Seitenwand-Spacers 180a und des zweiten Seitenwand-Spacers 180b abdeckt.
  • 10A bis 10E sind Querschnitte, die ein Verfahren zur Herstellung eines Halbleiterbauelements in Übereinstimmung mit der dritten bevorzugten Ausführungsform der vorliegenden Erfindung darstellen.
  • Die in den 6A bis 6C dargestellten Prozesse werden ausgeführt, um die in 6C dargestellte Struktur zu bilden.
  • Gemäß der 10A wird eine (nicht dargestellte) CVD-Isolationsschicht auf der gesamten Oberfläche abgeschieden und dann geätzt, um einen ersten Seitenwand-Spacer 180a und einen zweiten Seitenwand-Spacer 180b auf der ersten Seite 500a bzw. der zweiten Seite 500b zu bilden. Anschließend werden die Gate-Isolationsschicht 140 und die erste epitaktische Si-Schicht 120 an beiden Seiten der Gate-Struktur sequentiell geätzt, um die epitaktische SiGe-Schicht 110 zu exponieren.
  • Anschließend wird dann eine (nicht dargestellte) dritte CVD-Isolationsschicht abgeschieden. Die dritte CVD-Isolationsschicht auf dem zweiten Seitenwand-Spacer 180b wird unter Verwendung einer (nicht dargestellten) Fotolackschichtstruktur durch Ätzen entfernt, was einen Abschnitt der dritten CVD-Isolationsschicht benachbart zu dem zweiten Seitenwand-Spacer 180b exponiert, um gleichzeitig eine dritte CVD-Isolationsschichtstruktur 400 zu bilden, welche die epitaktische SiGe-Schicht 110 benachbart zu dem ersten Seitenwand-Spacer 180a abdeckt, und einen vierten CVD-Seitenwand-Spacer 410 auf einer Oberfläche des zweiten Seitenwand-Spacers 180b, der Gate-Isolationsschicht 140, der ersten epitaktischen Si-Schicht 120 und einer exponierten Seite der Bauelementisolationsschicht 130 zu bilden, und eine Oberfläche der epitaktischen SiGe-Schicht 110 benachbart zu dem vierten CVD-Seitenwand-Spacer 410 zu exponieren. Anschließend wird die exponierte epitaktische SiGe-Schicht 110 benachbart zu dem vierten CVD-Seitenwand-Spacer 410 geätzt, um einen Abschnitt des Halbleitersubstrats 100 zu exponieren. In den exponierten Abschnitt des Halbleitersubstrats 100 wird dann über einen Ätzprozess eine Ausnehmung eingebracht. Als nächstes wird die Fotolackschichtstruktur entfernt. Eine vorbestimmte Länge der epitaktischen SiGe-Schicht 110 wird durch eine exponierte Seite geätzt, um einen zweiten Unterschnitt unter der ersten epitaktischen Si-Schicht 120 zu bilden.
  • Gemäß 10B wird eine vergrabene Oxidschicht 420, die den zweiten Unterschnitt und die Ausnehmung benachbart zu dem vierten CVD-Seitenwand-Spacer 410 füllt, auf dem Halbleitersubstrat 100 gebildet.
  • Gemäß 10C wird die dritte CVD-Isolationsschichtstruktur 400 unter Verwendung einer Fotolackschichtstruktur geätzt, die die dritte CVD-Isolationsschichtstruktur 400 benachbart zu dem ersten Seitenwand-Spacer 180a als eine Ätzmaske exponiert, um einen (nicht dargestellten) fünften CVD-Seitenwand-Spacer auf einer Oberfläche des ersten Seitenwand-Spacers 180a, der Gate-Isolationsschicht 140, der ersten epitaktischen Si-Schicht 120 und einem exponierten Abschnitt der Bauelementisolationsschicht 130 zu bilden. Ein exponierter Abschnitt der epitaktischen SiGe-Schicht 110 und eine vorbestimmte Dicke des Halbleitersubstrats 100 werden sequentiell unter Verwendung des fünften CVD-Seitenwand-Spacers als eine Ätzmaske geätzt. Die Fotolackschichtstruktur wird dann entfernt. Anschließend wird ein verbleibender Abschnitt der epitaktischen SiGe-Schicht 110 unter der ersten epitaktischen Si-Schicht 120 durch eine Seitenwand desselben geätzt, um einen ersten Unterschnitt 430 unter der ersten epitaktischen Si-Schicht 120 zu bilden. Der vierte CVD-Seitenwand-Spacer 410 und der fünfte CVD-Seitenwand-Spacer werden dann entfernt.
  • Gemäß 10D wird eine zweite epitaktische Si-Schicht 440 in einem Raum gebildet, welcher den ersten Unterschnitt 430 benachbart zu dem ersten Seitenwand-Spacer 180a umfasst. Die zweite epitaktische Si-Schicht 440 füllt mindestens den ersten Unterschnitt 430 und die Ausnehmung auf dem Halbleitersubstrat 100 aus. Vorzugsweise deckt die zweite epitaktische Si-Schicht 440 eine Seite der LDD-Region 170 an beiden Seiten der Gate-Struktur ab. Anschließend wird eine (nicht dargestellte) Polysiliziumschicht auf der gesamten Oberfläche gebildet und dann zurückgeätzt, um eine Polysiliziumschichtstruktur 450 für eine Source/Drain-Region auf der zweiten epitaktischen Si-Schicht 440 und der vergrabenen Oxidschicht 420 zu bilden.
  • Gemäß 10E wird eine Störstelle in die Polysiliziumschichtstruktur 450 implantiert, um eine Source/Drain-Region 460 zu bilden.
  • Wie zuvor diskutiert, wird in Übereinstimmung mit der vorliegenden Erfindung eine Source-Region, eine Drain-Region oder ein Abschnitt einer Kanalregion auf einer vergrabenen Oxidschicht, welche auf einem Halbleitersubstrat gebildet ist, angeordnet, und die andere der Source-Region bzw. der Drain-Region bzw. ein anderer Abschnitt der Kanalregion werden auf einer epitaktischen Si-Schicht angeordnet, die auf einem Halbleitersubstrat gebildet ist, um einen Übergangsleckstrom und eine Übergangskapazität zu reduzieren, und um einen Kurzkanaleffekt zu unterdrücken, wodurch Eigenschaften des Halbleiterbauelements verbessert werden.

Claims (20)

  1. Verfahren zur Herstellung eines Halbleiterbauelements wobei das Verfahren die Schritte aufweist: (a) Bilden einer Bauelementisolationsschicht (130), die eine aktive Region auf einem Halbleitersubstrat (100) definiert, wobei das Halbleitersubstrat (100) darauf gestapelt eine epitaktische SiGe-Schicht (110) und eine erste epitaktische Si-Schicht (120) aufweist; (b) sequentielles Bilden einer Gate-Isolationsschicht (140), einer leitenden Gate-Schicht (150) und einer ersten CVD-Isolationsschicht (160) auf der ersten epitaktischen Si-Schicht (120) und der Bauelementisolationsschicht (130); (c) Strukturieren der ersten CVD-Isolationsschicht (160) und der leitenden Gate-Schicht (150), um eine Gate-Struktur mit einer ersten Seite (500a) und einer zweiten Seite (500b) zu bilden; (d) Bilden einer LDD-Region (170) auf der ersten epitaktischen Si-Schicht (120) an beiden Seiten der Gate-Struktur; (e) Bilden eines ersten Seitenwand-Spacers (180a) und eines zweiten Seitenwand-Spacers (180b) auf der ersten Seite (500a) bzw. der zweiten Seite (500b); (f) Ätzen mindestens eines Abschnitts der Gate-Isolationsschicht (140) benachbart zu dem ersten Seitenwand-Spacer (180a) und dem zweiten Seitenwand-Spacer (180b), um einen Abschnitt der ersten epitaktischen Si-Schicht (120) zu exponieren; (g) Ätzen des exponierten Abschnittes der ersten epitaktischen Si-Schicht (120), um einen Abschnitt der epitaktischen SiGe-Schicht zu exponieren; (h) Ätzen der epitaktischen SiGe-Schicht benachbart zu der ersten Seite (500a) und einer vorbestimmten Dicke des darunter liegenden Halbleitersubstrats (130), wobei die epitaktische SiGe-Schicht (110) teilweise geätzt wird, um so einen ersten Unterschnitt (190, 310, 430) unter der ersten epitaktischen Si-Schicht (120) zu bilden; (i) Bilden einer zweiten epitaktischen Si-Schicht (200, 320, 440) in einem Raum einschließlich des ersten Unterschnitts (190, 310, 430), wobei die zweite epitaktische Si-Schicht (200, 320, 440) mindestens den ersten Unterschnitt (190, 310, 430) füllt; (j) Ausführen eines Ätzprozesses, um die epitaktische SiGe-Schicht (110) benachbart zu der zweiten Seite zu exponieren; (k) Ätzen der epitaktischen SiGe-Schicht, die in dem Schritt (j) exponiert wurde, wobei die epitaktische SiGe-Schicht (110) entfernt wird, um so einen zweiten Unterschnitt in einem durch Entfernen der epitaktischen SiGe-Schicht (110) gebildeten Raum zu füllen; (l) Bilden einer vergrabenen Oxidschicht (220, 350), die den zweiten Unterschnitt in einem Raum auffüllt, der durch Entfernen der epitaktischen SiGe-Schicht gebildet wird; (m) Bilden einer Polysiliziumschicht (230) auf der vergrabenen Oxidschicht (220, 350), die einen durch Entfernen der Gate-Isolationsschicht (140) und der ersten epitaktischen Si-Schicht (120) gebildeten Raum füllt; und (n) Implantieren einer Störstelle in die zweite epitaktische Si-Schicht (200, 320, 440) und die Polysiliziumschicht (230), um eine Source/Drain-Region (240, 460) zu bilden.
  2. Verfahren nach Anspruch 1, wobei der Schritt (f) ein Ätzen nur des Abschnittes der Gate-Isolationsschicht (140) benachbart zu dem ersten Seitenwand-Spacer (180a) umfasst.
  3. Verfahren nach Anspruch 2, weiterhin aufweisend, nach dem Ausführen des Schrittes (j), Bilden einer zweiten CVD-Isolationsschicht (160) auf einer gesamten Oberfläche, und Ätzen der zweiten CVD-Isolationsschicht (160), um einen zweiten CVD-Seitenwand-Spacer (210) auf Oberflächen des ersten Seitenwand-Spacers (180a) und des zweiten Seitenwand-Spacers (180b), der Gate-Isolationsschicht (140) und einer exponierten Seite der ersten epitaktischen Si-Schicht (120) zu bilden.
  4. Verfahren nach Anspruch 3, weiterhin aufweisend, nach dem Ausführen des Schrittes, (l), Entfernen des zweiten CVD-Seitenwand-Spacers (210).
  5. Verfahren nach Anspruch 1, wobei der Schritt (f) ein Ätzen des Abschnittes der Gate-Isolationsschicht (140) benachbart zu dem ersten Seitenwand-Spacer (180a) und eines Abschnittes der Gate-Isolationsschicht (140) benachbart zu dem zweiten Seitenwand-Spacer (180b).
  6. Verfahren nach Anspruch 5, wobei der Schritt (g) weiterhin ein Bilden einer dritten CVD-Isolationsschicht (300) auf einer gesamten Oberfläche umfasst, nachdem die epitaktische SiGe-Schicht (110) exponiert wurde, und das Entfernen der dritten CVD-Isolationsschicht (300) auf der ersten Seitenwand umfasst, um einen Abschnitt der epitaktischen SiGe-Schicht benachbart zu der ersten Seitenwand zu exponieren.
  7. Verfahren nach Anspruch 6, wobei der Schritt (j) weiterhin ein gleichzeitiges Bilden eines dritten Seitenwand-Spacers (330) auf einer Oberfläche des zweiten Seitenwand-Spacers (180b) umfasst, wobei die Gate-Isolationsschicht (140), die erste epitaktische Si-Schicht (120) und eine exponierte Seite der Bauelementisolationsschicht (130) durch Ätzen der dritten CVD-Isolationsschicht (300) auf der zweiten Seitenwand und Exponieren der epitaktischen SiGe-Schicht benachbart zu der zweiten Seitenwand umfasst.
  8. Verfahren nach Anspruch 7, wobei der Schritt (k) weiterhin ein Ätzen einer vorbestimmten Dicke des Halbleitersubstrats (130) umfasst, exponiert durch Entfernen der epitaktischen SiGe-Schicht unter Verwendung des dritten CVD-Seitenwand-Spacers als eine Ätzmaske.
  9. Verfahren nach Anspruch 8, weiterhin ein Entfernen des dritten CVD-Seitenwand-Spacers nach Ausführen des Schrittes (l) aufweisend.
  10. Verfahren nach Anspruch 5, wobei der Schritt (g) weiterhin aufweist: Bilden einer dritten CVD-Isolationsschicht (300) auf einer gesamten Oberfläche nachdem die epitaktische SiGe-Schicht (110) exponiert wurde; und gleichzeitiges Bilden einer dritten CVD-Isolationsschichtstruktur (400), die eine Oberfläche des ersten Seitenwand-Spacers (180a), der ersten epitaktischen Si-Schicht (120) und der Bauelementisolationsschicht (130) abdeckt, und Bilden eines vierten CVD-Seitenwand-Spacers (410) auf einer Oberfläche des zweiten Seitenwand-Spacers, der Gate-Isolationsschicht (140), der ersten epitaktischen Si-Schicht (120) und einer exponierten Seite der Bauelementisolationsschicht (130) durch Ätzen der dritten CVD-Isolationsschicht (300), und Exponieren der epitaktischen SiGe-Schicht benachbart zu der zweite Seite.
  11. Verfahren nach Anspruch 10, wobei der Schritt (k) weiterhin ein Ätzen eines exponierten Abschnittes des Halbleitersubstrats (100) umfasst, exponiert durch Entfernen der epitaktischen SiGe-Schicht unter Verwendung des vierten CVD-Seitenwand-Spacers (410) als eine Ätzmaske.
  12. Verfahren nach Anspruch 10, wobei der Schritt (h) aufweist: Ätzen der dritten Isolationsschicht, um einen fünften CVD-Seitenwand-Spacer zu bilden; Ätzen der epitaktischen SiGe-Schicht benachbart zu der ersten Seitenwand und einer vorbestimmten Dicke des Halbleitersubstrats (100) unter Verwendung des fünften CVD-Seitenwand-Spacers als eine Ätzmaske, um eine Seitenwand der epitaktischen SiGe-Schicht zu exponieren; und Ätzen einer exponierten Seitenwand der epitaktischen SiGe-Schicht, um den ersten Unterschnitt (190, 310, 430) unter der ersten epitaktischen Si-Schicht (120) zu bilden.
  13. Verfahren nach Anspruch 12, weiterhin umfassend ein Entfernen der vierten und fünften CVD-Spacer nach Ausführen des Schrittes (l).
  14. Verfahren nach Anspruch 10, wobei die zweite epitaktische Si-Schicht (200, 320, 440) gleichzeitig den ersten Unterschnitt (190, 310, 430) füllt und den ersten Seitenwand-Spacer (180a) und eine Seitenwand der LDD-Region (170) unter dem zweiten Seitenwand-Spacer abdeckt.
  15. Verfahren nach Anspruch 14, weiterhin umfassend ein Bilden einer Polysiliziumschicht (230) auf der zweiten epitaktischen Si-Schicht (200, 320, 440).
  16. Halbleiterbauelement aufweisend: ein eine durch eine Bauelementisolationsschicht (130) definierte aktive Region aufweisendes Halbleitersubstrat (100); eine eine erste und eine zweite Seite aufweisende Gate-Struktur, wobei die Gate-Struktur eine gestapelte Struktur aus einer Gate-Isolationsschicht (140), einer Gate-Elektrode mit einer ersten CVD-Isolationsschicht (160) gebildete gestapelte Struktur aufweist; einen ersten Seitenwand-Spacer (180a) und einen zweiten Seitenwand-Spacer (180b), jeweils auf der ersten Seite (500a) bzw. der zweiten Seite (500b) der Gate-Struktur angeordnet; eine in einer ersten epitaktischen Si-Schicht (120) unterhalb der Gate-Isolationsschicht (140) angeordnete LDD-Region (170); eine auf dem Halbleitersubstrat (130) benachbart zu dem ersten Seitenwand-Spacer (180a) angeordnete zweite epitaktische Si-Schicht (200, 320, 440), wobei sich die zweite epitaktische Si-Schicht (200, 320, 440) in eine vorbestimmte Tiefe unterhalb der ersten epitaktischen Schicht (120) erstreckt; eine auf dem Halbleitersubstrat (100) benachbart zu dem zweiten Seitenwand-Spacer angeordnete vergrabene Oxidschicht (220, 350), wobei sich die vergrabene Oxidschicht (220, 350) mit der vorbestimmten Tiefe unter die erste epitaktische Si-Schicht (120) erstreckt; und eine auf der zweiten epitaktischen Si-Schicht (200, 320, 440) und der vergrabenen Schicht angeordnete Source/Drain-Region (240, 460).
  17. Halbleiterbauelement nach Anspruch 16, wobei die zweite epitaktische Si-Schicht (200, 320, 440) eine Ausnehmung ausfüllt, die auf einer Oberfläche des Halbleitersubstrats (100) benachbart zu dem ersten Seitenwand Spacer (180a) angeordnet ist.
  18. Halbleiterbauelement nach Anspruch 16, wobei die vergrabene Oxidschicht (220, 350) eine Ausnehmung füllt, die auf eine Oberfläche des Halbleitersubstrats (100) benachbart zu dem zweiten Seitenwand-Spacer angeordnet ist.
  19. Halbleiterbauelement nach Anspruch 17, wobei die zweite epitaktische Si-Schicht (200, 320, 440) einer Seitenwand der LDD-Region (170) unter dem ersten Seitenwand-Spacer /180a) und dem zweiten Seitenwand-Spacer (180b) abdeckt.
  20. Halbleiterbauelement mit einer Gate-Isolationsschicht (140), einer Gate-Elektrode, einer Kanalregion, einer LDD-Region (170) und einer Source/Drain-Region (240, 460), angeordnet an beiden Seiten der LDD-Region (170), wobei das Halbleiterbauelement weiterhin aufweist: eine zweite epitaktische Si-Schicht (200, 320, 440), angeordnet unter der Kanalregion, sich zu der Source/Drain-Region (240, 460) in einer ersten Richtung erstreckend; und eine unter der Kanalregion angeordnete vergrabene Oxidschicht (220, 350), sich zu der Source/Drain-Region (240, 460) in einer zweiten Richtung entgegen der ersten Richtung erstreckend.
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