JP2006165505A - 半導体素子及びその製造方法 - Google Patents
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Abstract
【解決手段】本発明に係る半導体素子及びその製造方法は、ソース/ドレーン領域のうちいずれか一つとチャンネル領域の一部は半導体基板の上部に形成された埋込酸化膜の上部に備えられ、ソース/ドレーン領域のうち他の一つとチャンネル領域の残りは半導体基板の上部に形成されたSiエピタキシャル層の上部に備えられる。
【選択図】図5c
Description
「シリコン-オン-ナッシング(SON)−向上されたCMOSのための革新的プロセス("Silicon-on-Nothing(SON) - an innovative Process for Advanced CMOS ") 」、 PP. 2179〜2187、 IEEE ED-47、 No. 11, 2000
図4は、本発明に係る半導体素子のレイアウト図であり、図5a〜図5cはそれぞれ図4のX1−X1’、X2―X2’及Y−Y’に沿って切断した本発明の第1の実施の形態に係る半導体素子の断面図等である。
図6aに示されているように、半導体基板100にSiGeエピタキシャル層110及び第1のSiエピタキシャル層120を順次積層したあと活性領域を定義する素子分離膜130を形成する。次は、チャンネルイオン注入を行い第1のSiエピタキシャル層120内にチャンネル領域(図示省略)を形成する。
図8aに示されているように、全体表面の上部に酸化膜又は窒化膜でなるCVD絶縁膜(図示省略)を形成したあと、エッチングして第1の側500a及び第2の側500bにそれぞれ第1の側壁スペーサ180a及び第2の側壁スペーサ180bを形成する。次は、前記ゲート構造物の両側のゲート絶縁膜と第1のSiエピタキシャル層120を順次エッチングしてSiGeエピタキシャル層110を露出させたあと、全体表面の上部に好ましくは窒化膜に第3のCVD絶縁膜(図示省略)を蒸着する。次は、第1の側壁スペーサ180aに隣接した第3のCVD絶縁膜300を露出する感光膜パターン(図示省略)を利用して第1の側壁スペーサ180aの表面の第3のCVD絶縁膜300をエッチングして取り除くことにより、第2の側壁スペーサ180bと第2の側壁スペーサ180bに隣接したSiGeエピタキシャル層110の一部を覆う第3のCVD絶縁膜パターン300を形成する。そのあと、感光膜を取り除く。
110 SiGeエピタキシャル層
120 第1のSiエピタキシャル層
130 素子分離膜
140 ゲート絶縁膜
150 ゲート導電層
150a ゲート電極
160 第1のCVD絶縁膜
160a 第1のCVD絶縁膜パターン
170 LDD領域
180a 第1の側壁スペーサ
180b 第2の側壁スペーサ
190、310、430 第1のアンダーカット
200、320、440 第2のSiエピタキシャル層
210 第2のCVD側壁スペーサ
220、350、420 埋込酸化膜
230、360、450 ポリシリコン層
240、370、460 ソース/ドレーン領域
300 第3のCVD絶縁膜
330 第3のCVD側壁スペーサ
340 第2のアンダーカット
400 第3のCVD絶縁膜パターン
410 第4のCVD側壁スペーサ
500a 第1の側
500b 第2の側
Claims (20)
- (a)SiGeエピタキシャル層及び第1のSiエピタキシャル層が積層された半導体基板に活性領域を定義する素子分離膜を形成する段階と、
(b)全体表面の上部にゲート絶縁膜、ゲート導電層及び第1のCVD絶縁膜を順次形成する段階と、
(c)前記第1のCVD絶縁膜及びゲート導電層をパターニングし、第1の側壁及び第2の側壁を備えたゲート構造物を形成する段階と、
(d)前記ゲート構造物の両側の第1のSiエピタキシャル層にLDD領域を形成する段階と、
(e)前記ゲート構造物の第1及び第2の側にそれぞれ第1及び第2の側壁スペーサを形成する段階と、
(f)少なくとも前記第1の側壁スペーサ及び第2の側壁スペーサと、その隣接した一部のゲート絶縁膜をエッチングし、一部の前記第1のSiエピタキシャル層を露出させる段階と、
(g)前記露出した一部の第1のSiエピタキシャル層をエッチングして一部のSiGeエピタキシャル層を露出させる段階と、
(h)前記第1の側に隣接したSiGeエピタキシャル層及び所定厚さの半導体基板をエッチングし、前記第1のSiエピタキシャル層の下部に第1のアンダーカットが形成されるようSiGeエピタキシャル層を部分的にエッチングする段階と、
(i)前記第1のアンダーカットを含む空間に第2のSiエピタキシャル層を形成し、少なくとも前記第1のアンダーカットを埋め込むよう形成する段階と、
(j)エッチング工程を行い前記第2の側に隣接したSiGeエピタキシャル層を露出させる段階と、
(k)前記(j)段階で露出したSiGeエピタキシャル層をエッチングし、前記第1のSiエピタキシャル層の下部に第2のアンダーカットが形成されるよう前記SiGeエピタキシャル層を取り除く段階と、
(l)前記SiGeエピタキシャル層が取り除かれ形成された空間に、前記第2のアンダーカットを埋め込む埋込酸化膜を形成する段階と、
(m)前記埋込酸化膜の上部に、ゲート絶縁膜及び第1のSiエピタキシャル層が取り除かれて形成された空間を埋め込むポリシリコン層を形成する段階と、
(n)前記第2のSiエピタキシャル層及びポリシリコン層に不純物を注入しソース/ドレーン領域を形成する段階とを含むことを特徴とする半導体素子のトランジスタ製造方法。 - 前記(f)段階は、前記第1の側壁スペーサに隣接した一部のゲート絶縁膜だけをエッチングする段階であることを特徴とする請求項1に記載の半導体素子のトランジスタ製造方法。
- 前記(j)段階の次に、全体表面の上部に第2のCVD絶縁膜を形成したあとエッチングし、前記第1及び第2の側壁スペーサの表面と前記ゲート絶縁膜及び第1のSiエピタキシャル層の露出した側に第2のCVD側壁スペーサを形成する段階をさらに含むことを特徴とする請求項2に記載の半導体素子のトランジスタ製造方法。
- 前記(l)段階の次に、前記第2のCVD側壁スペーサを取り除く段階をさらに含むことを特徴とする請求項3に記載の半導体素子のトランジスタ製造方法。
- 前記(f)段階は、前記第1及び第2の側壁スペーサに隣接した一部のゲート絶縁膜をエッチングする段階であることを特徴とする請求項1に記載の半導体素子のトランジスタ製造方法。
- 前記(g)段階はSiGeエピタキシャル層が露出されたあと、全体表面の上部に第3のCVD絶縁膜を形成する段階及び前記第1の側の第3のCVD絶縁膜を取り除き、第1の側に隣接した一部のSiGeエピタキシャル層を露出させる段階をさらに含むことを特徴とする請求項5に記載の半導体素子のトランジスタ製造方法。
- 前記(j)段階は、前記第2の側の第3のCVD絶縁膜をエッチングして前記第2の側壁スペーサの表面、前記ゲート絶縁膜及び第1のSiエピタキシャル層及び素子分離膜の露出した側壁に第3の側壁スペーサを形成すると同時に、前記第2の側に隣接したSiGeエピタキシャル層を露出させる段階をさらに含むことを特徴とする請求項6に記載の半導体素子のトランジスタ製造方法。
- 前記(k)段階は、前記SiGeエピタキシャル層が取り除かれ露出された半導体基板を前記第3のCVD側壁スペーサをマスクとして所定深さエッチングする段階をさらに含むことを特徴とする請求項7に記載の半導体素子のトランジスタ製造方法。
- 前記(l)段階の次に、前記第3の側壁スペーサを取り除く段階をさらに含むことを特徴とする請求項8に記載の半導体素子のトランジスタ製造方法。
- 前記(g)段階は、前記SiGeエピタキシャル層が露出されたあと、全体表面の上部に第3のCVD絶縁膜を形成する段階と、
前記第3のCVD絶縁膜をエッチングし、前記第1の側壁スペーサの表面、第1のSiエピタキシャル層及び素子分離膜を覆う第3のCVD絶縁膜パターンと前記第2の側壁スペーサの表面、前記ゲート酸化膜及び第1のSiエピタキシャル層及び素子分離膜の露出した側壁に第4のCVD側壁スペーサを形成すると同時に、前記第2の側に隣接したSiGeエピタキシャル層を露出させる段階とをさらに含むことを特徴とする請求項5に記載の半導体素子のトランジスタ製造方法。 - 前記(k)段階は、前記SiGeエピタキシャル層が取り除かれ露出された半導体基板を、前記第4のCVD側壁スペーサをマスクとして所定深さエッチングする段階をさらに含むことを特徴とする請求項10に記載の半導体素子のトランジスタ製造方法。
- 前記(h)段階は、前記第3の絶縁膜パターンをエッチングして第5の側壁スペーサを形成する段階と、
前記第5の側壁スペーサをマスクとして前記第1の側に隣接したSiGeエピタキシャル層及び所定厚さの半導体基板をエッチングし、前記SiGeエピタキシャル層の側壁を露出する段階と、
前記SiGeエピタキシャル層の露出された側壁をエッチングし、前記第1のSiエピタキシャル層の下部に第1のアンダーカットを形成する段階とを含むことを特徴とする請求項10に記載の半導体素子のトランジスタ製造方法。 - 前記(l)段階の次に、前記第4及び第5のCVD側壁スペーサを取り除く段階をさらに含むことを特徴とする請求項12に記載の半導体素子のトランジスタ製造方法。
- 前記第2のSiエピタキシャル層は前記第1のアンダーカットを埋め込む同時に、前記第1の側壁スペーサ及び第2の側壁スペーサの下部LDD領域の側壁を覆うよう形成することを特徴とする請求項10に記載の半導体素子のトランジスタ製造方法。
- 前記第2のSiエピタキシャル層の上部にポリシリコン層を形成する段階をさらに含むことを特徴とする請求項14に記載の半導体素子のトランジスタ製造方法。
- 素子分離膜により定義される活性領域を含む半導体基板と、
前記半導体基板の上部に備えられたゲート絶縁膜、ゲート電極及び第1のCVD絶縁膜の積層構造でなり、第1及び第2の側を有するゲート構造物と、
前記ゲート構造物の第1及び第2の側にそれぞれ備えられた第1及び第2の側壁スペーサと、
前記ゲート絶縁膜の下部の第1のSiエピタキシャル層内に備えられたLDD領域と、
前記第1の側壁スペーサ側の半導体基板の表面に備えられ、前記第1のSiエピタキシャル層の下部の所定深さまで延びられる第2のSiエピタキシャル層と、
前記第2の側壁スペーサ側の半導体基板の表面に備えられ、前記第1のSiエピタキシャル層の下部の所定深さまで延びられる埋込絶縁膜と、
前記第2のSiエピタキシャル層及び埋込絶縁膜の上部に備えられたソース/ドレーン領域とを含むことを特徴とする半導体素子。 - 前記第2のSiエピタキシャル層は、前記第1の側壁スペーサ側の半導体基板の表面に備えられたリセスを埋め込むことを特徴とする請求項16に記載の半導体素子。
- 前記埋込絶縁膜は、前記第2の側壁スペーサ側の半導体基板の表面に備えられたリセスを埋め込むことを特徴とする請求項16に記載の半導体素子。
- 前記第2のSiエピタキシャル層は、前記第1の側壁スペーサ及び第2の側壁スペーサの下部のLDD領域の側壁を覆うことを特徴とする請求項17に記載の半導体素子。
- ゲート絶縁膜、ゲート電極、チャンネル領域、LDD領域及びソース/ドレーン領域を含む半導体素子において、
前記半導体素子は、前記チャンネル領域の下部から一側に前記ソース/ドレーン領域まで延びられる第2のSiエピタキシャル層と、前記チャンネル領域の下部から他方に前記ソース/ドレーン領域まで延びられる埋込絶縁膜とをさらに含むことを特徴とする半導体素子。
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