JP2000068517A

JP2000068517A - 半導体装置の製造方法

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Publication number: JP2000068517A
Application number: JP10237833A
Authority: JP
Inventors: Risho Ko; 俐昭黄; Atsushi Ogura; 厚志小椋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-08-24
Filing date: 1998-08-24
Publication date: 2000-03-03
Anticipated expiration: 2018-08-24
Also published as: JP3324518B2

Abstract

(57)【要約】【課題】二つのゲートの位置を厳密に一致させることを
可能にしたダブルゲート型ＳＯＩ−ＭＯＳＦＥＴに好適
な半導体装置の製造を提供する。【解決手段】単結晶基板１上に導電体３、絶縁体４、導
電体５を順次積層し、この積層構造をパターニングした
のち、厚い絶縁体９で覆い、前記積層構造に接して、単
結晶基板に達する開口部１１、１３を設け、積層構造中
の絶縁体４を除去することにより空隙を形成し、単結晶
基板に達する開口部１１から空隙２１を通して単結晶半
導体をエピタキシャル成長１５させ、これをチャネル形
成領域１７とし、積層構造中の導電体３、５をゲート電
極とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特に、半導体層におけるチャネル形成領
域の上下に、二つのゲート電極を持つダブルゲート型Ｍ
ＯＳＦＥＴに好適な半導体装置の製造方法に関する。

【０００２】

【従来の技術】（１）第一の従来技術半導体層の上下にゲート電極を持つ半導体装置として、
例えば、ダブルゲート型ＳＯＩ−ＭＯＳＦＥＴが、関川
によってソリッドステートエレクトロニクス、２７巻、
８２７頁（Ｓｏｌｉｄ．Ｓｔａｔｅ．Ｅｌｅｃｔｒｏ
ｎ．Ｖｏｌ．２７、ｐ．８２７、１９８４年）に提案さ
れている。これは、半導体層の上下に二つのゲート電極
を設けることにより、半導体層電位に対するゲート電極
の制御性を強め、短チャネル効果を抑制することを目的
としたものである。なお、ＳＯＩ−ＭＯＳＦＥＴとは、
絶縁体上の半導体層（ＳＯＩ：Ｓｉｌｉｃｏｎｏｎ
ｉｎｓｕｌａｔｏｒ）に形成される電界効果型トランジ
スタをさす。また、短チャネル効果とは、電界効果型ト
ランジスタを微細化すると、トランジスタのしきい値電
圧等の電気特性が変化する性能劣化をいう。

【０００３】関川の提案した構造を図３２に示す。絶縁
体１０１中に半導体層を埋め込み、その上下にゲート電
極（第一のゲート電極１０２、第二のゲート電極１０
３）が設けられる。ゲート電極１０２、１０３に挟まれ
た部分の半導体層はチャネルが形成されるチャネル形成
領域１０５となる。チャネル形成領域１０５には不純物
を導入しないか、あるいは導入しても低濃度とする。
叉、チャネル形成領域を挟んで不純物を高濃度に導入し
たソース／ドレイン領域１０６が形成される。ソース／
ドレイン領域の導電型はチャネルと同一であり、ｎチャ
ネルトランジスタではｎ⁺型、ｐチャネルトランジスタ
ではｐ⁺型である。

【０００４】一般に、ゲート絶縁膜を薄くすると、チャ
ネルに対するゲート電極の制御性が強まるので短チャネ
ル効果が抑制される。しかし、ゲート絶縁膜が薄すぎる
と、ゲート絶縁膜を通して漏れ電流（トンネル電流）が
流れるという新たな問題が起きる。したがって、ゲート
絶縁膜をトンネル電流が問題にならない程度までに薄く
する方法と、チャネル電位の制御に有効な上記ダブルゲ
ート構造を組み合わせるという方法が、短チャネル効果
の抑制方法として有効と考えられる。

【０００５】（２）第二の従来技術また、図３３に示すダブルゲートＳＯＩ−ＭＯＳＦＥＴ
の製造方法が、田中らによって、１９９１年アイイーデ
ィーエム、テクニカルダイジェスト（ＩＥＤＭ、Ｔｅｃ
ｈ．Ｄｉｇ．６８３ページ〜６８５ページ）に記述され
ている。その工程を以下に述べる。

【０００６】（ａ）まず、厚いフィールド酸化膜１１２
を、通常の選択酸化法によってシリコン基板１１１上に
形成する。フィールド酸化膜１１２は、シリコン層を研
磨により取り除く際のストッパとなる。続いて通常の工
程により、下部ゲート酸化膜１１５と、ｐ⁺ポリシリコ
ンよりなる下部ゲート１１４を形成する。続いてＣＶＤ
によりＳｉＯ₂層１１３を堆積し、その表面を研磨によ
り平坦化する。

【０００７】（ｂ）ベースウエハ１１７表面にＢＰＳＧ
（ボロンリンガラス）１１６を堆積した後、前記シリコ
ン基板１１１と、ベースウエハ１１７とを張り合わせ
る。張り合わせは、９００度窒素雰囲気中で、ＣＶＤＳ
ｉＯ₂の表面とＢＰＳＧ１１６の表面を接触させ、パル
ス電圧を印加することにより行う。（ｃ）シリコン基板１１１を選択研磨によって薄膜化
し、シリコン活性層１１８（ＳＯＩ層）を形成する。シ
リコン活性層の厚さは、フィールド酸化膜の厚さによっ
て決まる。

【０００８】（ｄ）上部ゲート酸化膜１１９と上部ゲー
ト１２０を通常の方法で形成し、続いてソース／ドレイ
ン領域１１８を形成すれば、半導体層１１８の上下に二
つのゲート電極１１４及び１２０を持ったダブルゲート
型ＳＯＩ−ＭＯＳＦＥＴを形成できる。（３）第三の従来技術また、これとは異なり、Ｘ線露光技術を用いてダブルゲ
ート型ＳＯＩＭＯＳＦＥＴを製造する方法が、青山らに
よって特開平６−３０２８２２号公報に、及び氷見らに
よって特開平７−２２１３２１号公報に記述されてい
る。これらは、上下の二つのゲート電極の位置合わせを
自己整合的に行い、位置ずれを減らすことが目的であ
る。特開平６−３０２８２２号公報に記された例を図３
６に示す。工程は以下の通りである。

【０００９】（ａ）シリコン基板１７１上に、ＳｉＯ₂
膜１７２、金属よりなるバックゲート１７３、ＳｉＯ₂
膜１７４、素子形成層としてシリコン層１７５、ＳｉＯ
₂膜１７６、ポリシリコン１７７が積層された表面に、
レジスト膜１７８を被着する。（ｂ）シリコン基板１７１の裏側から、Ｘ線を照射する
と、Ｘ線はシリコン基板を透過し、表面に設けられたレ
ジスト１７８に達するが、金属よりなるバックゲート１
７３はＸ線を透過しないので、バックゲート１７３の上
部に位置するレジストだけは露光されず、レジストを現
像すると、バックゲート１７３と位置が揃ったレジスト
のパターン（転写パターン１７８Ａ）が形成される。

【００１０】（ｃ）レジストの転写パターン１７８Ａを
マスクに、ポリシリコン１７７をＲＩＥ等により加工
し、フロントゲート１７７Ａを構成する。そして、フロ
ントゲートの両側にソース／ドレイン領域を形成すれ
ば、ダブルゲートのＳＯＩＭＯＳＦＥＴが形成できる。
バックゲートの材料は、特開平６−３０２８２２号公報
においてはＴｉ，Ｔａ，Ｗ、Ｍｏ、Ａｕが適当であると
記載され、叉、特開平７−２２１３２１号公報において
は、Ｗ，Ｔａ，Ｔｉ，Ｍｏに加えてこれらの材料とポリ
シリコンよりなる多層膜が適当であると記されている。

【００１１】また、シリコン基板１７１に代えてサファ
イア基板を用い、叉、Ｘ線に代えて光を用いることによ
り、同様の手順によりダブルゲートトランジスタを製造
する方法が、特開平４−２９０４７３号公報に記載され
ている。これは、サファイア基板が光を透過するという
性質を利用したものである。（４）第四の従来技術また、一つのレジストパターンによって二つのゲート電
極と半導体層を同時に加工する方法が、高瀬によって、
特開平５ー４８０９８号公報に記述されている。ここに
記載された製造方法を図３７に示す。

【００１２】（ａ）基体１５１（シリコン基板）の上に
ゲート電極材料１５２（ポリシリコン）、ゲート絶縁層
１５３（熱酸化膜）、単結晶半導体層１５４、ゲート絶
縁層１５５（熱酸化膜）、ゲート電極材料１５６（ポリ
シリコン）を積層した構造を形成する。（ｂ）フォトレジスト１５７をマスクに、ＲＩＥ等を用
いたエッチングによって、前記積層した構造をパターニ
ングし、図３７（ｂ）に示す帯状の領域を形成する。

【００１３】（ｃ）等方性エッチングによって、帯状の
構造のうち、ゲート電極材料１５２（ポリシリコン）と
ゲート電極材料１５６（ポリシリコン）の両端をある範
囲に渡って除去することによって、ゲート電極１５２
ａ、１５６ａを形成する。（ｄ）レジスト１５７を除去し、ゲート電極１５２ａ、
１５６ａの両側にソース／ドレイン領域（１５８、１５
９）を形成することによって、電界効果型トランジスタ
を形成する。

【００１４】（５）第五の従来技術エピタキシャル成長を用いてダブルゲートのＳＯＩ−Ｍ
ＯＳＦＥＴを製造する方法が、ウォンらによって、１９
９７アイ・イー・ディー・エム、テクニカルダイジェス
ト（Ｈ- Ｓ. Ｐ. Ｗｏｎｇｅｔ．ａｌ、１９９７Ｉ
ＥＤＭＴｅｃｈ．Ｄｉｇ．４２７ページ〜４３０ペー
ジ）に報告さている。

【００１５】以下に、図３４、３５を用いてその工程を
述べる。シリコン基板１３１上に、酸化膜層１３２、窒
化膜１３３、第二の酸化膜１３４、アモルファスシリコ
ン１３５、第三の酸化膜１３６をこの順に堆積する。第
二の酸化膜１３４、アモルファスシリコン１３５、第三
の酸化膜１３６をパターニングしたのち（図３４ａ）、
上部に厚い窒化膜を堆積する。これら積層構造の上に、
フォトレジストを設け、ＲＩＥによりこれら積層構造を
パターニングする（図３４ｂ）。この時、下部の酸化膜
層１３２でエッチングを止める。これによりアモルファ
スシリコン層の側面が露出する。アモルファスシリコン
スペーサをＫＯＨによりエッチングし、除去して、トン
ネル状の領域を形成する。トンネルの回りには酸化膜１
３７を堆積させる。トンネルはソース／ドレイン領域と
なる領域に向けて開口する。続いて、エピタキシャル成
長に用いるシード窓１３８を、ソース／ドレイン領域と
なる領域のうち、一方に形成する（図３４ｃ）。

【００１６】シード窓１３８から、エピタキシャルシリ
コン１３９を成長させ、トンネルの中にエピタキシャル
シリコンが入るようにする（図３５ａ）。エピタキシャ
ルシリコンはさらに成長し、シード窓１３８を持たない
ほうの窪みも埋めるようにする。酸化膜１３７と窒化膜
１３３を取り除くと、ＲＩＥにより形成された窪みに成
長したエピタキシャルシリコンより成るソース１４１と
ドレイン１４２、及びトンネル内に成長したシリコンよ
り成るチャネル１４０が露出した状態となる（図３５
ｂ）。この状態で、エピタキシャルシリコンの表面を酸
化して図３６ｃのように酸化膜１３７を形成する。この
時、チャネル１４０の上下に形成された酸化膜はゲート
絶縁膜となる。次に、減圧ＣＶＤにより、ポリシリコン
をチャネル下の空洞部に回り込むように堆積してゲート
電極１４３を形成すると、電界効果型トランジスタが得
られる。

【００１７】しかし、上記した第一の従来技術として示
した構造を形成するために、前記第二から第五の技術が
提案されているが、これらは以下に示すような欠点があ
った。（１）第一の課題第二の従来技術（図３３）は、上下二つのゲートを別々
の工程においてパターニングする。二つ目のゲートを形
成する際には、初めに形成されたゲートに対して位置合
わせをすることにより、上下のゲートの位置を揃える。
しかし、素子が微細化し、ゲート長（図３３の横方向に
おけるゲートの幅）が小さくなると、位置合わせが難し
くなる。即ち、一方のゲートが他方のゲートに対して、
図の横方向にずれやすくなる。図３３の従来法では、Ｓ
ＯＩ構造の形成前に一つ目のゲート１１４を、ＳＯＩ構
造（シリコン活性層１１８）を形成した後に、二つ目の
ゲート１２０を形成しているので、二つのゲートの位置
がずれるという問題は避けられない。

【００１８】上下のゲート電極の位置がずれると、次に
述べるように、トランジスタの性能が劣化する。ソース
・ドレイン領域は一方のゲートに対して自己整合的に形
成される。従って、上下のゲート電極の位置がずれる
と、他方のゲートに対してはソース／ドレイン領域の位
置は整合されない。すなわち、一方のゲート電極の一端
がソース・ドレイン領域から離れる（ゲートがオフセッ
トする）という問題が起き易くなる。ゲートがオフセッ
トすると、チャネル電荷が充分に誘起されないので、電
流が低下する。また、逆に、ゲートがソース／ドレイン
領域と重なると、寄生容量が発生する。

【００１９】また、オフセットを避けるために、一方の
ゲート電極長（ゲート電極の図３３における横方向の長
さ）を大きくし、ソース・ドレイン領域に重なる部分を
増すことにより、オフセットを防ぐ方法もあるが、その
かわりに、ゲート電極とソース・ドレイン領域が重なる
部分に付く寄生容量が大きくなる。このような電流低下
や寄生容量の発生は、トランジスタの特性を劣化させる
ので好ましくない。従って、上下のゲートの位置がずれ
ない製造方法が求められる。

【００２０】（２）第二の課題第三の従来技術（図３６）は、第一の課題を解決するた
めに発明されたものであり、初めに設けたゲート電極の
位置に、他方のゲートを自己整合的に形成することがで
きる。この従来技術では、あるレジストパターンを用い
て第一のゲートを形成し、薄い半導体層を形成する、張
り合わせ工程等を経た後に、二つ目のゲート（第二のゲ
ート）に関するレジストパターンを、第一のゲートの位
置に整合させて形成する。しかしこの方法では、第一及
び第二のゲートを形成するためのレジストは、それぞれ
異なる工程において露光及び現像される。一般に、レジ
ストの幅は露光または現像条件に依存して変化する。従
って、異なる工程において露光、現像を行う限り、二つ
のゲートはその中心の位置こそ整合しても、その幅（ゲ
ート長、図３３の横方向のゲート幅）が同じになること
は、全く保証されない。上下のゲート長が異なれば、ゲ
ートの端部は互いにずれることになり、第一の課題と同
じ問題が発生する。従って、上下のゲートを形成する際
に、レジストパターン形成工程をそれぞれ個別に行うこ
とを必要としない製造方法が求められる。

【００２１】（３）第三の課題また、第三の従来技術は基板を透過して露光する技術を
必要とする。このために、特開平６−３０２８２２号公
報及び特開平７−２２１３２１号公報記載の発明ではシ
リコン基板にＸ線を透過させることにより、特開平７−
２２１３２１号公報においてはサファイア基板を透過さ
せる方法を用いている。

【００２２】しかし、基板を透過して露光する方法は、
従来の製造工程との整合性が低いという第三の課題を持
つ。基板を透過して露光するには、上記したようにＸ線
露光又はサファイア基板のいずれかが必要となる。Ｘ線
露光には、Ｘ線を発生させるためのシンクロトロンを新
たに導入する必要があるが、その費用は通常の露光装置
に比べて高価である。また、現在のところ、一般の工場
に導入できるＸ線露光技術はまだ確立されていない。

【００２３】一方、サファイア基板を用いる方法では、
サファイア基板がシリコン基板にくらべ高価であるとい
う問題がある。また、素子の量産に必要な大口径ウェハ
（例えば８インチ以上）の入手は容易でない。すなわ
ち、基板を透過して露光を行う技術は、いずれの例も高
価な投資が必要となることに加えて、量産性が良くな
い。これはこれらの技術を用いて製造されたＬＳＩのコ
ストパフォーマンスを著しく損なうことになる。従っ
て、通常のシリコン基板及び露光装置（エキシマレーザ
ー等の光、あるいは電子ビームを光源とする装置）を用
いて形成可能なダブルゲート型トランジスタの製造方法
が必要となる。

【００２４】（４）第四の課題第四の従来技術（図３７）は、上下のゲートを加工する
ために、露光、現像工程を二度行う必要がない。しか
し、ゲート長はレジストパターンを反映して形成される
のではなく、横向きに進む等方的エッチングを制御する
ことにより行われる。ところで、スパッタリング現象等
を用いた物理的なエッチングは、エッチングに係わるイ
オンの入射方向に依存して異方的になる。このため、特
に水平方向の物理的エッチングは困難である。従って、
等方的なエッチングには化学反応を利用したエッチング
（化学的エッチング）が必要となる。一方、ゲート電極
にはポリシリコン等の多結晶材料が用いられる。多結晶
材料はさまざまな方向を向いた結晶の集合体であるか
ら、多結晶材料を構成する個々の結晶においてエッチン
グガスに暴露される界面の面方位は一定でない。化学的
エッチングの速度は面方位に強く依存するので、多結晶
を化学的にエッチングすると、個々の結晶においてエッ
チングの進む速度が変化し、その結果、エッチング量は
場所によってばらつく（例えば、上部のゲート、下部の
ゲート、それぞれの左端と右端、それぞれのゲートにつ
いての図面奥行き方向の位置に対してばらつく）。従っ
て、ゲート電極長は場所によってばらつくことになる。
特に、エッチング量が多いほど、このようなばらつきは
顕著になる。この製造方法では、ポリシリコンを外側か
ら、ソース／ドレイン領域の幅に相当する長さだけ横方
向にエッチングし、ゲート電極を形成する。ソース／ド
レイン領域のそれぞれの幅（図の横方向）は、一般にゲ
ート電極幅の２倍以上あるので、ゲートを形成するため
に必要はエッチング量は多くなり、前記ばらつきは顕著
になる。すなわち、第四の従来技術は、寸法精度及び加
形形状が悪いという第四の課題を持つ。これは上下のゲ
ート電極に局所的な位置ずれを惹き起こし、第一の課題
と同じ問題を引き起こす。したがって、ゲートの寸法精
度と加工形状の良い製造方法が必要となる。また、この
製造方法は、ゲート加工時に半導体層にダメージを与え
易いという問題も持つ。

【００２５】（５）第五の課題第五の従来技術は、ゲート形成に関する課題を持つ。チ
ャネルを形成するシリコン層の下にゲート電極の材料と
なるポリシリコンを回り込ませる必要がある。ポリシリ
コンは図３４、３５に示した断面に対して手前側または
奥側から、回り込むことになるが、チャネル幅（図３
４、３５断面に対する奥行き方向に対するトランジスタ
の大きさ）が大きいトランジスタで、充分に回り込ませ
ることが困難になる。

【００２６】ゲートが充分に回りこまないと、一部の領
域において下部のゲート電極が形成されなかったり、あ
るいは一部の領域で下部のゲート電極が薄いためにゲー
ト抵抗が増したりしてしまう。また、ゲート材料をＣＶ
Ｄにより回り込ませるための開口の形成方法、エピタキ
シャル時にシリコンがこの開口を塞がないようにする方
法などは容易とは考えられず、また有効な方法も示され
ていない。

【００２７】（６）第六の課題トランジスタにおける寄生抵抗を減らすためには、ソー
ス・ドレイン領域は一般に厚いことが好ましい。一方、
ＳＯＩ−ＭＯＳＦＥＴにおいて短チャネル効果を抑制す
るためには、チャネル領域の半導体層（ＳＯＩ層）は薄
いほうが好ましい。これらをともに満たすには、チャネ
ル形成領域に比べ、ソース・ドレイン領域を厚くするこ
とが好ましい。しかし、ダブルゲートＳＯＩ−ＭＯＳＦ
ＥＴにおいて、チャネル領域よりもソース・ドレイン領
域を厚くすることに向いた製造方法は示されていいな
い。

【００２８】（７）第七の課題また、張り合わせ工程を用いて二つのゲート電極を形成
する場合、張り合わせ工程では張り合わせるために二枚
のウェハが必要になる上、ＳＯＩの膜厚が研磨量で規定
されために膜厚の精度が劣るので、コストパフォーマン
スが劣化という問題がある。

【００２９】

【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、上下の二つのゲー
ト電極の位置を、厳密に一致させることを可能にしたダ
ブルゲート型ＭＯＳＦＥＴの製造方法を提供するもので
ある。叉、本発明の他の目的は、短チャネル効果の抑制
に有効なダブルゲート型ＭＯＳＦＥＴの製造方法を提供
するものである。

【００３０】

【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の製造方法の第１態様は、半導体基板上に少な
くともスペーサを含む構造体とこの構造体を上下から挟
んで向かい合う二つの導電体を形成し、前記スペーサを
除去することにより前記二つの導電体の間に空隙を設
け、この空隙に前記半導体基板をシードとして単結晶半
導体をエピタキシャル成長させることを特徴とするもの
であり、叉、第２態様は、前記単結晶半導体をエピタキ
シャル成長させる前に、前記空隙と前記二つの導電体を
隔絶する絶縁膜が前記導電体上に形成されていることを
特徴とするものであり、叉、第３態様は、前記少なくと
もスペーサを含む構造体は、スペーサの上下に設けられ
た絶縁体とスペーサとから構成され、このスペーサを除
去して空隙を形成することによって、前記スペーサの上
下に設けられた絶縁体が、前記空隙と二つの導電体を隔
絶することを特徴とするものであり、叉、第４態様は、
前記スペーサを除去して空隙を形成した後、この空隙に
接する前記二つの導電体側の表面に絶縁膜を形成したこ
とを特徴とするものであり、叉、第５態様は、前記二つ
の導電体の表面を酸化することにより、前記空隙と二つ
の導電体を隔絶する前記絶縁膜を形成することを特徴と
するものであり、叉、第６態様は、前記スペーサとして
アモルファスフッ化カーボン層を用いることを特徴とす
るものであり、叉、第７態様は、前記スペーサとしてア
モルファスカーボン層を用いることを特徴とするもので
あり、叉、第８態様は、前記スペーサとして金属層を用
いることを特徴とするものであり、叉、第９態様は、前
記絶縁膜にＳｉＯ₂を用いることを特徴とするものであ
り、叉、第１０態様は、前記スペーサにＳｉ₃Ｎ₄を用
いることを特徴とするものであり、叉、第１１態様は、
前記単結晶半導体の成長中または成長後に、前記二つの
導電体の両側に位置する単結晶半導体にソース／ドレイ
ン拡散層を形成し、前記二つの導電体をゲート電極とし
て用いるダブルゲート型ＭＯＳＦＥＴを形成することを
特徴とするものであり、叉、第１２態様は、単結晶半導
体基板上に導電体、スペーサ、導電体を順次積層して積
層構造を形成し、この積層構造をパターニングした後、
厚い絶縁体で覆い、前記絶縁体に前記積層構造に接する
開口部を前記単結晶半導体基板に達するように形成し、
前記積層構造中のスペーサを除去することにより空隙を
形成し、前記開口部から前記空隙を通して単結晶半導体
を前記単結晶半導体基板からエピタキシャル成長させ、
空隙中に成長した前記単結晶半導体をチャネル形成領域
とし、積層構造中の導電体をゲート電極とすることを特
徴とするものであり、叉、第１３態様は、単結晶半導体
基板上に導電体、絶縁層、スペーサ、絶縁層、導電体を
順次積層して積層構造を形成し、この積層構造をパター
ニングした後、厚い絶縁体で覆い、前記絶縁体に前記積
層構造に接する開口部を前記単結晶半導体基板に達する
ように形成し、前記積層構造中のスペーサを除去するこ
とにより、絶縁層に挟まれた空隙を形成し、前記開口部
から空隙を通して単結晶半導体を前記単結晶半導体基板
からエピタキシャル成長させ、空隙中に成長した単結晶
半導体をチャネル形成領域とし、積層構造中の導電体を
ゲート電極とすることを特徴とするものである。

【００３１】

【発明の実施の形態】本発明に係わる半導体装置の製造
方法は、図６に示すように、半導体基板１上に少なくと
もスペーサ４を含む構造体とこの構造体を上下から挟ん
で向かい合う二つの導電体３、５を形成し、前記スペー
サ４を除去することにより前記二つの導電体３、５の間
に空隙２１を設け、図７に示すように、空隙２１に前記
半導体基板１をシードとして単結晶半導体１５をエピタ
キシャル成長させるものである。

【００３２】これにより、図８のように半導体の上下に
電極を持つ半導体装置を形成することができる。またこ
の方法は、図示したダブルゲート型ＳＯＩ−ＭＯＳＦＥ
Ｔに限らず、半導体層の上下にゲート電極を持つあらゆ
る半導体素子に対して有効である。例えば、ｐｎ接合部
にゲート絶縁膜を介してゲート電極を持つゲートコント
ロールドダイオード、あるいはｐ⁺層とｎ⁺層の間にｐ
^-型またはｎ^-型層を設けて、ｐ^-型またはｎ^-型上に
ゲート電極を設けるルビスター（ｌｕｂｉｓｔｏｒ）等
の半導体装置において、半導体層の上下にゲート電極を
設ける場合にも本発明は有効である。

【００３３】本発明は、予め上下二つのゲートを形成し
た後に、その間に半導体層を挿入するという手順でＳＯ
Ｉ構造を形成するので、上下二つのゲートを同時に形成
することができる。よって、上下のゲート電極の位置決
め及びこれらを形成するための露光、現像工程を一度で
行えるので、第一、第二、第三の課題が解決される。

【００３４】また、ゲート電極の加工を垂直方向に行う
ので、エッチング速度の面方位依存性が小さい通常のＲ
ＩＥによりゲート電極を形成でき、第四の課題が解決さ
れる。本発明が従来技術の課題の解決に対してもたらす
上述の効果は、以下のように整理することができる。従
来技術における第一、第二、第三、第四及び第五の課題
は、いずれもチャネル形成領域となる半導体層が設けら
れた状態で、第二のゲートを加工するという手順をとる
ことに起因している。

【００３５】即ち、第一、第二、第三の課題は、第一の
ゲートの上部に位置する半導体層の更に上部に第ニのゲ
ート電極を加工するという手順に起因している。また、
第四の課題は、半導体層の下にあるポリシリコンにゲー
ト電極を加工するために、等方的エッチングが必要とな
ることに因る。第五の課題は、半導体層の下にあるポリ
シリコンよりなるゲート電極を形成するため、ゲート電
極材料を半導体層の下に回り込ませる必要から生じる。

【００３６】これに対して本発明は、上下二つのゲート
となる導電体を加工した後に、その間に半導体層を形成
するという新規な手順を用いる。従って本発明は、上下
何れかのゲート電極を加工する段階においても、まだ半
導体層が存在しない。よって、半導体層が設けられた状
態で、第二のゲートを加工するという手順に起因する前
記第一、第二、第三、第四、第五の課題が解決される。

【００３７】ゲート電極の加工性及び位置合わせ精度に
関する第一、ニ、三、四、五の各課題に対する本発明の
効果は、ダブルゲート型ＳＯＩ−ＭＯＳＦＥＴ以外の、
半導体層の上下にゲート電極を持つ半導体素子を製造す
る場合においても同様に有効である。叉、本発明は、少
なくとも単結晶半導体をエピタキシャル成長させる前
に、前記空隙と前記二つの導電体を隔絶する絶縁膜が形
成する。そして、空隙中に半導体を成長させると、前記
絶縁膜を、半導体と前記二つの導電体により形成される
ゲート電極との間を絶縁するゲート絶縁膜として利用で
きる。従って、第五の従来例のように半導体層の成長後
にゲート絶縁膜を形成する必要がなくなる。

【００３８】叉、本発明は、前記少なくともスペーサを
含む構造体が、スペーサの上下に設けられた絶縁体とス
ペーサとから構成され、このスペーサを除去して空隙を
形成することによって、前記スペーサの上下に設けられ
た絶縁体が、空隙と前記二つの導電体を隔絶するもので
ある。この製造方法では、中央部のスペーサを取り除い
て空隙を形成すると、スペーサの上下に設けられていた
絶縁体が、空隙と導電体を隔絶する絶縁体となるので、
空隙中に半導体を成長すれば、積層構造体中においてス
ペーサの上下に設けられいた絶縁体を、前記二つの導電
体によりなるゲート電極と、空隙中に成長した半導体と
の間を絶縁するゲート絶縁膜として利用することができ
る。

【００３９】また、本発明は、スペーサを除去して空隙
を形成した後、前記導電体の空隙に接する側の表面に絶
縁膜を形成することにより、空隙と前記二つの導電体を
隔絶することができる。また、本発明は、前記二つの導
電体が金属よりなり、この金属表面を酸化することによ
り、空隙と前記二つの導電体を隔絶する絶縁膜を形成す
る。前記した二つのゲート電極として、Ｗ、Ｍｏ、Ｔ
ｉ、Ｔａ等を用い、これらの表面を酸化させることによ
り得られた金属酸化物を、絶縁膜として利用できる。従
って、これらの金属酸化物を最終的にはゲート絶縁膜と
して利用できる。

【００４０】また、本発明はスペーサとしてアモルファ
スフッ化カーボン層を用いる。また、本発明はスペーサ
としてアモルファスカーボン層を用いる。アモルファス
フッ化カーボン層、アモルファスカーボン層はＣＦ₄、
Ｏ₂等のプラズマにより除去できる。これらのプラズマ
は、ポリシリコン、ＳｉＯ₂等、スペーサ以外の領域を
構成する材料に対するエッチング速度が低くなるように
設定しやすいので、スペーサを除去する過程で、スペー
サ以外の部分に与えるダメージを軽減できる。特に、Ｏ
₂プラズマにおいては、その効果は顕著である。

【００４１】また、スペーサとして金属層を用いてもよ
い。スペーサとしてアルミニウム等の金属を用いると、
塩酸等の酸によって、スペーサ以外の部分にあまりダメ
ージを与えることなく、スペーサを除去できる。また、
スペーサにＳｉＯ₂を用いることも出来る。この場合、
スペーサ以外の露出部分をＳｉＯ₂以外の材料で構成す
ることにより、ＨＦにより、スペーサ以外の部分にあま
りダメージを与えることなく、スペーサを除去できる。

【００４２】また、スペーサにＳｉ₃Ｎ₄を用いること
も出来る。この場合は、スペーサ以外の露出部分をＳｉ
₃Ｎ₄以外の材料で構成し、例えば、スペーサ以外の部
分をＳｉＯ₂で覆い、加熱したリン酸でスペーサを除去
すれば、スペーサ以外の部分にあまりダメージを与える
ことなく、スペーサを除去できる。また、スペーサにＳ
ｉ₃Ｎ₄を用いると、Ｓｉ₃Ｎ₄は酸化をマスクする作
用があるので、スペーサ或はゲート電極の上下に酸化に
よる変形を起こさずに、ゲート電極の側面を酸化するこ
とができる。

【００４３】また、本発明は単結晶半導体の成長中また
は成長後に、前記二つの導電体の両側に位置する単結晶
半導体にソース／ドレイン拡散層を形成し、前記二つの
導電体をゲート電極として用いるダブルゲート型ＳＯＩ
−ＭＯＳＦＥＴを形成する。また、本発明は、スペーサ
４を挟んで二つの導電体３及び５を形成したのち、スペ
ーサ４を除去して形成される空隙（図６の２１）の界面
に、熱酸化またはＣＶＤにより絶縁膜１４を形成し、こ
の絶縁膜１４に挟まれた空隙２１に単結晶半導体をエピ
タキシャル成長させることにより、ダブルゲート型ＳＯ
Ｉ−ＭＯＳＦＥＴを形成する。

【００４４】また、本発明は、図１９〜２５に示すよう
に、単結晶基板１上に導電体３、絶縁層３１、スペーサ
３２、絶縁層３３、導電体５を順次積層し、この積層構
造をパターニングした後、厚い絶縁体９で覆い、この積
層構造に接する開口部を単結晶基板に達するように設
け、続いて積層構造中のスペーサを除去することによ
り、絶縁層３１及び３２に挟まれた空隙２１を形成し、
更に前記開口部から空隙を通して単結晶半導体を単結晶
基板からエピタキシャル成長させ、空隙中に成長した単
結晶半導体をチャネル形成領域とし、積層構造中の導電
体をゲート電極とするダブルゲート型ＳＯＩ−ＭＯＳＦ
ＥＴを形成する。

【００４５】また、本発明は、図１のように単結晶基板
１上に導電体３、スペーサ４、導電体５を順次積層し、
この積層構造をパターニングしたのち、厚い絶縁体で覆
い、この積層構造に接して単結晶基板１に達する開口部
１１及び１３を設け、積層構造中のスペーサ４を除去す
ることにより空隙２１を形成し、単結晶基板に達する開
口部１１から空隙２１を通して単結晶半導体１５をエピ
タキシャル成長させる。そして、導電体３及び導電体５
に挟まれた領域の半導体層をチャネル形成領域とし、積
層構造中の導電体３及び５をゲート電極とすることで、
ダブルゲート型ＳＯＩ−ＭＯＳＦＥＴを形成する。

【００４６】これらの製造方法により、上下二つのゲー
ト電極の位置決めを同時に行うことを可能にした。ま
た、上下二つのゲート電極となる二つの導電体の間に、
チャネル形成領域となる単結晶半導体を成長させるため
の空隙を形成できる。チャネル形成領域の厚さはトラン
ジスタ特性に影響するので、厚さに対する制御性、及
び、膜厚の均一性が高いことが望ましい。本発明では、
チャネル形成領域の厚さは、ＣＶＤ、スパッタ、蒸着等
の工程によって堆積したスペーサの厚さによって規定さ
れる。ＣＶＤ工程は膜厚の均一性、制御性に優れるの
で、バルクウェハを研磨等により薄膜化して半導体層を
形成する第一、第ニ、第三及び第四の従来技術に比べ
て、本発明は半導体層の厚さに対する制御性、及び、膜
厚の均一性が高い。

【００４７】また、本発明により形成されるトランジス
タは、チャネル形成領域に比べ、ソース／ドレイン領域
が厚くなるので、ソース／ドレイン領域の寄生抵抗が低
減できるという長所も持つので、第七の課題が解決され
る。また、本発明により形成されるトランジスタは、ソ
ース、ドレイン領域、チャネル形成領域が、ウェハの表
面に平行な方向に配置される。チャネル面（ゲートと対
向するチャネル形成領域の面）もウェハの表面に平行に
なる。これは、通常のＳＯＩ−ＭＯＳＦＥＴ及びバルク
基板上のＦＥＴと同じであるので、回路を形成するため
の素子の配置を通常の素子と同じように行える。

【００４８】

【実施例】以下に、本発明に係わる半導体装置の製造方
法の具体例を図面を参照しながら詳細に説明する。（第１の具体例）図１〜図９は、本発明に係わる半導体
装置の具体例の構造を示す図であって、これらの図に
は、半導体基板１上に少なくともスペーサ４を含む構造
体とこの構造体を上下から挟んで向かい合う二つの導電
体３、５を形成し、前記スペーサ４を除去することによ
り前記二つの導電体３、５の間に空隙２１を設け、空隙
２１に前記半導体基板１をシードとして単結晶半導体１
５をエピタキシャル成長させる半導体装置の製造方法が
示されている。

【００４９】以下に、本発明を更に詳細に説明する。シ
リコン基板１上に厚さ１００ｎｍのＳｉ₃Ｎ₄膜２、厚
さ１５０ｎｍでｎ⁺型の第一のドープトアモルファスシ
リコン膜、厚さ５０ｎｍのＳｉＯ₂層４、厚さ１５０ｎ
ｍでｎ⁺型の第二のドープトアモルファスシリコン膜、
厚さ１００ｎｍの第二のＳｉ₃Ｎ₄層６、厚さ１５０ｎ
ｍの第三のポリシリコン層７をこの順にＣＶＤにより堆
積する。

【００５０】堆積後の６００度乃至９５０度の熱処理に
よって、第一のドープトアモルファスシリコン膜、第二
のドープトアモルファスシリコン膜は、それぞれｎ⁺型
の第一のポリシリコン層３、ｎ⁺型の第二のポリシリコ
ン層５となる（図１）。次に、幅（図２の横方向）０．
２ミクロンのレジスト層８を、フォトリソグラフィ等に
よって設け、これをマスクにＳｉ₃Ｎ₄膜２、第一のポ
リシリコン層３、ＳｉＯ₂層４、第二のポリシリコン層
５、第二のＳｉ₃Ｎ₄層６、第三のポリシリコン層７を
エッチングし、図２の形状を得る。この時、エッチング
する材料に応じて、ＲＩＥの条件を変える。次に、全面
にＣＶＤＳｉＯ₂層９を厚さ１０００ｎｍ堆積し、これ
をＣＭＰ（ケミカルメカノポリッシュ）により平坦化
し、図３の形状を得る。

【００５１】次に、図４に示すように、第二のフォトレ
ジスト１０を、その開口部の一部が、第三のポリシリコ
ン７の上にかかるように形成し、フォトレジスト１０
と、第三のポリシリコン７をマスクに、選択的ＲＩＥに
よりＣＶＤＳｉＯ₂膜９に、シリコン基板１に達する開
口部１１を設ける。次に、図５に示すように、第三のフ
ォトレジスト１２を、その開口部の一部が、第三のポリ
シリコン７の上にかかるように形成し、フォトレジスト
１２と、第三のポリシリコン７をマスクに、選択的ＲＩ
ＥによりＣＶＤＳｉＯ₂膜９に、シリコン基板１に達し
ない開口部１３を設ける。但し、第三のフォトレジスト
１２の開口部及びＣＶＤＳｉＯ₂膜９の開口部１３は、
第一、第二、第三のポリシリコン層を挟んで、開口部１
１とは反対側に設けられる。

【００５２】続いて、図６に示すように、フォトレジス
ト１２を除去し、希フッ酸、緩衝フッ酸等を用いたウェ
ットエッチングによって、ＳｉＯ₂膜４を除去する。こ
の時、ＣＶＤＳｉＯ₂膜９の一部が除去され、開口部１
１、１３は幅が広くなる。続いて、熱酸化により、第
一、第二、第三のポリシリコン層３、５、７の表面に、
厚さ１０ｎｍの熱酸化膜１４を形成する。このとき、シ
リコン基板１が露出した部分にも熱酸化膜１４が形成さ
れる。空隙に接する部分の熱酸化膜１４はゲート絶縁膜
となる。

【００５３】続いて、フォトリソグラフィとＲＩＥ等の
エッチング工程により、開口１１底面の酸化膜１４に開
口部を設ける（この開口部をシード領域２０と称す）。
シード領域から、例えば基板温度を９００°Ｃに保ち、
ＳｉＨ₂Ｃｌ₂ガス、Ｂ₂Ｈ ₆ガス、及びＨＣｌガスを
用いた選択エピタキシャル成長法で、ホウ素を２×１０
¹⁷ｃｍ^-3含んだ単結晶シリコンを選択的にエピタキシャ
ル成長させ、エピタキシャル層１５を形成する。エピタ
キシャル層１５は第一開口部１１から、第一、第二のポ
リシリコン層３、５の間に設けられた空隙２１を通り、
第二の開口部１３に達するようにする（図７）。

【００５４】続いて、全面にＣＶＤ酸化膜を堆積し、こ
れをＣＭＰにより平坦化したのち、ＳｉＯ₂とシリコン
との間に選択比が大きくない条件で、これをエッチバッ
クし、第二のＳｉ₃Ｎ₄膜６の表面が露出する程度の高
さに、上面を揃える。続いて、ＳｉＯ₂に対して選択性
を持つ条件で、エピタキシャル層１５をおよそ１００ｎ
ｍエッチバックする。続いて、イオン注入などにより、
ヒ素またはリン等のドナーを注入し、ｎ⁺型のソース・
ドレイン領域１６を形成する。ソース／ドレイン領域の
ドナー濃度は、１０¹⁹ｃｍ^-3以上、典型的には５×１０
¹⁹ｃｍ^-3から５×１０²⁰ｃｍ^-3とする。第一、第二のポ
リシリコン３、５をゲート電極、これらに挟まれたエピ
タキシャル層１５をチャネル形成領域として用いること
により、図８のようにｎチャネル電界効果型トランジス
タが形成される。

【００５５】図９は上面から見た構造を示すものであ
り、Ａ９−Ａ９' 断面の位置が、図１から図８に示した
断面に一致する。ソース／ドレイン領域に対する配線の
接触（コンタクト）は、通常のＭＯＳＦＥＴにおける製
造方法と同様に行えば良い。ゲート電極へのコンタクト
は、例えば、図１８に示すように、上下二つのゲート電
極に配線がコンタクト孔において接触するように形成す
れば良い。

【００５６】なお、図１７は図９のＢ９−Ｂ９' に相当
する位置における断面図である。図１７は、トランジス
タ上に層間絶縁膜２４を設けたのち、上部のゲート電極
５を貫き、下部のゲート３に達するコンタクト孔を設け
た状態を示す。図１８は、この中に、配線２６を埋め込
んだ状態であり、上部のゲートの上面及び側面、下部の
ゲートの上面とが配線２６と接触する。また、コンタク
トの孔の幅を一定にし、上部のゲートの側面と下部のゲ
ートの上面とが配線２６と接触する構造を形成しても良
い。なお、コンタクト孔に配線２６を埋め込むのではな
く、配線２６の形成に先立って導電体を埋めておき、そ
の後、配線を形成しても良い。

【００５７】なお、シリコンの選択成長には、基板温度
８００°Ｃから１１００°Ｃ、典型的には９００°Ｃに
おける、ＳｉＨ₂Ｃｌ₂及びＨＣｌガスを用いたＣＶＤ
成長、あるいは基板温度６００°Ｃから９００°Ｃ、典
型的には７５０°Ｃにおける、ＨＣｌガス又はＣｌ₂ガ
スの一方又は両方ともＳｉ₂Ｈ₆ガスを用いたＣＶＤ成
長等、シリコン領域上に選択的にエピタキシャル成長を
行える条件を用いれば良い。

【００５８】また、この具体例において、以下（イ）〜
（ハ）の方法で製造しても良い。（イ）第一、第二のアモルファスシリコンに代えて、最
初からポリシリコンを堆積しても良い。また、第一、第
二のアモルファスシリコンに代えて、Ｗ、Ｍｏ、Ｔａ等
の金属を堆積し、これをゲート電極として用いても良
い。Ｗ、Ｍｏ、Ｔａによりゲート電極を形成する場合、
ゲート絶縁膜としては、これらを熱酸化して形成される
材料を用いる。例えば、Ｗに対してはＷＯ₂、ＷＯ₃、
あるいはＷとＯが他の構成比となった酸化物、例えば、
Ｍｏに対してはＭｏＯ₃、あるいはＭｏとＯが他の構成
比となった酸化物、Ｔａに対してはＴａ₂Ｏ₅等がこれ
に当たる。Ｗ、Ｍｏ、Ｔａによりゲート電極を形成する
と、ゲート電極の抵抗分が減るとともに、ゲート電極の
仕事関数によって、しきい値電圧を制御できるというメ
リットがある。

【００５９】（ロ）第一、第二のポリシリコンをあらか
じめパターニングしておくことにより、上下の二つのゲ
ートにそれぞれ別のコンタクトを設け、二つのゲートに
異なる電圧を印加するようにしても良い。これは、例え
ば、上部の第二のポリシリコンを小さめに作っておき、
第一のポリシリコンのうちその上部に第二のポリシリコ
ンが位置しないところに、第一のポリシリコン（下部の
ゲート）に対するコンタクトを取り、第二のポリシリコ
ン（上部のゲート）には、上から接触するコンタクト
を、別々に設ければ良い。

【００６０】或は、図９において、上下のゲート電極
が、左右異なる方向に延長されるように予めスペーサの
上下の導電体を加工しておき、夫々が延長された位置に
おいて、夫々のゲート電極に対してコンタクトを設けて
も良い。例えば、ソース／ドレイン領域１１、１３に対
して、図３８（ａ）のように上下のうち一方のゲートを
右に、一方のゲートを左に延長し、延長した位置におい
て、配線からのコンタクトをとれば良い。なお、図３８
（ａ）は、スペーサを除去する前の、図９のＣ９−Ｃ
９' に相当する位置の断面を示す。ゲート延長部を図2
の構造の幅よりも大きくとっておけば、スペーサを除去
するためのエッチングは、ゲート延長部まで達しないの
で、ゲート延長部ではスペーサ除去工程後もスペーサが
残存し、上下ゲート電極間を絶縁することが出来る。

【００６１】なお、このように上下ゲート電極間を異な
る方向に延長するには、例えば図１の工程中において、
夫々上下ゲート電極となる導電体層を堆積する工程に続
いて、リソグラフィ及びエッチングを用いて、コンタク
トを設けるための延長構造を加工しておく。図２の形状
の加工を行う領域に対して、手前から奥行きに相当する
方向の断面図を図３８（ａ）に示す。これは、図９のＣ
９−Ｃ９' に相当する。このようにしておけば、図２の
加工を行う領域の手前及び奥行き方向では、導電体とし
ては適当な形状を持つゲート電極の引き出し部だけが設
けられることになる。ゲート電極の引き出しを一方向に
設ける場合は、上下のゲートの延長部を同じ方向に設け
れば良い。

【００６２】また、スペーサ４を図２の形状の加工を行
う領域の手前又は奥行き方向では、リソグラフィ及びエ
ッチングを用いて除去しておくと（図３８（ｂ））、チ
ャンネル形成領域以外の領域では上下のゲートが接し
て、互いに電気的に導通が取られるので、上のゲートだ
けにコンタクトをとれば良いことになる。この製造方法
は、スペーサとして導電性の材料を用いる場合など、上
下ゲート電極の間にスペーサが残存すると都合の悪い場
合等に有効である。

【００６３】（ハ）チャネル領域に導入するホウ素（ア
クセプタ）の濃度は１×１０¹⁷ｃｍ ^-3から、５×１０¹⁸
ｃｍ^-3程度であり、必要なしきい値を満たすように、チ
ャネル形成領域の厚さとゲート絶縁膜の厚さとの関係か
ら決定すれば良い。また、ゲート電極に金属等を用い
て、ゲート電極の仕事関数によりしきい値を制御する場
合には不純物を導入しなくても良い。

【００６４】ｐチャネルトランジスタの場合は、チャン
ネル形成領域を形成する際にＢ₂Ｈ ₆に代えて、ＡｓＨ
₃、ＰＨ₃ガス等のドナーをドーピングするガスを用い
て、ヒ素またはリンを１×１０¹⁷ｃｍ^-3から、５×１０
¹⁸ｃｍ^-3程度に導入すれば良い。但し、以上のドナーま
たはアクセプタｎ濃度は、ｎチャネルトランジスタにお
いてｎ⁺ポリシリコン、ｐチャネルトランジスタにおい
てｐ⁺ポリシリコンを用いる、最も一般的な構造に対す
るものであり、ゲート電極にこれ以外の材料を用いる場
合はこの限りでない。例えば、必要なしきい値電圧を満
たすために、ｎチャネルトランジスタにおいてヒ素また
はリン等のドナーを、ｐチャネルトランジスタにおいて
ホウ素等のアクセプタを導入しても良い。或はチャンネ
ル形成領域に不純物を導入しなくても良い。また、ｐチ
ャネルトランジスタの場合には、ソース／ドレイン領域
にはドナーに代えてホウ素等のアクセプタを導入する。

【００６５】（第２の具体例）次に、本発明の第２の具
体例を図１０〜図１３を用いて説明する。図３の形状を
形成したあと、図１０に示すように、第二のフォトレジ
スト２２を、第三のポリシリコン７の両側に一定の間隔
（例えば０．２５μｍ）を置くように形成し、第二のフ
ォトレジスト２２と、第三のポリシリコン７をマスク
に、選択的ＲＩＥによりＣＶＤＳｉＯ₂膜９に、シリコ
ン基板１に達する開口２３を設ける。この時、開口２３
はポリシリコン７を含む積層構造を挟んで、二つ設けら
れる。

【００６６】続いて、フォトレジスト２２を除去し、希
フッ酸、緩衝フッ酸等を用いたウェットエッチングによ
って、ＳｉＯ₂膜４を除去する。この時、ＣＶＤＳｉＯ
₂膜９の一部が除去され、開口部２３は幅が広くなる。
続いて、熱酸化により、第一、第二、第三のポリシリコ
ン層の表面に、厚さ１０ｎｍの熱酸化膜１４を形成す
る。このとき、シリコン基板１が露出した部分にも熱酸
化膜１４が形成される（図６）。

【００６７】続いて、図１２に示すように、フォトリソ
グラフィとＲＩＥ等のエッチング工程により、一方の開
口２３において、底面の熱酸化膜１４に開口部を設ける
（シード領域２０と称す）。このシード領域２０から、
第１の具体例と同様に単結晶シリコン１５をピタキシャ
ル成長させる。以後、第１の具体例と同様に工程を進め
ることにより図１３のように、二つのゲート電極３、５
を持ったダブルゲート型ＳＯＩＭＯＳＦＥＴが形成され
る。

【００６８】（第３の具体例）次に、本発明の第３の具
体例を図１４〜図１６を用いて説明する。第１の具体例
と同様に、図４の構造を形成した後、図５のように第三
のフォトレジスト１２を形成したのち、フォトレジスト
１２と第三のポリシリコン７をマスクに、選択的ＲＩＥ
によりＣＶＤＳｉＯ₂膜９に開口部１３を設け、更に、
図１４のように、ＲＩＥにより開口部１３をシリコン基
板１のある一定の深さ（例えば０．３μｍ）まで掘り下
げる。

【００６９】続いて、半導体層３、５の表面、及び、開
口部の表面に熱酸化膜１４を形成する。そしてフォトリ
ソグラフィ及びＲＩＥ等のエッチングによって、熱酸化
膜１４にシード領域となる開口をもうけ、このシード領
域を通して単結晶シリコン１５、１５をエピタキシャル
成長させ、図１５の形状を得る。そして、ソース／ドレ
イン領域を形成すれば、図１６に示すようにダブルゲー
ト型ＳＯＩ型ＭＯＳＦＥＴが得られる。

【００７０】第１、第２の具体例では、一方の開口から
だけ選択エピタキシャル成長が起きるように、開口１
１、１３の一方にだけシード領域を設けている。これ
は、両側から成長が起きた場合に、空隙２１が中央に空
洞を残したままふさがれてしまうことを防ぐためであ
る。また、両端からの成長が空隙２１の中央に空洞を残
さず、空隙２１の中でぶつかるようにして止まり、ぶつ
かった部分に粒界等の結晶欠陥が発生することも防ぐこ
とができる。この具体例では、二つの開口１１、１３の
両方にシード領域を設けているが、開口の深さが異なる
ので、空隙２１は浅い開口から成長した結晶によって埋
められ、両方から成長した結晶がぶつかる点（図１５の
粒界２７）は、チャネル領域から離れた位置に形成され
るので、粒界が形成されてもトランジスタ特性に影響を
与えない。

【００７１】（第４の具体例）次に、ゲート絶縁膜を、
ゲート電極のパターニング前に、予め形成する具体例に
ついて図１９〜図２７に基づき説明する。始めに、図１
９に示すように、シリコン基板１上に厚さ１００ｎｍの
Ｓｉ₃Ｎ ₄膜２、厚さ１５０ｎｍでｎ⁺型の第一のドー
プトアモルファスシリコン膜３、厚さ１０ｎｍのＳｉ₃
Ｎ₄膜（第一のゲートＳｉ₃Ｎ₄層）３１、スペーサと
なる厚さ５０ｎｍのアモルファスフッ素化カーボン３２
をＣ₄Ｆ₈を用いたＣＶＤ法により堆積する。

【００７２】続いて、図２０に示すように、厚さ１０ｎ
ｍのＳｉ₃Ｎ₄膜（第二のゲートＳｉ₃Ｎ₄層）３３、
厚さ１５０ｎｍでｎ⁺型の第二のドープトアモルファス
シリコン膜５、厚さ１００ｎｍの第二のＳｉ₃Ｎ₄層
６、厚さ１５０ｎｍの第三のポリシリコン層７をこの順
にＣＶＤにより堆積する。堆積後の６００度乃至９５０
度の熱処理によって、第一のドープトアモルファスシリ
コン膜３、第二のドープトアモルファスシリコン膜５
は、それぞれｎ⁺型の第一のポリシリコン層３、ｎ⁺型
の第二のポリシリコン層５となる。

【００７３】第１の具体例と同様にして、ＲＩＥ工程に
より、ゲートポリシリコン、スペーサ等を含む層を柱状
に加工し、その後、ＣＶＤＳｉＯ₂層９を堆積、平坦化
し、図２１の形状を得る。この時、第一のＳｉ₃Ｎ₄層
２は図２１のようにエッチングしなくても良い。次に、
フォトレジスト１２と第三のポリシリコン７をマスク
に、選択的ＲＩＥによりＣＶＤＳｉＯ₂膜９に、第一の
Ｓｉ₃Ｎ₄層２に達する開口部２３を設ける。開口部２
３からＣＦ₄によるプラズマエッチングにより、アモル
ファスフッ素化カーボンスペーサ３２を除去して、空隙
２１を形成し、図２２の形状を得る。

【００７４】次に、図２３のように、熱酸化により、第
一、及び第二のゲートポリシリコン３、５の側面に、厚
さ２０ｎｍの熱酸化膜１４を形成する。この時、第三の
ポリシリコン層７の表面にも熱酸化膜が形成される。ま
た、Ｓｉ₃Ｎ₄膜の表面は、わずかに酸化される。通常
のフォトリソグラフィとＲＩＥ工程により、一方の開口
部２３において、第一のＳｉ₃Ｎ₄膜２に、シリコン基
板１に達する開口（シード領域２０）を設ける。そし
て、図２４に示すように、シード領域２０から単結晶シ
リコンを形成させ、続いて、図２５に示すように、平坦
化とシリコン層１５のエッチバックを行い、ヒ素または
リンをイオン注入し、ｎ型不純物を１０¹⁹ｃｍ^-3以上の
濃度で含むソース／ドレイン領域１６を形成する。第一
及び第二のポリシリコン３、５をゲート電極として、
叉、第一及び第二のゲートＳｉ₃Ｎ₄膜３１、３３をゲ
ート絶縁膜、空隙２１内に成長させたシリコン層をチャ
ネル形成領域として用いことにより、ダブルゲート型Ｓ
ＯＩ型ＭＯＳＦＥＴが形成される。

【００７５】また、この具体例において、以下の（イ）
〜（ニ）の形態を取っても良い。（イ）スペーサは、フッ素化アモルファスカーボン以外
にも、アモルファスカーボンまたはグラファイト等の炭
素系材料を、スパッタ、ＣＶＤ等により堆積しても良
い。これら炭素系材料を除去するためのプラズマエッチ
ングには、Ｏ₂を用いても良い。また、ＣＦ₄とＯ₂の
混合気体等でも良い。これらの工程は、エッチング装置
を用いても良いし、レジストの除去に用いられるプラズ
マアッシング装置を用いて行っても良い。

【００７６】また、図２１の形状を形成するために、こ
れら炭素系材料（フッ素化アモルファスカーボンを含
む）を含む層を柱状に加工する際には、例えば、ＣＦ₄
とＯ₂混合ガスを用いてＲＩＥを行えば良い。（ロ）図２１の形状を加工するに当たって、第一のＳｉ
₃Ｎ₄層２を図２の工程のようにエッチングして除去し
ても良い。また、第１〜第３の具体例においても、図２
１のように第一のＳｉ₃Ｎ₄層２を残しても良い。第一
のＳｉ₃Ｎ₄層２を残す工程では、図２１の形状を形成
する際、第一のポリシリコン３を加工後、改めてエッチ
ング条件を変えて、第一のＳｉ₃Ｎ₄層２を加工する必
要がないので、工程を短縮できる。一方Ｓｉ₃Ｎ₄層２
を除去する工程では、Ｓｉ₃Ｎ₄層２とシリコン基板１
が接触する面積が減るので、一般に応力が発生しやすい
界面であるＳｉ₃Ｎ₄層２とシリコンの界面の面積を小
さくし、応力の影響を小さくできる。

【００７７】また、第一のＳｉ₃Ｎ₄層２を残した場合
においても、図２２の工程で、開口部２３の中のＳｉ₃
Ｎ₄層２をすべて除去しても良い。この場合、エッチン
グを途中で止める必要はないので工程が簡略化できる。
一方、Ｓｉ₃Ｎ₄層２の少なくとも一部、またはＳｉ₃
Ｎ₄層２のすべてに加えて、その上部のＳｉＯ₂層９を
残す方法では、あとで成長させる単結晶シリコン１５と
シリコン基板１の間に間隔を設けられるので、その分だ
けソース／ドレイン領域と基板間の寄生容量を低減で
き、素子を高速動作させるのに有利である。これは、特
に高濃度のソース／ドレイン領域が深い位置まで達する
場合に顕著となる。

【００７８】（ハ）ソース／ドレイン領域の成長中にド
ーピングを行って良い。これを図２６、２７に示す。ド
ーピングに用いるガスは、チャネル形成領域へのドーピ
ングと同じである。（ニ）スペーサに用いるフッ素化アモルファスカーボン
の堆積には、基板温度を５０乃至１５０°Ｃ（典型的に
は１００°Ｃ）として、Ｃ₄Ｆ₈を用いたプラズマＣＶ
Ｄ法により堆積すれば良い。また、Ｃ₄Ｆ₈にかえて、
メタン、エタン、エチレン等の炭化水素系ガスを用いれ
ば、アモルファスカーボンを堆積できる。

【００７９】また、グラファイトをターゲットとしたス
パッタ、真空中での炭素電極のアーク放電を用いた蒸着
等、物理的な堆積法によりスペーサとなる炭素系材料を
堆積しても良い。また、蒸着時に低圧（５ｔｏｒｒ以
下）のＡｒ、Ｈｅ等の不活性ガスを導入することによ
り、微結晶、クラスタ等の炭素の微細粒子層を堆積させ
ると、除去されやすい多孔質のスペーサを形成できるの
で、Ｏ₂プラズマ等によりスペーサを除去して空隙２１
を形成する工程を短時間で行える。

【００８０】（ホ）また、スペーサとして金属層を用い
ても良い。スペーサとしてアルミニウム等の金属を用い
ると、塩酸等の酸によって、スペーサ以外の部分にあま
りダメージを与えることなく、スペーサを除去できる。（第５の具体例）次に、図２８〜図３１を用いて、スペ
ーサとしてＳｉ₃Ｎ₄膜を用いるとともに、ゲート電極
の側面にゲート絶縁膜よりも厚い絶縁膜を設ける具体例
について説明する。

【００８１】図２８に示すように、シリコン基板１上に
厚さ１００ｎｍの第一のＳｉＯ₂膜４１、厚さ１５０ｎ
ｍでｎ⁺型の第一のドープトアモルファスシリコン膜
３、厚さ５０ｎｍのスペーサＳｉ₃Ｎ₄膜４２、第二の
ドープトアモルファスシリコン膜５、厚さ１００ｎｍの
第二のＳｉＯ₂膜４３、厚さ１５０ｎｍの第三のポリシ
リコン層７をこの順にＣＶＤにより堆積し、図２の構造
に代えて図４０の構造を得る。

【００８２】続いて、図２９に示すように、開口２３を
設けた後、第一、第二のポリシリコン３、５の側面を熱
酸化することによって、第一のＳｉＯ₂膜４４を形成す
る。この時、シリコン基板１の上部、第三のポリシリコ
ン７の表面にも酸化膜が形成される。続いて、図３０に
示すように、リン酸により、スペーサＳｉ₃Ｎ₄膜４２
をエッチングして除去し、空隙２１を形成する。そし
て、空隙内を熱酸化して、第二のＳｉＯ₂膜４５を形成
する。続いて、フォトリソグラフィとＲＩＥにより、一
方の開口部２３において、シリコン基板１上の第一のＳ
ｉＯ₂膜４４を少なくとも一部除去することにより、シ
ード領域２０を形成する。そしてシード領域２０から、
単結晶シリコン層をエピタキシャル成長させ、第１の具
体例と同様に、ソース／ドレイン領域を形成し、第二の
ＳｉＯ₂膜４５をゲート絶縁膜として用いることによ
り、ダブルゲートの電界効果型トランジスタが形成され
る。この状態は図３１に示されている。

【００８３】ここで、ゲート電極の側面と、ソース／ド
レイン領域の間には寄生容量が付くが、第一の第一のＳ
ｉＯ₂膜４４が、厚いので、図３１の構造ではこの寄生
容量が低減し、素子の高速動作に有利となる。また、ゲ
ート電極の側面の絶縁膜を厚くする方法として以下のよ
うにしても良い。図２或は図１０等ゲート電極の側面が
露出する状態で、側面に高濃度の酸素（ドーズ量１×１
０¹⁷ｃｍ^-2以上、典型的には２×１０¹⁷ｃｍ^-2台）をイ
オン注入し、熱処理することにより、側面に例えば４０
ｎｍから２００ｎｍ程度の厚さのＳｉＯ₂膜を形成して
も良い。また、水素等を側面に注入し、熱処理によりポ
リシリコン側壁を多孔質化すると、図６、図１１の工程
において、ゲート酸化する時点で、側面の酸化速度が速
くなり、側面に厚い酸化膜が形成される。

【００８４】なお、第１〜第５の具体例においては、主
にｎチャネルトランジスタについて述べたが、導電型の
極性を逆にすれば、同様にｐチャネルトランジスタが形
成される。また、第１〜第５の具体例で説明した各製造
方法は、例示したダブルゲート型ＳＯＩ−ＭＯＳＦＥＴ
に限らず、半導体層の上下にゲート電極を持つあらゆる
半導体素子を形成できる。例えば、ｐｎ接合部にゲート
絶縁膜を介してゲート電極を持つゲートコントロールド
ダイオード、或はｐ⁺層とｎ⁺層の間にｐ^-型またはｎ
^-型層を設けて、ｐ^-型またはｎ^-型上にゲート電極を
設けるルビスター（ｌｕｂｉｓｔｏｒ）等の半導体装置
において、半導体層の上下にゲート電極を設ける場合
に、上述の各製造方法を用いることが有効である。

【００８５】また、本発明により形成される電界効果型
トランジスタは、ソース／ドレイン領域の一部がゲート
電極に挟まれた領域に入り込んでも良い。また、ソース
／ドレイン領域の一部が不純物濃度の低いＬＤＤ領域で
あっても良い。叉、第１の具体例に対する（イ）〜
（ハ）の変形は、第２〜第５の具体例に同様に適用して
も良い。

【００８６】

【発明の効果】本発明に係わる半導体装置の製造方法
は、上述のように構成したので、上下の二つのゲート電
極の位置を厳密に一致させることを可能にし、更に、短
チャネル効果の抑制に有効な製造方法を実現させた。

【図面の簡単な説明】

【図１】本発明に係わる半導体装置の製造方法の第１の
具体例の製造工程を示す断面図である。

【図２】図１に続く工程を示す断面図である。

【図３】図２に続く工程を示す断面図である。

【図４】図３に続く工程を示す断面図である。

【図５】図４に続く工程を示す断面図である。

【図６】図５に続く工程を示す断面図である。

【図７】図６に続く工程を示す断面図である。

【図８】図７に続く工程を示す断面図である。

【図９】平面図である。

【図１０】本発明に係わる半導体装置の製造方法の第２
の具体例の製造工程を示す断面図である。

【図１１】図１０に続く工程を示す断面図である。

【図１２】図１１に続く工程を示す断面図である。

【図１３】図１２に続く工程を示す断面図である。

【図１４】本発明に係わる半導体装置の製造方法の第３
の具体例の製造工程を示す断面図である。

【図１５】図１４に続く工程を示す断面図である。

【図１６】図１５に続く工程を示す断面図である。

【図１７】コンタクトを設ける場合を説明する断面図で
ある。

【図１８】コンタクトを設ける場合を説明する断面図で
ある。

【図１９】本発明に係わる半導体装置の製造方法の第４
の具体例の製造工程を示す断面図である。

【図２０】図１９に続く工程を示す断面図である。

【図２１】図２０に続く工程を示す断面図である。

【図２２】図２１に続く工程を示す断面図である。

【図２３】図２２に続く工程を示す断面図である。

【図２４】図２３に続く工程を示す断面図である。

【図２５】図２４に続く工程を示す断面図である。

【図２６】図２５に続く工程を示す断面図である。

【図２７】図２６に続く工程を示す断面図である。

【図２８】本発明に係わる半導体装置の製造方法の第５
の具体例の製造工程を示す断面図である。

【図２９】図２８に続く工程を示す断面図である。

【図３０】図２９に続く工程を示す断面図である。

【図３１】図３０に続く工程を示す断面図である。

【図３２】従来技術を説明する断面図である。

【図３３】従来技術の製造工程を示す断面図である。

【図３４】従来技術の他の製造工程を示す断面図であ
る。

【図３５】図３４に続く工程を示す断面図である。

【図３６】特開平６−３０２８２２号公報に示された製
造工程を示す断面図である。

【図３７】特開平５−４８０９８号公報に示された製造
工程を示す断面図である。

【図３８】第１の具体例の変形例（ロ）を説明する断面
図である。

【符号の説明】

１シリコン基板２第一のＳｉ₃Ｎ₄膜３第一のポリシリコン層４ＳｉＯ₂層５第二のポリシリコン層６第二のＳｉ₃Ｎ₄層７第三のポリシリコン層８レジスト層９ＣＶＤＳｉＯ₂層１０第二のフォトレジスト１１第一の開口部１２第三のレジスト１３第二の開口部１４熱酸化膜１５エピタキシャル層１６ソース・ドレイン領域１７チャネル形成領域２０シード領域２１空隙２２第二のフォトレジスト２３開口２４層間絶縁膜２５コンタクト孔２６配線３１第一のゲートＳｉ₃Ｎ₄層３２フッ素化アモルファスカーボン層３３第二のゲートＳｉ₃Ｎ₄層３４ｎ⁺層３５ｐ^-層３６ｐ^-層３７第二のｎ⁺層３８ＳｉＯ₂層４１第一のＳｉＯ₂膜４２スペーサＳｉ₃Ｎ₄膜４３第二のＳｉＯ₂膜４４第一の熱酸化膜４５第二の熱酸化膜１０１絶縁体１０２第一のゲート電極１０３第二のゲート電極１０４ゲート酸化膜１０５チャネル形成領域１０６ソース／ドレイン領域１１１シリコン基板１１２フィールド酸化膜１１３ＣＶＤＳｉＯ₂膜１１４バックゲート１１５バックゲート酸化膜１１６ＢＰＳＧ層１１７ベースウエハ１１８シリコン活性層１１９上部ゲート酸化膜１２０上部ゲート１３１シリコン基板１３２酸化膜層１３３窒化膜１３４第二の酸化膜１３５アモルファスシリコン１３６第三の酸化膜１３７酸化膜１３８シード窓１３９エピタキシャルシリコン１４０チャネル１４１ソース１４２ドレイン１４３ゲート１５１基体１５２ゲート電極材料１５２ａゲート電極１５３ゲート絶縁層１５４半導体単結晶層１５５ゲート絶縁層１５６ゲート電極材料１５６ａゲート電極１５７マスク１５８ソース領域１５９ドレイン領域１７１シリコン基板１７２ＳｉＯ₂ １７３バックゲート（Ｔｉ等）１７４ＳｉＯ₂ １７５Ｓｉ１７６ＳｉＯ₂ １７７ポリシリコン１７７Ａフロントゲート１７８レジスト１７８Ａ転写パターン

Claims

【特許請求の範囲】

【請求項１】半導体基板上に少なくともスペーサを含
む構造体とこの構造体を上下から挟んで向かい合う二つ
の導電体を形成し、前記スペーサを除去することにより
前記二つの導電体の間に空隙を設け、この空隙に前記半
導体基板をシードとして単結晶半導体をエピタキシャル
成長させることを特徴とする半導体装置の製造方法。
【請求項２】前記単結晶半導体をエピタキシャル成長
させる前に、前記空隙と前記二つの導電体を隔絶する絶
縁膜が前記導電体上に形成されていることを特徴とする
請求項１記載の半導体装置の製造方法。
【請求項３】前記少なくともスペーサを含む構造体
は、スペーサの上下に設けられた絶縁体とスペーサとか
ら構成され、このスペーサを除去して空隙を形成するこ
とによって、前記スペーサの上下に設けられた絶縁体
が、前記空隙と二つの導電体を隔絶することを特徴とす
る請求項１記載の半導体装置の製造方法。
【請求項４】前記スペーサを除去して空隙を形成した
後、この空隙に接する前記二つの導電体側の表面に絶縁
膜を形成したことを特徴とする請求項１記載の半導体装
置の製造方法。
【請求項５】前記二つの導電体の表面を酸化すること
により、前記空隙と二つの導電体を隔絶する前記絶縁膜
を形成することを特徴とする請求項２記載の半導体装置
の製造方法。
【請求項６】前記スペーサとしてアモルファスフッ化
カーボン層を用いることを特徴とする請求項1 乃至５の
何れかに記載の半導体装置の製造方法。
【請求項７】前記スペーサとしてアモルファスカーボ
ン層を用いることを特徴とする請求項1 乃至５の何れか
に記載の半導体装置の製造方法。
【請求項８】前記スペーサとして金属層を用いること
を特徴とする請求項1 乃至５の何れかに記載の半導体装
置の製造方法。
【請求項９】前記絶縁膜にＳｉＯ₂を用いることを特
徴とする請求項1 乃至５の何れかに記載の半導体装置の
製造方法。
【請求項１０】前記スペーサにＳｉ₃Ｎ₄を用いるこ
とを特徴とする請求項1 乃至５の何れかに記載の半導体
装置の製造方法。
【請求項１１】前記単結晶半導体の成長中または成長
後に、前記二つの導電体の両側に位置する単結晶半導体
にソース／ドレイン拡散層を形成し、前記二つの導電体
をゲート電極として用いるダブルゲート型ＭＯＳＦＥＴ
を形成することを特徴とする請求項１乃至１０の何れか
に記載の半導体装置の製造方法。
【請求項１２】単結晶半導体基板上に導電体、スペー
サ、導電体を順次積層して積層構造を形成し、この積層
構造をパターニングした後、厚い絶縁体で覆い、前記絶
縁体に前記積層構造に接する開口部を前記単結晶半導体
基板に達するように形成し、前記積層構造中のスペーサ
を除去することにより空隙を形成し、前記開口部から前
記空隙を通して単結晶半導体を前記単結晶半導体基板か
らエピタキシャル成長させ、空隙中に成長した前記単結
晶半導体をチャネル形成領域とし、積層構造中の導電体
をゲート電極とすることを特徴とする半導体装置の製造
方法。
【請求項１３】単結晶半導体基板上に導電体、絶縁
層、スペーサ、絶縁層、導電体を順次積層して積層構造
を形成し、この積層構造をパターニングした後、厚い絶
縁体で覆い、前記絶縁体に前記積層構造に接する開口部
を前記単結晶半導体基板に達するように形成し、前記積
層構造中のスペーサを除去することにより、絶縁層に挟
まれた空隙を形成し、前記開口部から空隙を通して単結
晶半導体を前記単結晶半導体基板からエピタキシャル成
長させ、空隙中に成長した単結晶半導体をチャネル形成
領域とし、積層構造中の導電体をゲート電極とすること
を特徴とする半導体装置の製造方法。