DE102005031702A1 - Transistorstruktur eines Speicherbauelements und Verfahren zur Herstellung desselben - Google Patents

Transistorstruktur eines Speicherbauelements und Verfahren zur Herstellung desselben Download PDF

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Abstract

Ein Speicherbauelement schließt einen aktiven Bereich ein, der sich von einem Halbleitersubstrat erstreckt. Es wird eine Ausnehmung in dem aktiven Bereich gebildet. Es wird eine Feldoxidschicht auf dem Halbleitersubstrat gebildet. Es erstreckt sich eine Gate-Elektrode über den aktiven Bereich, während sie mit der Ausnehmung überlappt. Es wird eine Gate-Isolationsschicht zwischen die Gate-Elektrode und den aktiven Bereich geschoben. Source und Drain Bereiche werden in dem aktiven Bereich gebildet. Die obige Transistorstruktur definiert eine Transistorstruktur mit einer Ausnehmung, wenn sie entlang einer Source Drain Linie geschnitten wird, und definiert eine Fin-Transistorstruktur, wenn sie entlang einer Gate-Linie geschnitten wird. Die Transistorstruktur stellt eine ausreichende Datenaufrechterhaltungszeit sicher und verbessert die Stromtreibbarkeit, während sie die Rückwärtsvorspannungsabhängigkeit einer Threshhold-Spannung verringert.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Halbleiterbauelement und ein Verfahren zur Herstellung desselben. Weiter insbesondere bezieht sich die vorliegende Erfindung auf eine Transistorstruktur eines Speicherbauelements mit Vorteilen eines mit einer Ausnehmung versehenen Transistors und eines Fin-Transistors und ein Verfahren zur Herstellung derselben.
  • Da Halbleiterbauelemente hoch integriert wurden, sind in letzter Zeit Kanallängen und Kanalbreiten der Halbleiterbauelemente signifikant verkürzt worden. Aus diesem Grund ist es für herkömmliche zweidimensionale Transistorstrukturen aufgrund eines durch hochdichtes Dotieren verursachten Übergangsleckstroms schwierig, ausreichende Datenaufrechterhaltungszeiten sicherzustellen. Zusätzlich weisen die herkömmlichen zweidimensionalen Transistoren Grenzen hinsichtlich einer Stromtreibbarkeit der hochintegrierten Speicherbauelemente auf.
  • 1 zeigt eine herkömmliche, mit Ausnehmungen versehene Transistorstruktur, welche vorgeschlagen wurde, um eine ausreichende Datenaufrechterhaltungszeit für hochintegrierte Speicherbauelemente sicherzustellen. In 1 bezeichnen Bezugszeichen 1 bis 4 ein Halbleitersubstrat, eine Feldoxidschicht, eine Gate-Isolationsschicht bzw. eine Gate-Elektrode. Zusätzlich bezeichnen Bezugszeichen S und D Source- und Drain-Bereiche und Bezugszeichen C bezeichnet einen Kanalbereich.
  • Gemäß der in 1 dargestellten herkömmlichen, mit Ausnehmungen versehenen Transistorstruktur wird eine Ausnehmung mit einer vorbestimmten Tiefe in dem Halbleitersubstrat 1 in einer Weise gebildet, dass die Source/Drain-Bereiche von dem Kanalbereich maximal beabstandet werden können.
  • Wenn der mit Ausnehmungen versehene Transistor als ein Transistor eines Speicherbauelements (beispielsweise eines DRAM) verwendet wird, kann der Übergangsleckstrom des Speicherbauelements im Vergleich mit dem eines Speicherbauelements, welches einen zweidimensionalen Transistor als einen Transistor verwendet, signifikant reduziert werden. Dementsprechend stellt der mit Ausnehmungen versehene Transistor eine ausreichende Datenaufrechterhaltungszeit sicher, welche zweimal so lang sein kann, wie die herkömmliche Datenaufrechterhaltungszeit.
  • Die herkömmliche mit Ausnehmungen versehene Transistorstruktur zeigt jedoch darin Probleme, dass sie eine höhere Rückwärtsvorspannungsabhängigkeit (englisch = back bias dependency) einer Threshold-Spannung und eine unterlegene Stromtreibbarkeit aufweist.
  • 2A und 2B sind Ansichten, die eine herkömmliche Fin-Transistorstruktur darstellen, die konfiguriert ist, um eine Stromtreibbarkeit eines hochintegrierten Speicherbauelements zu verbessern, wobei 2A eine perspektivische Ansicht der herkömmlichen Fin-Transistorstruktur ist, und 2B ein Querschnitt entlang der Linien X-X' und Y-Y' gemäß 2A ist. In den 2A und 2B bezeichnen Bezugszeichen 11 bis 14 ein Halbleitersubstrat, eine Feldoxidschicht, eine Gate-Isolationsschicht bzw. eine aus Polysilizium hergestellte Gate-Elektrode. Zusätzlich bezeichnen Bezugszeichen S und D Source- und Drain-Bereiche und Bezugszeichen C1 bis C3 bezeichnen jeweils Kanalbereiche.
  • Gemäß der in den 2A und 2B dargestellten herkömmlichen Fin-Transistorstruktur wird ein Kanalbereich (d.h. ein aktiver Bereich 11a) des Halbleitersubstrats 11 vertikal verlängert, und es werden die Gate-Isolationsschicht 13 und die Gate-Elektrode 14 auf dem aktiven Bereich 11a sequentiell gebildet. Somit können drei Oberflächen (C1, C2 und C3 der 2b) des Substrats 11, umgeben durch die Gate-Elektrode 14, als Kanäle eines Fin-Transistors vrwendet werden.
  • Wenn der Fin-Transistor als ein Transistor eines Speicherbauelements (beispielsweise eines DRAM) verwendet wird, kann die Menge des durch den Fin-Transistor fließenden Stroms ansteigen, da drei Oberflächen des Fin-Transistors als Kanäle verwendet werden können, so dass die Stromtreibbarkeit des Speicherbauelements signifikant verbessert werden kann. Da der Fin-Transistor überlegene EIN-AUS Eigenschaften aufweist, während er eine Rückwärtsvorspannungsabhängigkeit einer Threshold-Spannung absenkt, kann der Fin-Transistor insbesondere ein Hochgeschwindigkeitsspeicherbauelement mit überlegenen Bauelementeigenschaften bei einer niedrigen Spannung darstellen.
  • Die herkömmliche Fin-Transistorstruktur zeigt jedoch ein fatales Problem, da sie aufgrund eines strukturellen Problems derselben keine ausreichenden Datenaufrechterhaltungszeiten sicherstellen kann. Mit anderen Worten ist vorherzusehen, dass eine Quelle des Übergangsleckstroms aufgrund der in einem schmalen Gebiet ausgebildeten drei Kanäle signifikant vergrößert werden kann.
  • Wenn die Gate-Elektrode in einer Gate-Elektrodenstruktur mit einem niedrigen Widerstand verwendet wird, die für ein hochintegriertes Speicherbauelement benötigt wird, in welchem die Gate-Elektrodenstruktur mit niedrigem Widerstand weiterhin eine leitende Schicht mit niedrigem Widerstand aufweist, die aus WSix oder W hergestellt ist und die auf einer leitenden Polysiliziumschicht abgeschieden ist, ist es darüber hinaus nicht nur schwierig, ausreichende Datenaufrechterhaltungszeiten sicherzustellen, sondern es wird auch der Widerstand der Gate-Elektrode aufgrund von Defekten (beispielsweise Lücken), die erzeugt werden, wenn die Gate-Elektrodenstruktur mit niedrigem Widerstand hergestellt wird, plötzlich erhöht, wodurch zusätzliche Probleme verursacht werden.
  • Derartige Defekte können auftreten, wenn eine aus WSix oder W hergestellte leitende Schicht mit niedrigem Widerstand auf der leitenden Polysiliziumschicht abgeschieden wird, da ein Stufenunterschied zwischen dem aktiven Bereich 11a, der sich vertikal von dem Halbleitersubstrat 11 erstreckt, und der Feldoxidschicht 12 besteht.
    •
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Demnach bezieht sich die vorliegende Erfindung darauf, eine Transistorstruktur eines Speicherbauelements zur Verfügung zu stellen, die Vorteile eines mit Ausnehmungen versehenen Transistors und eines Fin-Transistors durch Integrieren des mit Ausnehmungen versehenen Transistors und des Fin-Transistors als ein Transistor in einer Weise aufweist, dass die Transistorsstruktur nicht nur ausreichende Datenaufrechterhaltungszeiten sicherstellt, sondern auch die Stromtreibbarkeit verbessert, während die Rückwärtsvorspannungsabhängigkeit einer Threshold-Spannung verringert wird.
  • Eine Ausführungsform der vorliegenden Erfindung ist auf die Zurverfügungstellung eines Verfahrens zum effektiven Herstellen des Transistors mit der obigen Struktur gerichtet.
  • Eine weitere Ausführungsform der vorliegenden Erfindung ist darauf gerichtet, ein Verfahren zur Herstellung eines Transistors eines Speicherbauelements zur Verfügung zu stellen, welches in der Lage ist, einen Widerstand einer Gate-Elektrode daran zu hindern anzusteigen, in dem eine Bildung von Lücken eingeschränkt wird, welche erzeugt werden, wenn eine Gate-Elektrode mit niedrigem Widerstand hergestellt wird.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird eine Transistorstruktur eines Speicherbauelements zur Verfügung gestellt, wobei die Transistorstruktur aufweist: einen sich von einem vorbestimmten Abschnitt eines Halbleitersubstrats erstreckenden aktiven Bereich; eine in einem Kanalbereich, der in dem aktiven Bereich vorgesehen ist, gebildete Ausnehmung; eine auf dem Halbleitersubstrat in einer Weise gebildete Feldoxidschicht, dass die Feldoxidschicht niedriger als eine obere Oberfläche des aktiven Bereichs einschließlich der Ausnehmung positioniert ist; eine sich über einen oberen Abschnitt des aktiven Bereichs erstreckende und mit der Ausnehmung überlappende Gate-Elektrode; eine zwischen der Gate-Elektrode und dem aktiven Bereich eingeschobene Gate-Isolationsschicht; und Source- und Drain-Bereiche, die in dem aktiven Bereich an beiden Seiten der Gate-Elektrode ausgebildet sind, wobei die Transistorstruktur eine mit einer Ausnehmung versehene Transistorstruktur darstellt, wenn sie entlang einer Source-Drain-Linie geschnitten wird, und eine Fin-Transistorstruktur darstellt, wenn sie entlang einer Gate-Linie geschnitten wird.
  • Gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung schließt die Gate-Elektrode eine Poly-Gate-Elektrode oder eine Gate-Elektrode mit niedrigem Widerstand ein. Die Gate-Elektrode mit niedrigem Widerstand schließt eine erste leitende Schicht ein, die aus Polysilizium hergestellt ist, und eine zweite leitende Schicht, die aus einem Material mit niedrigem Widerstand hergestellt und auf der ersten leitenden Schicht abgeschieden ist. Die zweite leitende Schicht ist aus einem Material hergestellt, welches aus einer Gruppe ausgewählt wird, die aus W, WN, WSix und TiSix besteht.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer Transistorstruktur eines Speicherbauelements zur Verfügung gestellt, wobei das Verfahren die Schritte aufweist: Bilden eines sich von einem vorbestimmten Abschnitt eines Halbleitersubstrats erstreckenden aktiven Bereichs durch Ätzen des Halbleitersubstrats; Bilden einer den aktiven Bereich in dem Halbleitersubstrat definierenden Feldoxidschicht; Bilden einer Ausnehmung in einem Kanalbereich, welche in dem aktiven Bereich vorgesehen ist; Ätzen der Feldoxidschicht in einer Weise, dass die Feldoxidschicht unterhalb einer oberen Oberfläche des aktiven Bereichs einschließlich der Ausnehmung positioniert ist; Bilden einer Gate-Isolationsschicht auf dem aktiven Bereich, in welchem die Ausnehmung und die obere Oberfläche des aktiven Bereichs nach außen exponiert sind; und Bilden einer Gate-Elektrode auf der Gate-Isolationsschicht und der Feldoxidschicht in einer Weise, dass die Gate-Elektrode sich über einen oberen Abschnitt des aktiven Bereichs erstreckt und mit der Ausnehmung überlappt. Als ein Ergebnis kann eine mit einer Ausnehmung versehene Transistorstruktur und eine Fin-Transistorstruktur in eine Transistorstruktur des Speicherbauelements integriert werden.
  • Gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung ist ein Prozessschritt des Bildens der Feldoxidschicht austauschbar mit einem Prozessschritt des Bildens der Ausnehmung. Die Feldoxidschicht weist eine Dicke von etwa 2000 bis 6000 Å auf. Die in dem aktiven Bereich gebildete Ausnehmung weist eine Tiefe auf, die 1/3 einer ursprünglichen Dicke der Feldoxidschicht entspricht, und die Feldoxidschicht wird in einer Weise geätzt, dass die Feldoxidschicht eine Dicke aufweist, die 1/3 der ursprünglichen Dicke der Feldoxidschicht entspricht.
  • Die Gate-Elektrode schließt eine Poly-Gate-Elektrode oder eine Gate-Elektrode mit niedrigem Widerstand ein, einschließlich einer ersten leitenden Schicht, die aus Polysilizium hergestellt ist, und einer zweiten leitenden Schicht, die aus einem Material mit niedrigem Widerstand hergestellt ist, wie etwa W, WN, WSix und TiSix, und auf der ersten leitenden Schicht abgeschieden wird.
  • Die Poly-Gate-Elektrode wird durch Ausführen der Schritte des Bildens einer leitenden Schicht auf der Gate-Isolationsschicht und des Ätzens eines vorbestimmten Abschnittes der leitenden Schicht hergestellt.
  • Im Gegensatz dazu wird die Gate-Elektrode mit niedrigem Widerstand durch Ausführen der Schritte des Bildens einer ersten leitenden Schicht, hergestellt aus Polysilizium, auf der Gate-Isolationsschicht, des Einebnens der ersten leitenden Schicht durch einen chemisch-mechanischen Polierprozess, des Bildens einer zweiten leitenden Schicht, hergestellt aus einem Material mit niedrigem Widerstand auf der eingeebneten ersten leitenden Schicht, und des sequentiellen Ätzens vorbestimmter Abschnitte der ersten und zweiten leitenden Schichten hergestellt. Derzeit weist die erste leitende Schicht eine Dicke auf, die dicker ist als eine Dicke des aktiven Bereichs, welcher gegenüber einem Außenbereich exponiert ist, nachdem die Feldoxidschicht geätzt wurde. Zusätzlich wird die erste leitende Schicht in einer Weise eingeebnet, dass die erste leitende Schicht, die eine Dicke von etwa 300 bis 1500 Å aufweist, auf der oberen Oberfläche des aktiven Bereichs verbleibt.
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist das Speicherbauelement Vorteile des mit einer Ausnehmung versehenen Transistors und des Fin-Transistors auf, wenn das Speicherbauelement den Transistor mit der obigen Struktur aufweist. Zusätzlich können keine Lücken in der Gate-Elektrode gebildet werden, da die Gate-Elektrode mit niedrigem Widerstand durch Abscheiden der zweiten leitenden Schicht, hergestellt aus dem Material mit niedrigem Widerstand, auf der ersten leitenden Schicht hergestellt aus Polysilizium, nach Einebnung der ersten leitenden Schicht hergestellt wird.
    •
  • Kurze Beschreibung der Zeichnungen
  • Die obigen und andere Eigenschaften und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung in Zusammenhang mit den begleitenden Zeichnungen klarer, in denen:
  • 1 ein Querschnitt ist, der eine herkömmliche, mit einer Ausnehmung versehene Transistorstruktur darstellt;
  • 2A eine perspektivische Ansicht ist, die eine herkömmliche Fin-Transistorstruktur mit einer Poly-Gate-Elektrode darstellt;
  • 2B ein Querschnitt entlang der Linien X und X' und Y-Y' gemäß 2A ist;
  • 3A bis 3F Ansichten sind, die eine Prozessprozedur zum Herstellen eines Einheitstransistors mit einer Poly-Gate-Elektrode gemäß einer ersten Ausführungsform der vorliegenden Erfindung darstellen;
  • 4 ein Querschnitt entlang von Linien X und X' und Y-Y' gemäß 3F ist;
  • 5A bis 5H Ansichten sind, die eine Prozessprozedur zur Herstellung eines Einheitstransistors mit einer Gate-Elektrode mit niedrigem Widerstand gemäß einer zweiten Ausführungsform der vorliegenden Erfindung darstellen; und
  • 6 ein Querschnitt entlang von Linien X und X' und Y-Y' gemäß 5H ist.
  • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Im folgenden wird die vorliegende Erfindung mit Bezug auf die begleitenden Zeichnungen beschrieben.
  • 3A bis 3F Ansichten sind, die eine Prozessprozedur zum Herstellen eines Einheitstransistors mit einer Poly-Gate-Elektrode gemäß einer ersten Ausführungsform der vorliegenden Erfindung darstellen. Im folgenden wird ein Verfahren zur Herstellung des Einheitstransistors im Detail mit Bezug auf die 3A bis 3F beschrieben.
  • Wie in 3A dargestellt ist, wird ein Graben t in einem Halbleitersubstrat 111 durch Ätzen eines vorbestimmten Abschnitts des Halbleitersubstrats 111 gebildet. Als ein Ergebnis erstreckt sich ein aktiver Bereich 111a von einem vorbestimmten Abschnitt des Halbleitersubstrats 111.
  • Dann wird in dem Graben t eine Feldoxidschicht 112 gebildet, wie in 3B dargestellt ist. Derzeit wird die Feldoxidschicht 112 mit einer Dicke h1 von etwa 2000 bis 6000 Å gebildet.
  • Anschließend wird eine Ausnehmung g mit einer vorbestimmten Tiefe in einem Kanalbereich des aktiven Bereichs 111a gebildet, wie in 3C dargestellt ist. Vorzugsweise entspricht die Tiefe d der Ausnehmung g 1/3 der Dicke h1 der Feldoxidschicht 112. Beispielsweise ist die Tiefe d der Ausnehmung g 1000 Å, wenn die Dicke h1 der Feldoxidschicht 112 3000 Å beträgt. Die Tiefe d der Ausnehmung g ist jedoch variabel und kann gemäß Ausführungsformen der vorliegenden Erfindung angepasst werden.
  • Dann wird die Feldoxidschicht 112, wie in 3D dargestellt ist, um eine vorbestimmte Dicke durch einen Nassätzprozess oder einen Trockenätzprozess geätzt. Vorzugsweise entspricht eine Dicke h2 der Feldoxidschicht 112, die nach dem Ätzprozess erhalten wird, 1/3 der Dicke h1 der Feldoxidschicht 112. Wenn beispielsweise die Dicke h1 der Feldoxidschicht 112 3000 Å beträgt, dann beträgt die Dicke h2 der Feldoxidschicht 112 1000 Å. Die Dicke h2 der Feldoxidschicht 112 kann jedoch gemäß Ausführungsformen der vorliegenden Erfindung variabel angepasst werden. Im Ergebnis wird die Feldoxidschicht 112 unterhalb einer oberen Oberfläche des aktiven Bereichs 111a einschließlich der Ausnehmung g positioniert.
  • Obwohl oben beschrieben wurde, dass die Feldoxidschicht 112 geätzt wird, nachdem die Ausnehmung g in dem aktiven Bereich gebildet wurde, ist es auch möglich, die Reihenfolge der Prozessschritte zu verändern.
  • Dann wird eine Gate-Isolationsschicht 113 in dem aktiven Bereich 111a einschließlich der Ausnehmung g gebildet, wie in 3E dargestellt ist.
  • Anschließend wird eine leitende Schicht aus Polysilizium auf der Gate-Isolationsschicht 113 und der Feldoxidschicht 112 gebildet, wie in 3F dargestellt ist. Dann wird ein vorbestimmter Abschnitt der leitenden Schicht in einer Weise geätzt, dass eine Poly-Gate-Elektrode 114 über einem oberen Abschnitt des aktiven Bereichs 111a gebildet werden kann, während eine Überlappung mit der in dem Kanalbereich gebildeten Ausnehmung g vorhanden ist. Anschließend wird ein Source-Bereich S und ein Drain-Bereich D in dem aktiven Bereich 111a an beiden Seiten der Poly-Gate-Elektrode 114 durch eine Ionenimplantationsprozess gebildet.
  • 4 ist ein Querschnitt entlang von Linien X und X' und Y-Y' gemäß 3F; in welcher Bezugszeichen C1, C2 und C3 Kanalbereiche bezeichnen.
  • Es kann aus der 4 erkannt werden, dass der Transistor gemäß der ersten Ausführungsform der vorliegenden Erfindung die folgende Struktur aufweist. Das heißt, dass der Transistor den aktiven Bereich 111a, der sich von einem vorbestimmten Abschnitt des Halbleitersubstrats 111 erstreckt, aufweist, und dass die Ausnehmung g, die die vorbestimmte Tiefe aufweist, in dem Kanalbereich des aktiven Bereichs 111a ausgebildet ist. Zusätzlich ist die Feldoxidschicht 112 auf dem Halbleitersubstrat 111 an einem peripheren Abschnitts des aktiven Bereichs 111a in einer Weise ausgebildet, dass die Feldoxidschicht 112 niedriger positioniert ist als die obere Oberfläche des aktiven Bereichs 111a mit der Ausnehmung g, und die Gate-Elektrode 114 ist über dem oberen Abschnitt des aktiven Bereichs 111a ausgebildet, während sie mit der in dem Kanalbereich gebildeten Ausnehmung g überlappt. Zusätzlich ist die Gate-Isolationsschicht 113 zwischen der Gate-Elektrode 114 und dem aktiven Bereich 111a eingeschoben. Die Source- und Drain-Bereiche S und D sind auf dem aktiven Breich 111a an beiden Seiten der Gate-Elektrode 114 ausgebildet.
  • Daher zeigt der Transistor die mit einer Ausnehmung versehene Transistorstruktur, wenn der Transistor entlang einer Source-Drain-Linie X-X' geschnitten wird, und zeigt die Fin-Transistorstruktur mit drei für Kanäle verwendeten Oberflächen (C1, C2 und C3), wenn der Transistor entlang einer Gate-Linie Y-Y' geschnitten wird. Somit können der mit einer Ausnehmung versehene Transistor und der Fin-Transistor als ein Transistor integriert werden.
  • Solch eine Transistorstruktur kann Vorteile des mit einer Ausnehmung versehenen Transistors und des Fin-Transistors aufweisen, so dass die Transistorstruktur Datenaufrechterhaltungszeiten ausreichend sicherstellen kann und die Stromtreibbarkeit verbessern kann, während die Rückwärtsspannungsabhängigkeit der Threshhold-Spannung verringert wird.
  • 5A bis 5H Ansichten sind, die eine Prozessprozedur zur Herstellung eines Einheitstransistors mit einer Gate-Elektrode mit niedrigem Widerstand gemäß einer zweiten Ausführungsform der vorliegenden Erfindung darstellen. Im folgenden wird ein Verfahren zur Herstellung des Einheitstransistors im Detail mit Bezug auf die 5A bis 5H beschrieben.
  • Wie in 5A dargestellt ist, wird ein Graben t in einem Halbleitersubstrat 211 durch Ätzen eines vorbestimmten Abschnitts des Halbleitersubstrats 211 gebildet. Als ein Ergebnis erstreckt sich ein aktiver Bereich 211a von dem Halbleitersubstrat 211.
  • Dann wird, wie in 5B dargestellt ist, eine Feldoxidschicht 212 in dem Graben t gebildet. Dann wird die Feldoxidschicht 212 mit einer Dicke h1 von etwa 2000 bis 6000 Å gebildet.
  • Anschließend wird eine Ausnehmung g mit einer vorbestimmten Tiefe in einem Kanalbereich des aktiven Bereichs 211a gebildet, wie in 5C dargestellt ist. Vorzugsweise korrespondiert die Tiefe d der Ausnehmung g mit 1/3 der Dicke h1 der Feldoxidschicht 212. Die Tiefe d der Ausnehmung g kann jedoch gemäß Ausführungsformen der vorliegenden Erfindung beliebig angepasst werden.
  • Dann wird die Feldoxidschicht 212, wie in 5D dargestellt ist, um eine vorbestimmte Dicke durch einen Nassätzprozess oder einen Trockenätzprozess geätzt. Vorzugsweise entspricht eine Dicke h2 der Feldoxidschicht 212, die nach dem Ätzprozess erhalten wird, 1/3 der Dicke h1 der Feldoxidschicht 212. Die Dicke h2 der Feldoxidschicht 212 ist jedoch variabel und kann gemäß Ausführungsformen der vorliegenden Erfindung angepasst werden. Im Ergebnis wird die Feldoxidschicht 212 unterhalb einer oberen Oberfläche des aktiven Bereichs 211a einschließlich der Ausnehmung g positioniert.
  • Obwohl oben beschrieben wurde, dass die Feldoxidschicht 212 geätzt wird, nachdem die Ausnehmung g in dem aktiven Bereich gebildet wurde, ist es auch möglich, die Ausnehmung g nach Ätzen der Feldoxidschicht 212 zu bilden.
  • Dann wird gemäß 5E eine Gate-Isolationsschicht 213 in dem aktiven Bereich 211a einschließlich der Ausnehmung g, exponiert nach außen, gebildet, und es wird eine aus Polysilizium gebildete erste leitende Schicht 214a auf der Gate-Isolationsschicht 213 gebildet. Als ein Ergebnis weist die erste leitende Schicht 214a eine Dicke L2 auf, die größer ist als die Dicke der L1 des aktiven Bereichs 211a, welcher vor der ersten leitenden Schicht 214a durch Ätzen der Feldoxidschicht gebildet wird.
  • Anschließend wird, wie in 5F dargestellt ist, die erste leitende Schicht 214a durch einen CMP(chemisch mechanisches Polieren)-Prozess eingeebnet. Vorzugsweise weist die auf der oberen Oberfläche des aktiven Bereichs 211a gebildete erste leitende Schicht 214 eine Dicke L3 von etwa 1500 Å auf, nachdem der CMP-Prozess abgeschlossen wurde. Als ein Ergebnis verbleibt die erste leitende Schicht 214a auf der Feldoxidschicht 212 mit einer Dicke (L2-α). Zusätzlich verbleibt die erste leitende Schicht 214a mit der Dicke L3 auf der oberen Oberfläche der Feldoxidschicht 212. Da die erste leitende Schicht 214a eingeebnet ist, ist es möglich, Lücken daran zu hindern, in abgeschiedenen Schichten während der folgenden Prozesse (beispielsweise einem Prozess zum Bilden einer zweiten leitenden Schicht, hergestellt aus einem Material mit niedrigem Widerstand) zu entstehen, verursacht durch die Stufendifferenz zwischen dem aktiven Bereich 211a, der sich von dem Halbleitersubstrat 211 erstreckt, und der Feldoxidschicht 212.
  • Als nächstes wird, wie in 5G dargestellt ist, eine zweite leitende Schicht 214b auf der eingeebneten ersten leitenden Schicht 214a durch einen CVD(chemische Dampfabscheidung)-Prozess oder einem PVD(physikalische Dampfabscheidung)-Prozess gebildet. Die zweite leitende Schicht 214b ist aus einem Material mit niedrigem Widerstand hergestellt, wie etwa W, WN, WSix oder TiSix.
  • Anschließend werden, wie in 5H dargestellt ist, vorbestimmte Abschnitte der ersten und zweiten leitenden Schichten 214a und 214b sequentiell in einer Weise geätzt, das eine Gate-Elektrode 214 mit niedrigem Widerstand über dem oberen Abschnitt des aktiven Bereichs 211a gebildet werden kann, während sie mit der Ausnehmung g, gebildet in dem Kanalbereich, überlappt. Derzeit weist die Gate-Elektrode 214 mit einem niedrigen Widerstand eine gestapelte Struktur einschließlich der ersten leitenden Schicht 214a aus Polysilizium und der zweiten leitenden Schicht 214b aus dem Material mit niedrigem Widerstand und abgeschieden auf der ersten leitenden Schicht 214a, auf. Anschließend werden ein Source-Bereich S und ein Drain-Bereich D in dem aktiven Bereich 211a an beiden Seiten der Gate-Elektrode 214 mit niedrigem Widerstand durch einen Ionenimplantationsprozess gebildet.
  • 6 ist ein Querschnitt entlang Linien X und X' und Y-Y' gemäß 5H, in welcher Bezugszeichen C1, C2 und C3 Kanalbereiche darstellen.
  • Es kann aus 6 erkannt werden, dass die Transistorstruktur gemäß der zweiten Ausführungsform der vorliegenden Erfindung im wesentlichen identisch ist mit der Transistorstruktur gemäß der ersten Ausführungsform der vorliegenden Erfindung, außer dass die Poly-Gate-Elektrode 114 durch eine Gate-Elektrode 214 mit niedrigem Widerstand ersetzt ist.
  • Daher zeigt der Transistor gemäß der zweiten Ausführungsform der vorliegenden Erfindung auch die Transistorstruktur mit einer Ausnehmung, wenn der Transistor entlang einer Source-Drain-Linie X-X' geschnitten wird, und zeigt die Fin-Transistorstruktur mit drei für Kanäle verwendeten Oberflächen (C1, C2 und C3), wenn der Transistor entlang einer Gate-Linie Y-Y' geschnitten wird. Daher kann der mit einer Ausnehmung versehene Transistor und der Fin-Transistor als ein Transistor gemäß der zweiten Ausführungsform der vorliegenden Erfindung integriert werden.
  • Dementsprechend kann das Speicherbauelement mit der Transistorstruktur, die in 5H dargestellt ist, eine überlegene Stromtreibbarkeit darstellen, und stellt ausreichend Datenaufrechterhaltungszeiten sicher, während die Rückwärtsvorspannungsabhängigkeit einer Threshhold-Spannung abgesenkt wird.
  • Da die Gate-Elektrode 214 mit niedrigem Widerstand durch Abscheiden der zweiten leitenden Schicht 214b aus dem Material mit niedrigem Widerstand auf der ersten leitenden Schicht 214a aus Polysilizium nach Einebnen der ersten leitenden Schicht 214a durch den CMP-Prozess hergestellt wird, können darüber hinaus gemäß einer Ausführungsform der vorliegenden Erfindung in der Gate-Elektrode 214 mit niedrigem Widerstand keine Lücken gebildet werden. Als ein Ergebnis ist es möglich, zu verhindern, dass ein Widerstand der Gate-Elektrode aufgrund der Lücken ansteigt.
  • Wie oben beschrieben, werden gemäß der vorliegenden Erfindung der mit einer Ausnehmung versehene Transistor und der Fin-Transistor als ein Transistor in einer Weise integriert, dass die Transistorstruktur ausreichende Datenaufrechterhaltungszeiten sicherstellen kann und eine Stromtreibbarkeit verbessert, während die Rückwärtsvorspannungsabhängigkeit einer Threshhold-Spannung verringert wird. Zusätzlich können gemäß einer Ausführungsform der vorliegenden Erfindung, da die zweite leitende Schicht aus Materialien mit niedrigem Widerstand, wie etwa W, WN, WSix oder TiSix, auf der ersten leitenden Schicht nach Einebnen der ersten leitenden Schicht abgeschieden wird, in der Gate-Elektrode mit niedrigem Widerstand keine Lücken gebildet werden, so dass es möglich ist, zu verhindern, dass ein Widerstand der Gate-Elektrode plötzlich ansteigt.
  • Obwohl eine bevorzugte Ausführungsform der vorliegenden Erfindung für darstellerische Zwecke beschrieben wurde, werden Fachleute der Technik erkennen, dass verschiedene Modifikationen, Zusätze und Ersetzungen möglich sind, ohne von dem Bereich und dem Geist der Erfindung, wie er in den begleitenden Ansprüchen offenbart ist, abzuweichen.

Claims (17)

  1. Speicherbauelement mit einem Transistor, wobei die Transistorstruktur aufweist: einen sich von einem vorbestimmten Abschnitt eines Halbleitersubstrats erstreckender aktiven Bereich; eine in einem in dem aktiven Bereich vorgesehenen Kanalbereich ausgebildete Ausnehmung; eine über dem Halbleitersubstrat gebildete Feldoxidschicht, wobei die Feldoxidschicht niedriger positioniert ist als eine obere Oberfläche des aktiven Bereichs einschließlich der Ausnehmung; eine sich über einen oberen Abschnitt des aktiven Bereichs erstreckende und die Ausnehmung überlappende Gate-Elektrode; eine zwischen der Gate-Elektrode und dem aktiven Bereich angeordnete Gate-Isolationsschicht; und Source- und Drain Bereiche, jeweils in dem aktiven Bereich an einer Seite der Gate-Elektrode ausgebildet.
  2. Speicherbauelement nach Anspruch 1, wobei die Gate-Elektrode eine Poly-Gate-Elektrode aufweist.
  3. Speicherbauelement nach Anspruch 1, wobei die Gate-Elektrode eine Gate-Elektrode mit niedrigem Widerstand aufweist.
  4. Speicherbauelement nach Anspruch 3, wobei die Gate-Elektrode mit niedrigem Widerstand eine erste leitende Schicht, hergestellt aus Polysilizium, und eine zweite leitende Schicht, hergestellt aus einem Material mit niedrigem Widerstand und abgeschieden auf der ersten leitenden Schicht, aufweist, wobei das Material mit niedrigem Widerstand weniger Widerstand aufweist als Polysilizium.
  5. Transistorstruktur nach Anspruch 4, wobei die zweite leitende Schicht aus W, WN, WSix oder TiSix hergestellt ist.
  6. Verfahren zur Herstellung eines Halbleiterspeicherbauelements, wobei das Verfahren aufweist: Bilden eines sich von einem vorbestimmten Abschnitt eines Halbleitersubstrats erstreckenden aktiven Bereichs durch Ätzen des Halbleitersubstrats; Bilden einer den aktiven Bereich in dem Halbleitersubstrat definierenden Feldoxidschicht; Bilden einer Ausnehmung in einem in dem aktiven Bereich vorgesehenen Kanalbereich; Ätzen der Feldoxidschicht in einer Weise, dass die Feldoxidschicht unterhalb einer oberen Oberfläche des aktiven Bereichs einschließlich der Ausnehmung positioniert ist; Bilden einer Gate-Isolationsschicht über dem aktiven Bereich, in welchem die Ausnehmung und die obere Oberfläche des aktiven Bereichs exponiert sind; und Bilden einer Gate-Elektrode über der Gate-Isolationsschicht und der Feldoxidschicht in einer Weise, dass sich die Gate-Elektrode über einen oberen Abschnitt des aktiven Bereichs erstreckt und die Ausnehmung überlappt.
  7. Verfahren nach Anspruch 6, wobei der Ätzschritt vor dem Bilden-einer-Ausnehmung-Schritt durchgeführt wird.
  8. Verfahren nach Anspruch 6, wobei die Feldoxidschicht eine Dicke von etwa 2000 bis 6000 Å aufweist.
  9. Verfahren nach Anspruch 6, wobei die Ausnehmung eine Tiefe aufweist, die 1/3 einer Dicke der Feldoxidschicht, gebildet in dem Bilden-einer-Feldoxidschicht-Schritt, entspricht.
  10. Verfahren nach Anspruch 6, wobei die Feldoxidschicht in einer Weise geätzt wird, dass die Feldoxidschicht eine Dicke aufweist, die 1/3 einer Dicke der in dem Bilden-einer-Feldoxidschicht-Schritt gebildeten Feldoxidschicht entspricht.
  11. Verfahren nach Anspruch 6, wobei die Gate-Elektrode eine Poly-Gate-Elektrode oder eine Gate-Elektrode mit niedrigem Widerstand aufweist.
  12. Verfahren nach Anspruch 11, wobei, wenn die Gate-Elektrode die Gate-Elektrode mit niedrigem Widerstand ist, der Schritt des Bildens einer Gate-Elektrode aufweist: Bilden einer ersten leitenden Schicht, hergestellt aus Polysilizium, über der Feldoxidschicht einschließlich der Gate-Isolationsschicht; Einebnen der ersten leitenden Schicht; Bilden einer zweiten leitenden Schicht, hergestellt aus einem Material mit niedrigem Widerstand, über der eingeebneten ersten leitenden Schicht; und sequentielles Ätzen vorbestimmter Abschnitte der ersten und zweiten leitenden Schichten, wobei die zweite leitende Schicht leitfähiger als die erste leitende Schicht ist.
  13. Verfahren nach Anspruch 12, wobei die zweite leitende Schicht aus W, WN, WSix oder TiSix hergestellt ist.
  14. Verfahren nach Anspruch 13, wobei die zweite leitende Schicht unter Verwendung eines chemischen Dampfabscheidungsprozesses oder eines physikalischen Dampfabscheidungsprozesses gebildet wird.
  15. Verfahren nach Anspruch 12, wobei die erste leitende Schicht eine Dicke aufweist, die größer ist als eine Dicke des aktiven Bereichs, welcher nach außen exponiert ist, nachdem das Bilden-einer-Gate-Elektrode durchgeführt wurde.
  16. Verfahren nach Anspruch 12, wobei die erste leitende Schicht in einer Weise eingeebnet wird, dass die erste leitende Schicht, die eine Dicke von etwa 300 bis 1500 Å aufweist, mit der oberen Oberfläche des aktiven Bereichs überlappend verbleibt.
  17. Verfahren nach Anspruch 12, wobei die erste leitende Schicht durch einen chemisch mechanischen Polierprozess eingeebnet wird.
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